KR20050002257A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 콘택홀을 형성하기 위한 공정시 건식식각공정 후 등방성 식각공정을 실시함으로써 접합영역의 면적을 증가시키고, 이로 인하여, 콘택저항을 개선시킬 수 있는 반도체 소자의 제조방법이 개시된다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 콘택홀을 형성하기 위한 식각공정시 접합영역의 면적을 증가시키고, 이로 인하여, 콘택저항을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 고농도를 필요로 하는 접합층의 유형이 임플란트(implant) TED(Transient Enhanced Diffusion)에 의한 누설전류(leakage current) 증가를 억제하기 위하여 얕은 접합층(shallow junction)으로 변해가는 추세이다. 그러나, 이러한 얕은 접합층의 경우 농도 집중영역이 표면(surface) 영역으로 이동됨으로써 후속 금속전극 또는 폴리실리콘 전극과의 접합을 형성하기 위한 식각공정시 건식식각(dry etch)에 의한 실리콘 손실이 발생되고, 이로 인하여 임플란트 도펀트(implant dopant)의 손실(loss)과, 실리사이데이션(silicidation)에 의해서 접합영역에서의 불균일한 농도 구배를 피할 수 없다. 또한, 오믹 콘택 접합층(ohmic contact junction)을 형성하기 위한 일정량(예컨대, 1E19ions/cm3)의 농도 확보가 어렵다.
따라서, 본 발명의 바람직한 실시예는 콘택홀을 형성하기 위한 공정시 등방성 식각공정을 실시함으로써 접합영역의 면적을 증가시키고, 이로 인하여, 콘택저항을 개선시키는데 그 목적이 있다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5a 및 도 5b는 등방성 식각공정을 통해 개선된 콘택홀 저부의 콘택영역을 설명하기 위하여 도시한 도면들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 스크린 산화막
14 : 게이트 산화막 16 : 폴리실리콘막
18 : 금속실리사이드층(텅스텐 실리사이드층)
20 : 게이트 전극 22 : LDD 스페이서
24 : 접합영역(소오스 및 드레인 영역)
26 : 층간 절연막
28 : 콘택홀
본 발명의 일측면에 따르면, 게이트 패턴과 접합영역이 형성된 반도체 기판이 제공되는 단계와, 전체 구조 상부에 층간 절연막이 증착되는 단계와, 건식식각 방식으로 실시되는 식각공정을 통해 상기 접합영역이 노출되도록 콘택홀이 형성되는 단계와 등방성 식각공정을 통해 수직적인 구조로 프로파일(profile)되는 상기 콘택홀의 저부 영역이 라운딩처리되는 단계를 포함하는 반도체 소자의 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 1 내지 도 4에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 1을 참조하면, 반도체 기판(10)에는 도펀트 채널링(channeling) 방지를 위한 스크린 산화막(screen oxide; 12)이 증착된다. 그런 다음, p-채널 MOS(MetalOxide Semiconductor) 트랜지스터 또는 n-채널 MOS 트랜지스터에 각각 맞게 웰(well)공정, 필드 스탑(field stop; F/S)공정 또는 펀치 블럭 임플란트(punch block implant), 그리고 문턱전압 조정 임플란트(threshold voltage adjust implant)공정이 순차적으로 실시된다. 이로써, 반도체 기판(10) 내에는 웰 영역(미도시) 및 기타 임플란트 영역(미도시)이 형성된다.
도 2를 참조하면, 도 1에 도시된 스크린 산화막(12)이 제거된 후, 소자 분리공정으로 SA-STI(Self Aligned-Shallow Trench Isolation) 공정이 실시된다. 이로써, 도시되진 않았지만 반도체 기판(10) 내에는 소자 분리영역으로 트렌치가 형성된다. 그런 다음, 전체 구조 상부에 게이트 산화막(14), 폴리실리콘막(16) 및 금속실리사이드층(18)이 형성된다. 이후, 리소그래피(lithography) 공정을 실시하여 게이트 전극(20)이 형성된다.
도 3을 참조하면, 도 2에서 게이트 전극(20)이 형성된 후, LDD(Lightly Doped Drain)용 스페이서 형성공정을 통해 상기 터널 산화막(14)을 포함한 게이트 전극(20)의 양측벽에는 스페이서(22)가 형성된다. 그런 다음, LDD 이온주입공정을 통해 노출되는 반도체 기판(10) 내에는 저농도 접합영역(미도시)이 형성된다. 이후, 고농도 이온주입공정을 통해 반도체 기판(10) 내에는 고농도 접합영역(미도시)가 형성된다. 이로써, 상기 저농도 및 고농도 접합영역으로 이루어진 접합영역, 즉 소오스/드레인 영역(24)이 형성된다. 그런 다음, 전체 구조 상부에는 후속 공정을 통해 형성되는 금속배선(metal line)과의 브릿지(bridge)를 방지하기 위하여 층간 절연막(26)이 형성된다.
도 4를 참조하면, 도 3에서 층간 절연막(26)이 형성된 후, 리소그래피 공정을 통해 상기 소오스 및 드레인 영역(24)이 노출되도록 콘택홀(28)이 형성된다. 이때, 상기 콘택홀(28)은 직진성 향상과 수직 구조를 갖도록 건식식각 방식으로 형성된다. 그런 다음, 상기 콘택홀(28)의 내부면에 대하여 등방성(isotropic) 식각공정이 진행된다. 상기 등방성 식각공정은 세정(clean)과 같은 딥(dip) 과정으로 진행된다. 이때 가능한 반도체 기판(10), 즉 소오스 및 드레인 영역(24)이 1Å 내지 50Å의 범위내에서 식각되어 제거되도록 한다. 이 과정에서 식각공정시 생성되는 부산물(by-product) 또한 제거된다. 이로써, 콘택홀(28)의 수직 구조에서 갖게되는 전계집중영역 수직 코너(vertical corner) 부분이 라운딩(rounding) 처리되며, 콘택홀(28)의 저부영역(bottom region) 내 식각 손상에서 발생되는 불균일한 손상 영역이 제거된다. 또한, 콘택홀(28) 내 저부영역의 거칠기(roughness)를 증가시켜 금속(미도시)과, 소오스 및 접합영역(24)의 접합면적을 늘려서 콘택저항(contact resistance)이 개선된다. 즉, 도 5a 및 도 5b에 도시된 바와 같이, 건식식각공정에 의해 수직적인 구조로 프로파일된 콘택홀(28)을 세정과 같은 딥(dip) 공정을 통하여 전계집중영역(원형안 부위) 라운딩화를 할 수 있다. 또한, 콘택홀(28)의 저부(즉, 접합영역의 상부면)에서도 식각에 의한 손상에 의해서 딥핑(dipping)시 손상 집중영역의 식각을 빠르게 진행함으로써 표면 거칠기를 갖게된다. 이러한 표면 거칠기에 의해 면저항(sheet resistance)이 향상된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 콘택홀을 형성하기 위한 공정시 등방성 식각공정을 실시함으로써 접합영역의 면적을 증가시키고, 이로 인하여, 콘택저항을 개선시킬 수 있다.
또한, 본 발명에 의하면, 단순한 딥핑(dipping) 공정을 실시하여 수직적인 구조의 프로파일에 의해 야기되는 전계 집중현상을 억제시킴으로써 누설전류를 감소시킬 수 있다.
또한, 본 발명에 의하면, 콘택홀 저부영역의 라운딩처리를 통하여 금속과 접합영역(즉, 소오스 및 드레인 영역)과의 접합면적에서의 콘택저항의 증가를 얻을 수 있다. 이에 따라, 접합영역을 위한 임플란트의 양을 줄일 수 있어 접합영역 내의 임플란트에 의한 손상을 감소시킬 수 있다.
또한, 본 발명에 의하면, 콘택홀을 형성하기 위한 식각손상과 콘택의 금속 실리사이데이션에 의한 도펀트 손실을 보상하기 위해 진행되는 플러그 임플란트 공정(plug implant process)을 단순한 딥핑에 의한 식각공정 추가를 통하여 제거 혹은 공정을 단순화까지도 고려될 수 있다.
또한, 본 발명에 의하면, 식각에 의한 손상 및 임플란트에 의한 손상 등의포스트 열공정(post thermal process) 진행에 의해서 발생될 수 있는 도펀트 TED(Transient Enhanced Diffusion)와 접합영역의 도펀트 소모(depletion) 억제에 따른 트랜지스터의 동작특성을 안정화시킬 수 있다.
Claims (3)
- (a) 게이트 패턴과 접합영역이 형성된 반도체 기판이 제공되는 단계;(b) 전체 구조 상부에 층간 절연막이 증착되는 단계;(c) 건식식각 방식으로 실시되는 식각공정을 통해 상기 접합영역이 노출되도록 콘택홀이 형성되는 단계; 및(d) 등방성 식각공정을 통해 수직적인 구조를 갖는 상기 콘택홀 저부의 콘택영역이 라운딩처리되는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 (c) 단계에서 상기 반도체 기판이 1Å 내지 50Å 정도의 두께로 식각되는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 등각성 식각공정이 세정공정으로 실시되는 반도체 소자의 제조방법.
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