TWI302748B - High-voltage semiconductor device, semiconductor device and method of forming thereof - Google Patents

Description

1302748 _ 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，特別是有關於一 •種高壓金氧半電晶體(metal-oxide semiconductor, MOS)。 【先前技術】 電力設備（power device)例如液晶顯示器（liquid crystal displays, LCDs)以及驅動積體電路（integrated φ circuit，1C)的操作期間，需要執行驅動相關邏輯電路之低 壓細作’以及驅動LCD之南壓操作。雙擴散（d〇uble diffused drain) MOS係為適用於具有操作電壓約小於20 ， 伏特的裝置之普遍的高壓架構。驅動電流（Idsat)係為高壓 裝置之重要的效能參數。特別是在高速或高頻的應用 時，期望具有大且穩定的驅動電流。 第1圖係顯示傳統HVNMOS電晶體，包括基底1， 設置於基底中的場氧化區2。電晶體包括具有n型區或p φ 型區4之源極3。電晶體之汲極5包括第一擴散區6以及 第二擴散區7 (如圖示）。第一擴散區6可包括例如具有N 型或P型雙擴散區的NDD區或ΡΕω區。分別具有贝型 或P型淺摻雜雙擴散區8之淺摻雜NLDD或pLDD區亦 可形成於源極3中（如圖示）。通道區9係設置於源極3與 汲極5之間，閘極氧化層10與閘極u的下方。間隙壁 12係設置於閘電極η的侧壁。 第1圖所示之HVNMOS電晶體會產生的問題係為用 0503-A31516TWF/maggielii 5 1302748 ? 以形成間隙壁12的蝕刻製程具有較差的選擇性（bad selectivity)。因此，I虫刻會於基底1中幵；成表面破壞區 (surface damage region) 15。由於 NDD/PDD 區 6 係為淺 摻雜區，因此表面破壞區15會引起Idsat的下降。同樣 的，間隙壁餘刻速率具有環形（ring type)效能，位於晶圓 中心的蝕刻速率係不同於晶圓邊緣的蝕刻速率，會使得 Idsat值變小，且具有較差的一致性。較差的蝕刻選擇性 (etch selectivity)亦會造成隔离禽區2的氧化耗損（depletion) _ 13以及閘電極11的多晶石夕損毁(p〇iy damage) 16。因此， 傳統的架構與方法會引起效能降級以及可靠度的降低。 因此需要改進形成雙擴散汲極架構的方法並且改進 ， 雙擴散汲極架構，特別是有關於高壓電晶體之雙擴散汲 極架構。 【發明内容】 有鑑於此，本發明係提供一種高壓半導體裝置及其 籲 製造方法。半導體裝置包括設置於半導體基底中之主動 區。隔離區較佳為將主動區隔離。閘電極係設置於主動 區上方，至少一介電層係設置於閘電極之侧壁的上方。 一對間隙壁係設置於介電層上。本發明一較佳實施例包 括設置於主動區内之第一摻雜區，第一摻雜區包括設置 於間隙壁之一者下方的部分以及祖鄰於間隙壁之一者的 部分。本發明一較佳實施例包括大體設置於相鄰於間隙 壁之一者的第一摻雜區内之第二摻雜區，第二摻雜區係 0503-A31516TWF/maggielin 6 1302748 與間隙壁之一者隔離。第—摻雜區與第二摻雜區可形成 作為高壓金氧半電晶體之雙擴散練㈣。 根據本發明貫施例，第二摻雜區之閘極側邊緣係盘 最接近的間隙壁之側壁相距約大於0.2微米。第二摻雜區 之隔離區的側邊緣係與最接近的隔離區之側壁隔離。 本發明另-實施例係提供_種半導體裝置及里黎 方法。半導體裝置較佳為包括形成圍繞基底中之^區 且間電極係形成於主動區的上方。根據本發 施例可包括形成於主動區内的雙擴散沒極 ^雙擴核極㈣設置於閘電極與_區之間。本發 二：:!*例可包括沿著閘電極的側壁而形成之第-介電層 係復蓋部分雙擴散汲極區，第— 、 9 電#的卜方难w 弟…丨電層係形成於第一介 土：閘電極間隙壁係沿著閘電極檐 把二DX置於第—介電層的上方。本發明較佳實施 =於雙擴散汲極區内之第二摻雜區，第二摻雜區係 邊緣至最接近間隙壁之一者的距離的/”隹£之閘極侧 土心有的距離約大於0·2微米。 =下，介紹根據本發明所述之較佳實施例。必㈣ 式^^ 明達成以及使用本發明之特定方 不了用以限制本發明之範圍。 【實施方式】 為使本發明之上述目的、特徵和優點能更明顯易 〇5〇3-A31516TWF/maggielin 1302748 -懂’下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下： 實施例： 第2圖係顯示於製程的中間階段之HVNMOS裝置 26係為用以提供其他初步以及/或傳統製程步驟操作的 初始架構28。初始架構28具有基底30，以及設置於基 底30中的隔離區32。根據本發明一實施例，隔離區32 較佳為形成於製程初始步驟。然而，根據本發明另一實 • 施例，隔離區32可形成於後段（later stage)的製程。在 此貫施例中，隔離區32具有場氧化層結構。然而，隔離 區32可以為其他的架構，例如淺溝槽隔離架構（shallow - trench isolation，STI)。在此實施例中，由隔離區32所圍 繞的邊界係定義為用來設置電晶體的主動區。隔離區32 的上視圖通常為矩形箱形圖案（rectangular box shape)(未 圖示）。 在用以形成電晶體的主動區22之初始架構28的基 _ 底30較佳為ρ/Ν型井區36°Ρ/Ν型表示井區36可以為ρ 型或Ν型。在第2圖中，第一圖案遮罩層38係設置於初 始架構28的上方。第一圖案遮罩層38係由許多適當的 遮罩材料（例如光阻)所構成。弟開口 40係透過顯影或 蝕刻製程形成於第一圖案遮罩層38中的第一位置 (location) 4卜第2圖係顯示基底3〇可透過第一開口 4〇 將離子佈植於第一位置41而形成第一摻雜區44。第一換 雜區44可以為N型或P塑’第一摻雜區44的摻植濃度 0503-A31516TWF/maggielin 8 1302748 • 約介於與1013cm-3之間，而第一摻雜區44的深 度約介於20埃至2000埃之間。一般來說，當基底30為 P型井區36時，第一摻雜區44係為N型摻雜區。反之， • 當基底30為N型井區36時，第一摻雜區44係為P型摻 .雜區。接下來，較佳為將第一圖案遮罩層38移除。 參照第3圖，透過將佈植離子驅動至基底30而擴大 第一掺雜區44。在第3圖中，在加無驅動步驟(thermal driving-in)之前之第一摻雜區44的大小係以虛線 φ (phantom line) 45表示，以顯示擴大的效果。加熱驅動步 驟可於約介於攝氏1000至2000°C的溫度下執行，並以 1100°C為較佳。再者，加熱驅動步驟可在大氣壓力下執 - 行小時。由於加熱驅動步驟，使得第一掺雜區44的邊界 _ 具有漸變（graded)的效果，因此第一摻雜區44可適用 於許多HVNMOS電晶體的應用。在第3圖中，第一圖案 遮罩層38已被移除。第一圖案遮罩層38可於加熱驅動 步驟之前、期間或之後移除。 ❿ 接下來，第4圖係顯示閘電極48係於加熱驅動步驟 之後形成於中間（intermediate) HVNMOS裝置之基底30 上。在閘電極48與基底30之間可形成一閘極介電層49, 例如閘極氧化層或其他常用的介電層。至少部分的閘電 極48較佳為設置於主動區22。儘管在加熱驅動步驟之後 較佳為形成閘電極48 (如圖示），然而在另一實施例中， 閘電極48可於例如加熱驅動步驟之前或是對第一摻雜區 44執行離子佈植之前形成。 0503-A31516TWF/maggielin 9 1302748 . 接著參照第4圖，在主動區22與閘電極48的邊緣 以及隔離區32的邊緣對齊處之基底30可執行離子佈植 而形成淺摻雜區52。淺摻雜區52可以為N型或P型淺 摻雜區。一般來說，當基底30為P型井區36時，淺摻 雜區52係為N型淺摻雜區。相反的，當基底30為N型 井區36時，淺摻雜區52係為P型淺摻雜區。 參照第5圖，至少一介電層設置於HVMOS裝置26 的上方。根據本發明一較佳實施例所述之於HVMOS裝 • 置26的上方形成第一介電層54，包括閘電極48之相對 侧壁的對面（opposite sidewall of the gate electrode)。根據 本發明一較佳實施例更包括於第一介電層54的上方形成 ， 第二介電層56。在本發明一實施例中，第一介電層54與 第二介電層56可以是含氧介電層（oxygen-containing dielectric)，例如化學氣相沈積（CVD)矽氧化物。在另一 實施例中，第一介電層54與第二介電層56各自可包括 含氮介電層、含氧介電層、氧化層、氮化石夕層或是上述 # 之任意組和。適當的含氮介電層可包括氮化矽或是氮氧 化矽。第二介電層56較佳為透過電漿輔助化學氣相沉積 法（plasma-enhanced CVD，PECVD)而沈積的氮化石夕 (Si3〇4) 〇第二介電層50之厚度約介於20埃與300埃之 間。 間隙壁介電層58係設置於第二介電層56的上方。 在本發明一實施例中，間隙壁介電層58可以為含氮介電 層。在本發明另一實施例中，間隙壁介電層58可以為含 0503-A31516TWF/maggielin 10 1302748 氮氧介電層。間隙壁介電層58可以為氧化矽、氮化砍或 是氮氧化矽。間隙壁介電層58較佳為包括透過對四乙氧 基矽烷（tetraethoxysilane)的先驅物（precurs〇r)執行低壓化 學氣相沉積法（LPCVD)而形成的正矽酸乙酯（TE〇s)膜。 如第6圖所示，從水平面對間隙壁介電層58執行非等向 性（anisotropically)蝕刻會留下閘電極間隙壁6〇，閘電極 間隙壁60的厚度較佳為約介於2〇〇埃至3〇〇〇埃之間。 第6圖所顯示之第二介電層56的其中一個用途係為 於形成間隙壁60的其間作為蝕刻停止層（etch st〇p layer， ESL)。如上所述，形成間隙壁6〇的傳統方法所產生的問 題係為，由較差的蝕刻選擇性而弓丨起基底3〇表面的損 壞。尤其是在源極區52與汲極區54表面的損壞會造成 Idsat的下降。根據本發明較佳實施例所述之第二介電層 56可有效防止問題的產生。 第7圖係顯示在形成間隙壁6〇之後，第一摻雜區44 包括設置於間隙壁之一者下方的部分以及相鄰於上述間 隙i的4刀。接下來，第二圖案遮罩層Μ。係形成於中 間HVNM0S架構的上方。第二圖案遮罩層⑽可以由任 何適當的遮罩材料所構成，例如光阻。第二圖案遮罩層 在主動t之第^位置162處形成第二開口⑹。第二 開口 161係穿透第〜介電層54與-人 第二位置⑹較佳為設置於第一摻雜—區丨44;。/。 顯示第二開口 161與間隙壁6〇或隔離區32 Μ為不射。透過第二開σ 161 _位於第二位置162 0503-Α31516TWF/maggielin 11 =大執體t離置:，形成第，ε168 二目鄰的部分。第二推雜區雜二：中與其 或是隔離區32隔離。第 車:佳為與閘電極間隙壁 置於第—摻雜區44的上方。-9 56與間隙壁60係設 弟7圖係顯示當對第 亦對第三摻雜區170執^區吻執行離子佈植 雜區17。較佳為執:二子:植。第二接雜區168 ，、第二摻雜區170之 二s。弟二摻雜區168 且“度約介於20與20 :、10⑽3之 底30為P型井區36時，笫二二之間。-般來說，當基 區。反之，當基底30為N形:;⑽係為N型摻雜 ^ Μ $ f ^ 168 成雙擴" ，、弟一払雜區168係形 diffused ^ ddd)^ 〇 區m與淺摻雜區52係形成源極區173〇ddd; 下方的兩、=£ 173可對稱或不對稱的的設置於問電極 第8圖係顯示在移除第二遮罩層後，第7圖之 木的剖面圖。在本發明實施例中，HVMOS骏置之佈局 f根據不同的期望操作電壓而有所不同。-般來說，設 计用於高操作電壓之HVM〇s電晶體的操作電壓可大二 ，如20/伏特或甚至大於4〇伏特。在本發明實施例中， 第8圖係顯不第二摻雜區168與隔離區％之間最接近的 距離相隔第一距離183 ,其中第一距離183可約大於例如 0503-A31516TWF/maggielin 12 1302748 0.2微米。 在另一貫施例中，塗

義為第二摻雜區⑽之:極^顯示將第二距離185定 Γ.1 60 ,HliJ

土取接近的距離。第二距離185可 約大於例如0.2微米。右H J # t斤 另一貫施例中，第二摻雜區168 之閘極侧邊緣與第二介雷爲《 π . 玉層56最接近第二摻雜區168之 閘極侧邊緣的侧壁較佳為i 马相距弟三距離182。第三距離 182可約大於例如0.22微半。产g ^ A y τ , 知文木。在另一貫施例中，第二摻 雜區168之閘極側邊緣與閘電極48最接近第二摻雜區 168之閘極侧邊緣的側壁較佳為相距第三距離184。第三 距離184可約大於例如〇·25微米。 在元成上述步驟之後’如第9圖所示，層間介電 (intedevel dielectric，ILD)層 21 〇 可形成於 HVNM〇s 架構 的上方。ILD 210可包括低介電係數（i〇w-k)的介電層，例 如有機石夕玻璃材料（Organo-Silicate Glass, OSG)、氟石夕玻 璃（Fluorinated Silicate Glass, FSG)、無機含氳石夕酸鹽類 (hydrogen silesquioxane，HSQ)、有機含甲基石夕酸鹽類 (methyl silsesquioxane ，MSQ)或是孔隙介電質（p〇rous dielectric)。第一金屬層215可开^成於層間介電層21 〇的 上方。金屬導體化的形成較佳為更包括於第二摻雜區168 與第三摻雜區170之上以及/或之内形成矽接觸區220。 矽接觸區220可包括耐高溫金屬（refractory metal)，例如 鈦（Ti)、鈷（Co)以及/或鎳（Ni)。 如上所述，傳統的間隙壁ϋ刻通常具有較差的選擇 0503-A31516TWF/maggielin 13 1302748 - 性。#刻係從源極/汲極區開始磨損換暫 ^貝’因此造成Idsat 的下降’更使其他裝置發生問題。本發明實施例係有效 的改進HVMOS的效能。 ❹，比較傳統矽〇.5微米η伏特/5伏特之hvm〇s -裝置（不具有氮化石夕防護層）以及根據本發明實施例之方 法製成的裝置之驅動電流效能。傳統裳置之的平均 值相當於6.389微安培。而一般傳統裝置之平均1(^以標 準誤差係為0.455微安培。根據具有氮化矽防護層之較佳 ⑩裝置的矽HVNMOS測試資料，IdSat的平均^增加^ 7.357微安培(約增加15%)。Idsat的標準誤差係^低至 0.059微安培（約降低87%)。綜上所述，根據本發明較佳 - 實施例所述之HVNMOS裝置的平均驅動電流增加丨5%， 且相較於傳統裝置減少了 的不一致十生 (non-uniformity) ° 即使在此實施例中僅顯示非對稱的HVMOS電晶體 (例如只有電晶體的一侧（源極或汲極具有DDD架構），在 本發明其他貫施例中’電晶體的源極與;及極皆可具有 DDD架構(例如只有電晶體的一侧具有DDD架構，或是 電晶體的兩側皆具有DDD架構），或HVNMOS電晶體可 以為對稱的（例如電晶體之源極與汲極皆具有相同的 DDD架構）。 本發明實施例係提供單一 HVMOS的形成方法。然 而，本發明其他實施例所述之HVMOS電晶體之設置可 平行於其他裝置。例如，HVMOS電晶體之設置可與低壓 0503-A31516TWF/maggielin 14 1302748 MOS電晶體平行。F.H· Chen et al.於美國專利申請第 10/723,771號所揭露之「製造高壓電晶體的方法」介紹了 上述平行製程。 本發明雖以較佳實施例揭露如上，然其並非用以限 定本發明的範圍，任何熟習此項技藝者，在不脫離本發 明之精神和範圍内，當可做些許的更動與潤飾，因此本 發明之保護範圍當視後附之申請專利範圍所界定者為 準〇

0503-A31516TWF/maggielin 15 1302748 【圖式簡單說明】 示傳統HVM〇s電晶體的剖面圖。 回弟1 2 3 4 5 6圖係顯示根據本發明實施例# HVMOS電晶體的剖面圖。 ，所形成之 11、48〜閘電極 13〜氧化耗損； 16〜多晶石夕損毁 26〜HVMOS裝置 32〜隔離區； 36〜井區； 38、160〜圖案遮屬 40、161〜開口； 41〜第一位置； 44、52、168、170〜摻雜區； 49〜閘極介電層； 5 8〜間隙壁介電層 162〜第二位置； 【主要元件符號說明】 1、30〜基底； 3、173〜源極； 5〜汲極； 8〜淺摻雜雙擴散區； 1〇〜閘極氧化層； 12〜間隙壁； 15〜表面破壞區； 22〜主動區； 28〜初始架構； 2〜場氧化區； 4〜N型區或p型區； 6、7〜擴散區； 182、183、184、185 〜距離； 215〜金屬層； 0503-A31516TWF/maggielin 16 1 5〜虛線； 2 54、56〜介電層； 3 60〜閘電極間隙壁； 4 172〜雙擴散没極架構； 5 210〜層間介電層； 6 220〜矽接觸區。

Claims (1)

1302¾¾0916號中請專 利範圍修正本 修正日期·· 97.7.25 十、申請專利範圍： 1·一種高壓半導體裝置，包括·· 其中上述主動 一主動區，設置於一半導體基底中 區係透過一隔離區而被隔離； 一閘電極，設置於上述主動區上方； 至少一介電層，設置於上述閘電極之侧壁的上方， 且覆蓋部份上述主動區； 一對間隙壁，設置於上述介電層上，其中上述間隙 籲壁底部下方之介電層係延伸超出上述間隙壁之一者的範 一第一摻雜區，設置於上述主動區内，其中上述第 -摻雜區包括設置於上述間隙壁之—者下方的部分以及 相鄰於上述間隙壁之一者的部分；以及 -第二摻雜區’大體設置於與上述間隙壁之一者的 區内’其中上述第二摻雜區係與上述間隙壁之 一者隔離。 2.如中請專利範圍第丨項所述之高壓半導體裝置，呈 辟二摻雜區之閘極側邊緣係與最接近的上述間隙 壁之侧壁相距約大於0.2微米。 3·如申請專利範圍第i項所述之高壓半導 呈 中上述第二摻雜區之一隔離區 、八 述隔離區之側壁隔離。 緣係”敢接近的上 士 4·如中請專利範圍第1項所述之高壓半導體裝置，盆 中上述介電層包括從含氮介電層、含氧介電層、氧化層: 0503-Α31516TWF 1/wayne 17 1302纖_號申請專 利範圍修正本 1302纖_號申請專 利範圍修正本 修正日期：97.7.25 的材料。 氮化石夕層以及上述任意組合中所挑選 5.如申請專利範圍第1項所述之高壓半導體裝置，其 中^述間隙壁包括從含氮介電層、含氧介電層、、正_酸 乙酯以及上述任意組合中所挑選的材料。 6·如申請專利範圍第1項所述之高壓半導體裝置，其 中上述第一摻雜區之摻質濃度約介於1〇1、瓜_3與fwm；； 之間’且其中上述第-摻雜區之深度約介於2()埃 埃之間。 、/' 7.=申請專利範圍第丨項所述之高壓半導體裝置，其 中上述第二摻雜區之摻質濃度約介於1〇1、爪-3與 之間’且其中上述第二摻雜區之深度約介於2〇、 ⑻ 埃之間。 、/' 8. 如申凊專利範圍第1項所述之高壓半導體裝置，更 包括設置於上述第二摻雜區上之一矽區。 9. 如申明專利範圍第8項所述之高壓半導體裝置，其 中上述倾包括從鈦n以及上述任意組合中所挑 選的耐高溫金屬。 10· —種半導體裝置，包括： 一隔離區，設置於一基底中之一主動區的周圍； 閘電極，形成於上述主動區的上方； 雙擴散汲極區，形成於上述主動區内，上述雙擴 散汲極區係設置於上述閘電極與上述隔離區之間，· 一第一介電層，沿著上述閘電極的側壁而形成，並 且覆蓋部分上述雙擴散汲極區； 0503-A31516TWFl/wayne 18 I3〇2m91 6號申請專利範圍修正本 修正日期：97.7.25 一第二介電層，設置於上述第一介電層的上方； 一對閘電極間隙壁，沿著上述閘電極之侧壁形成， 並設置於上述第二介電層的上方；以及 一第二摻雜區，形成於上述雙擴散汲極區内，其中 上述第二摻雜區係與上述閘電極間隙壁以及隔離區隔 離0 11·如申請專利範圍第1〇項所述之半導體裝置，其中 上述第二摻雜區之閘極侧邊緣係與最接近之上述閘電極 鲁間隙壁的侧壁相距約大於0·2微米。 12.如申請專利範圍第1〇項所述之半導體裝置，其中 上述第一介電層包括二氧化矽。 13·如申請專利範圍第1〇項所述之半導體裝置，其中 上述第二介電層包括氮化矽。 14·如申請專利範圍第1〇項所述之半導體裝置，其中 上述閘電極間隙壁包括從含氮介電層、含氧介電層、正 石夕酸乙酯以及上述任意組合中所挑選的材料。 鲁 丨5·如申請專利範圍第1〇項所述之半導體裝置，其中 上述雙擴散汲極區之摻質濃度約介於l〇12cm-3與i〇13cm-3 之間’且其中上述第一摻雜區之深度約介於20埃與2000 埃之間。 16·如申請專利範圍第1〇項所述之半導體裝置，其中 上述第二摻雜區之摻質濃度約介於l〇14cm·3與l〇16cm·3 之間’且其中上述第二摻雜區之深度約介於2〇埃與2〇〇 埃之間。 〇5〇3-A31516TWFl/Wi 19 13022絲〇916號申請專利範圍修正本 修正日期：97.7.25 17·—種半導體裝置之形成方法，包括·· 於一半導體基底中形成一主動區，其中上述主動區 係透過一隔離區而隔離； 於上述主動區的上方形成一閘電極； 於上述閘電極之側壁和部份上述主動區的上方形成 至少一介電層； 於上述介電層上形成一對間隙壁，其中上述間隙壁 底部下方之介電層係延伸超出上述間隙壁之一者的範 • 圍； 於上述主動區中形成一第一摻雜區，其中上述第一 摻雜區包括上述間隙壁之一者下方的部分以及相鄰於上 述間隙壁之一者的部分；以及 大體於相鄰於上述間隙壁之一者的部分上述第一掺 雜區中形成一第二摻雜區，並且與上述間隙壁之一者隔 離。 、18·如申請專利範圍帛17躺述之半導體裝置之形 成方法’更包括將上述第二摻雜區之閘極侧邊緣至最接 近上述間隙壁之-者的距離設定為約大於…微米。 如甲請專利範圍第 /’更包括使上述第二摻雜區之一隔離區的侧邊 與最接近的上述隔離區之側壁隔離。 、20·如申請專利範圍帛17項所述之半導體裝置之 成方法’其中上述第二摻雜區的閘極側 的上述間隙壁相距一第一距離，且其中上述第二二 0503-A31516TWFl/wayne 修正日期：97.7.25 ” I302J头备0916號申請專利範圍修正本 之一隔離區的侧邊緣係與最接近的上述隔離區相距一第 二距離，上述第二距離係小於上述第一距離。

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