KR20070042856A - 개선된 구동 전류를 갖는 고전압 트랜지스터 - Google Patents

개선된 구동 전류를 갖는 고전압 트랜지스터 Download PDF

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KR20070042856A
KR20070042856A KR1020060029448A KR20060029448A KR20070042856A KR 20070042856 A KR20070042856 A KR 20070042856A KR 1020060029448 A KR1020060029448 A KR 1020060029448A KR 20060029448 A KR20060029448 A KR 20060029448A KR 20070042856 A KR20070042856 A KR 20070042856A
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윌리엄 웨이-유안 티엔
푸-신 첸
쥬이-웬 린
유-큐오 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 실시예들은 제1 도핑 영역 및 제2 도핑 영역을 포함한다. 제1 및 제2 도핑 영역들은 HVMOS 트랜지스터에서 이중 확산 드레인 구조를 형성할 수 있다. 제1 도핑 영역의 게이트쪽 경계는 게이트 전극의 한 부분 아래에 놓인다. 제2 도핑 영역은 게이트 전극과 인접하는 제1 도핑 영역내에 형성된다. 제2 도핑 영역의 게이트 쪽 경계는 제1 간격 만큼 게이트 전극 스페이서들의 가장 가까운 가장자리부로부터 이격되어 있다. 제2 도핑 영역의 절연 영역쪽 경계는 제2 간격 만큼 가장 가까운 절연 영역의 가장 가까운 가장자리부로부터 이격되어 있다.
반도체 장치, HVMOS 트랜지스터, 이중 확산 드레인 구조, 제1 도핑 영역, 제2 도핑 영역

Description

개선된 구동 전류를 갖는 고전압 트랜지스터{High Voltage Transistor with Improved Driving Current}
도 1은 종래의 HVMOS 트랜지스터의 단면도이고,
도 2 내지 도 9는 본 발명의 실시예들에 따라 형성되는 HVMOS 트랜지스터의 단면도이다.
관련 출원들의 상호 참조
이 출원은 동시 계속 그리고 공동 양수된 U.S. 특허 출원 제 10/723,771호 F.H. Chen 등의 Method of Fabricating High Voltage Transistor에 관한 것으로, 상기 미국 특허 출원의 내용 전체를 여기에서 참조하기로 한다.
관련 분야
본 발명은 일반적으로 반도체 장치 특히 고전압 금속 산화 반도체 트랜지스터들에 관한 것이다.
배경
액정 디스플레이 장치들(LCDs)과 구동기 IC들과 같은 전력 장치들은 관련 논 리 회로를 구동하기 위한 저전압(LV) 동작과 동작중의 LCD를 구동하기 위한 고전압(HV) 동작을 모두 필요로 한다. 이중 확산 드레인(double diffused drain) MOS(DDDMOS)는 대략 20볼트 이하의 동작 전압을 갖는 장치들을 위한 일반적인 HV 구조를 갖는다. 구동 전류(Idsat)는 HV 장치들을 위한 중요한 성능 파라미터이다. 특히 고속 또는 고 주파수 분야들에서는 높고 안정적인 구동 전류를 갖는 것이 바람직하다.
도 1에 필드 산화 영역들(2)이 형성된 기판(1)을 포함하는 종래의 HVMOS 트랜지스터가 도시된다. 이 트랜지스터는 N+ 또는 P+(N+/P+) 영역(4)를 포함하는 소스(3)를 구비한다. 트랜지스터의 드레인(5)은 도시된 바와 같이 제1 확산 영역(6) 및 제2 확산 영역(7)을 구비한다. 제1 확산 영역(6)은 예를 들어 n/p 타입 이중 확산 영역을 포함하는 NDD 또는 PDD(NDD/PDD) 영역을 포함할 수 있다. n/p 타입의 얇게 도핑된 이중 확산 영역(8)을 포함하는 얇게 도핑된 NLDD 또는 PLDD(NLDD/PLDD) 영역은 도시된 바와 같이 소스(3)내에 형성될 수 있다. 게이트 산화층(10)과 게이트 전극(11) 아래의 소스(3)와 드레인(5) 사이에 채널 영역(9)이 있으며, 스페이서들(12)이 게이트 전극(11)의 한 쪽에 형성된다.
도 1에 도시한 HVMOS 트랜지스터가 갖는 문제는 스페이서들(12)을 형성하는데 사용된 에칭 프로세스가 열악한 선택성을 갖는데 있다. 따라서 에칭에 의해 기판(1)내에 기판 손상 영역이 만들어 지게 된다. NDD/PDD 영역(6)은 얇게 도핑된 영역이므로, 표면 손상 영역(15)에 의해 Idsat가 강하하게 된다. 또한 스페이서 에칭율은 링 타입(ring type) 성능을 가지고, 웨이퍼 중심에서의 에칭율은 웨이퍼 가장 자리에서의 에칭율과는 다르므로 Idsat 값이 낮아지고, 그 균일성이 매우 열악해진다. 열악한 에칭은 또한 선택적으로 절연 영역(2)으로부터 산화 공핍층(13)을 생성하여 게이트 전극(11)에서 많은 손상(poly dmage;16)을 일으킨다. 따라서 종래의 방법 및 구조들은 성능 열화를 일으켜서 신뢰성을 감소시킨다.
종래 기술에서는 특히 HV 트랜지스터들과 관련하여 이중 확산 드레인 구조들을 형성하는 개선된 방법들 및 개선된 이중 확산 드레인 구조들이 필요하였다.
이들 및 다른 문제들은 일반적으로 고전압 트랜지스터들을 제조하는 방법을 제공하는 본 발명의 바람직한 실시예들에 의해 일반적으로 해결 또는 회피되고, 기술적인 특징들은 상기 실시예들에 의해 달성된다.
본 발명의 실시예들에 따르면, 고전압 반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 반도체 기판내의 활성 영역을 포함한다. 바람직하게 절연 영역이 활성 영역과 경계가 된다. 게이트 전극은 활성 영역 위에 형성되고, 게이트 전극의 측벽들 위에 적어도 하나의 절연층이 형성된다. 한 쌍의 스페이서들이 절연층 위에 형성된다. 바람직한 실시예는 활성 영역내의 제1 도핑 영역을 포함하고, 제1 도핑 영역은 스페이서중 하나의 스페이서 아래에 놓이는 부분과 스페이서중 상기 하나의 스페이서에 인접하는 부분을 포함한다. 본 발명의 바람직한 실시예는 또한 스페이서들중 상기 하나의 스페이서와 인접하는 제1 도핑 영역의 사실상 상기 부분내의 제2 도핑 영역을 또한 구비할 수 있으며, 상기 제2 도핑 영역은 스페이서들중 상기 하나의 스페이서로부터 이격되어 있다. 제1 및 제2 도핑 영역들은 HVMOS 트랜지스터에서와 같이 이중 확산 드레인(DDD) 구조를 형성한다.
본 발명의 일 실시예에 있어서, 제2 도핑 영역의 게이트 쪽 경계는 바람직하게 0.2㎛ 이상인 간격으로 상기 하나의 스페이서의 가장 가까운 가장자리부로부터 격리된다. 제2 도핑 영역의 절연 영역 쪽 경계는 절연 영역의 가장 가까운 가장자리부로부터 격리될 수 있다.
본 발명의 다른 실시예들은 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 바람직하게 기판내의 활성 영역 주위에 절연 영역, 및 상기 활성 영역 위에 형성된 게이트 전극을 형성하고 있다. 바람직한 실시예들은 활성 영역내에 형성된 DDD 영역을 포함할 수 있으며, DDD 영역은 게이트 전극과 절연 영역사이에 위치한다. 실시예들은 게이트 전극의 측벽들을 따라 DDD 영역의 한 부분상에 형성된 제1 유전체 층 및 제1 유전체 층위에 형성된 제2 유전체 층을 포함할 수 있다. 한 쌍의 게이트 전극 스페이서들은 게이트 전극의 측벽들을 따라 제2 유전체 층 위에 형성된다. 바람직한 실시예들은 DDD 영역내에 형성된 제2 도핑 영역을 포함하는데, 제2 도핑 영역은 게이트 전극 스페이서 및 절연층으로부터 이격된다. 바람직하게 이 간격은 0.2㎛이상이다.
본 발명의 실시예들의 추가의 특징들 및 장점들을 이하 기술하는데, 이는 본 발명의 청구범위들의 청구 대상을 형성한다. 본 분야의 당업자라면 개시된 특정 실시예들은 본 발명의 목적을 실행하기 위한 다른 구조들 또는 프로세스들을 변경 또는 설계하기 위한 기반으로서 용이하게 이용될 수 있음을 이해해야 할 것이다. 또 한 본 분야의 당업자라면 기술한 실시예에 대한 그러한 등가의 구성 및 변형은 부속 청구범위에 따른 본 발명의 사상 및 영역으로부터 일탈되지 않음을 인식해야 할 것이다.
본 발명 및 그 특징들에 대한 보다 완전한 이해를 위해 첨부 도면과 관련하여 이하 구체적으로 설명한다.
다른 도면들에서의 대응 번호 및 부호들은 다르게 나타내지 않는 한 일반적으로 대응 부분들을 참조한다. 도면들은 바람직한 실시예들의 해당 특징들을 명확하게 나타내도록 도시되어 있으며, 반드시 축척으로 도시되지는 않았다.
도면을 참조하는데, 여기서 도면 전체에 걸쳐서 유사한 도면 번호들은 유사한 요소들을 나타내고, 본 발명의 예시의 실시예들이 도시 및 기술된다. 도면들은 반드시 축척으로 도시되지 않으며, 일부 예들에 있어서 도면들은 예시의 목적만으로 곳곳에서 확대 및/또는 간략화된다. 당업자라면 이하의 본 발명의 예시의 실시예들을 기초로 하여 본 발명의 다양한 가능한 분야 및 변형들을 인식할 수 있을 것이다.
중간 제조 단계의 HVMOS 장치(26)를 나타내는 도 2를 참조하는데, 이 장치에서 실행되는 다른 초기의 그리고/또는 종래의 처리 단계들을 갖는 초기 구조(28)로부터 설명을 시작한다. 초기 구조(28)는 내부에 형성된 절연 영역들(32)을 갖는 기판(30)을 구비한다. 이 예에 있어서, 프로세스의 개시시에 절연 영역들(32)이 형성되는데, 이 것이 통상 바람직하다. 그러나 다른 실시예들에 있어서 절연 영역들(32)은 프로세스의 후기 단계에서 형성될 수 있다. 이 실시예에 있어서, 절연 영 역(32)은 필드 산화 구조물을 갖는다. 그러나 절연 영역들(32)은 예를 들어 얕은 트렌치 절연 구조 등의 다른 구조들로 형성될 수 있다. 이 예에 있어서, 절연 영역들(32)은 트랜지스터들이 존재하는 활성 영역을 위한 경계들을 에워싸고 형성한다. 통상 절연 영역들(32)은 일반적으로 예를 들어 상면(도시 않음)으로부터 장방형 박스 형상을 갖는다.
초기 구조(28)의 기판(30)은 바람직하게 트랜지스터들이 형성된 활성 영역(22)에서 P/N 형 웰 영역들(36)을 갖는다. "P/N"은 웰 영역(36)이 P 형 또는 N 형으로 되는 것을 나타낸다. 도 2에 있어서, 초기 구조(28)는 그 위에 형성된 제1 패턴의 마스크 층(38)을 갖는다. 제1 마스크 층(38)은 예를 들어 포토레지스트 등의 여러 적합한 마스킹 물질들중 하나로 만들어질 수 있다. 제1 마스크 층(38)은 제1 위치(41)에서 그 내부에 형성된(예를 들어, 광식각법(photolithography) 및 에칭에 의해) 제1 개구(40)를 갖는다. 도 2에 도시된 바와 같이, 기판(30)은 제1 개구(40)를 통해 제1 위치(41)에서 이온들로 주입되어 제1 도핑 영역(44)를 형성할 수 있다. 제1 도핑 영역(44)은 N 형 또는 P 형으로 될 수 있으며, 약 1012 cm-3와 1013 cm-3 사이의 도펀트 농도, 그리고 20 옹스트롬과 2000 옹스트롬 사이의 깊이를 가질 수 있다. 통상적으로 기판(30)이 P 형 웰 영역(36)을 갖는 경우, 제1 도핑 영역(44)은 N 형 도핑 영역이 되고, 반대 즉, 기판(30)이 N 형 웰 영역(36)을 갖는 경우, 제1 도핑 영역(44)은 유사하게 P 형 도핑 영역이 된다. 다음에 바람직하게 제1 마스크 층(38)이 제거된다.
도 3을 참조하면, 제1 도핑 영역(44)은 주입된 이온들을 기판(30)내로 추가로 주입함으로써 확장될 수 있다. 도 3에 있어서, 열적 주입 단계 이전에 제1 도핑 영역의 이전 사이즈를 확대 예시 목적을 위해 가상선(45)으로 도시한다. 열적 주입 단계는 예를 들어 약 1000℃와 1200℃ 사이의 온도에서 실행될 수 있다. 열적 주입 단계를 위해 대략 1100℃의 온도를 이용하는 것이 바람직하다. 열적 주입 단계는 대기압에서 대략 6-8 시간동안 실행될 수 있다. 열적 주입 단계의 결과, 제1 도핑 영역(44)의 경계들이 분류되는데, 이는 많은 HVMOS 트랜지스터 분야에 바람직하다. 도 3에 있어서, 제1 마스크 층(38)은 제거된다. 제1 마스크 층(38)은 열적 주입 단계 동안 그리고/또는 그 이후 제거될 수 있다.
다음에 도 4를 참조하면, 열적 주입 단계 이후에 중간의 HVMOS 장치의 기판(30)위에 게이트 전극(48)이 형성된다. 게이트 전극(48)과 기판(30) 사이에는 통상적으로 사용되는 게이트 산화물 또는 다른 유전체 등의 게이트 유전층(49)이 형성될 수 있다. 바람직하게 게이트 전극(48)의 적어도 일부는 활성 영역(22)내에 위치한다. 바람직하게, 게이트 전극(48)의 적어도 일부는 도 4에 도시한 바와 같이, 제1 도핑 영역(44)의 일부분 위로 연장한다. 열적 주입 단계이후(여기서 도시한 바와 같이) 게이트 전극을 형성하는 것이 바람직하지만, 다른 실시예들에 있어서, 게이트 전극(48)은 예를 들어 열적 주입 단계 이전 또는 제1 도핑 영역(44)에 대한 이온들의 주입 이전에 형성될 수 있다.
도 4를 계속하여 참조하면, 기판(30)은 게이트 전극(48)의 가장자리부들 및 절연 영역(32)의 가장자리부들과 정렬하여 활성 영역(22)에서 이온들로 주입되어 얇게 도핑된 영역(52)을 형성한다. 얇게 도핑된 영역(52)은 N 형 또는 P 형의 얇게 도핑된 영역일 수 있다. 통상적으로 기판(30)이 P 형 웰 영역(36)을 갖는 경우, 얇게 도핑된 영역(52)은 N 형의 얇게 도핑된 영역이 된다. 반대 즉, 기판(30)이 N 형 웰 영역(36)을 갖는 경우, 얇게 도핑된 영역(52)은 유사하게 P 형의 얇게 도핑된 영역이 된다.
도 5를 참조하면, HVMOS 장치(26) 위에 적어도 하나의 유전체 층이 형성된다. 본 발명의 바람직한 실시예는 게이트 전극(48)의 대향 측벽들 위를 포함하여 HVMOS 장치(26) 위에 제1 유전체 층(54)의 형성을 포함한다. 실시예들은 또한 제1 유전체 층(54) 위에 제2 유전체 층(56)의 형성을 포함한다. 일 실시예에 있어서, 제1 및 제2 유전체 층(56)은 CVD 산화 규소 등의 산소 함유 유전체일 수 있다. 다른 실시예에 있어서, 제1 및 제2 유전체 층(54,56)은 질소 함유 유전체, 산소 함유 유전체, 산화층, 질화 규소층, 또는 이들의 조합을 독립적으로 포함할 수 있다. 적합한 질소 함유 유전체들은 질화 규소 또는 산 질화 규소를 포함할 수 있다. 제2 유전체 층(56)은 바람직하게 플라즈마-향상 CVD(PECVD)로 용착된 질화 규소(Si3N4)이다. 제2 유전체 층(56)은 대략 20 옹스트롬과 300옹스트롬 사이의 두께를 가질 수 있다.
제2 유전체 층(56)의 상부에 스페이서 유전체 층(58)이 형성된다. 일 실시예에 있어서, 스페이서 유전체 층(58)은 질소 함유 유전체일 수 있다. 다른 실시예에 있어서, 스페이서 유전체 층(58)은 산소 함유 유전체일 수 있다. 스페이서 유전체 층(58)은 바람직하게 산화 규소, 질화 규소 또는 산 질화 규소(silicon oxynitride)일 수 있다. 스페이서 유전체 층(58)은 바람직하게 테트라에톡시실란 전구체(前驅體)의 LPCVD 분해를 통해 형성된 TEOS 필름을 포함한다. 수평 표면들로부터 스페이서 유전체 층(58)을 이방성으로 에칭하면, 게이트 전극 스페이서(60)는 바람직하게 대략 200 옹스트롬과 3000 옹스트롬 사이의 두께를 갖는데 도 6에 도시된 바와 같다.
도 6에 도시된 바와 같이, 제2 유전체 층(56)의 목적은 스페이서(60) 형성 동안 에칭 정지 층(etch stop layer; ESL)으로서 기능하는 것이다. 전술한 바와 같이, 스페이서(60) 형성을 위한 종래의 방법들이 갖는 하나의 문제는 열악한 에칭 선택성으로 인한 기판(30) 표면 손상이다. 특히, 소스/드레인 영역들(예를 들어 52 및 54)내의 표면 손상에 의해 Idsat가 강하한다. 본 발명의 바람직한 실시예들의 제2 유전 층(56)은 바람직하게 이러한 문제들을 방지한다.
도 7을 참조하면, 스페이서(60)들의 형성 이후에, 제1 도핑 영역(44)은 스페이서들 중 하나의 스페이서 아래에 놓이는 한 부분과 스페이서들 중 상기 하나의 스페이서와 인접한 한 부분을 포함한다. 그러면 제2 패턴화된 마스크 층(160)은 중간 HVMOS 구조상에 형성된다. 제2 마스크 층(160)은 예를 들어 포토레지스트 등의 다양한 적합한 마스킹 물질들중 하나로 만들어진다. 제2 마스크 층(160)은 활성 영역의 제2 위치(162)에서 그 내부에 형성된 제2 개구(161)를 포함한다. 제2 개구(161)는 제1 및 제2 유전층들(54,56)을 통해 형성된다. 제2 위치(162)는 바람직하게 제1 도핑 영역(44)내에 위치한다.
도 7에 도시한 바와 같이, 제2 개구(61)는 바람직하게 스페이서(60) 또는 절연 영역(32)과 정렬되지 않는다. 기판(30)은 제2 개구(161)를 통해 제2 위치(162)에서 이온들로 주입되어 제2 도핑 영역(168)을 형성한다. 제2 도핑 영역(168)은 사실상, 스페이서들 중 상기 하나의 스페이서와 인접하는 제1 도핑 영역(44)의 일 부분내에 있다. 바람직하게 제2 도핑 영역(168)은 게이트 전극 스페이서(60) 또는 절연 영역(32)으로부터 이격되어 있다(즉, 정렬되지 않음). 바람직하게 제2 유전체 층(56) 및 스페이서(60)는 제1 도핑 영역(44) 위에 있다.
도 7에 도시한 바와 같이, 제3 도핑 영역(170) 등의 다른 영역들 또한 제2 도핑 영역(168)이 이온들로 주입되는 경우 이온들로 주입된다. 제2 도핑 영역(168) 및 제3 도핑 영역(170)은 바람직하게 N+ 형 또는 P+ 형이다. 이들은 약 1014와 1016cm-3 사이의 도펀트 농도, 그리고 약 20과 200옹스트롬 사이의 깊이를 갖는다. 통상적으로 기판(30)이 P 형 웰 영역(36)을 갖는 경우 제2 도핑 영역(168)은 N+ 형 도핑 영역이 되고, 반대 즉, 기판(30)이 N 형 웰 영역(36)을 갖는 경우, 제2 도핑 영역(168)은 유사하게 P+ 형 도핑 영역이 된다. 제1 및 제2 도핑 영역(44, 168)은 이중 확산 드레인 구조(172)를 형성한다. 제3 도핑 영역(170) 및 얇게 도핑된 영역(52)은 소스 영역(173)을 형성한다. DDD 구조(172) 및 소스 영역(173)은 게이트 전극(48)에 대해 대칭적으로 또는 비대칭적으로 배치된다.
도 8은 제2 마스킹 층(160)의 제거후의 도 7의 구조의 단면도이다. 본 발명의 실시예들에 있어서, HVMOS 장치의 레이아웃은 소정의 동작 전압에 따라 변할 수 있다. 일반적으로 고 동작 전압을 위해 설계된 HVMOS 트랜지스터는 예를 들어 20 또는 심지어 40 볼트이상의 동작 전압을 가질 수 있다. 본 발명의 일 실시예에 있어서, 제2 도핑 영역(168)의 절연쪽 경계는 도 8에 도시된 바와 같이 제1 간격(183) 만큼 절연 영역(32)의 가장 가까운 가장자리부로부터 격리되어 있으며, 제1 간격(183)은 예를 들어 약 0.2㎛ 이상이 될 수 있다.
다른 실시예들에 있어서, 제2 간격(185)은 도 8에 도시된 바와 같이, 제2 도핑 영역(168)의 게이트쪽 경계와 게이트 전극(60)의 가장가까운 가장자리부 사이의 간격으로 정의된다. 제2 간격(185)은 예를 들어 대략 0.2㎛ 이상이다. 다른 실시예들에 있어서, 제2 도핑 영역(168)의 게이트쪽 경계는 바람직하게 제3 간격(182) 만큼 제2 유전체 층(56)의 가장 가까운 가장자리부로부터 격리된다. 제3 간격(182)은 예를 들어 0.22㎛이상이다. 다른 실시예들에 있어서, 제2 도핑 영역(168)의 게이트쪽 경계는 제4 간격(184) 만큼 게이트 전극(184)의 가장 가까운 가장자리부로부터 바람직하게 격리되어 있다. 제4 간격(184)은 예를 들어 0.25㎛이상일 수 있다.
이전 단계들의 완료후에, 레벨간 유전(ILD) 층(210)이 도 9에 도시된 바와 은 HVMOS 구조위에 형성된다. ILD 층(210)은 OSG(organo silicate glass), FSG(fluorinated silicate glass), HSQ(hydrogen silesquioxane), MSQ(methyl silesquioxane) 또는 다공성 유전체 등의 로우(low)-k 유전체를 포함할 수 있다. ILD 층(210)의 상부에는 제1 금속화 층(215)이 형성된다. 금속화 형성은 바람직하게 제2 도핑 영역(168) 및 제3 도핑 영역(170) 상부 및/또는 그 내부에 규화물 접촉 영역(220)의 형성을 포함한다. 규화물 접촉 영역(220)은 Ti, Co, 및/또는 Ni 등 의 내화성 금속을 포함할 수 있다.
전술한 바와 같이, 종래의 스페이서 에칭은 종종 열악한 선택성을 갖는다. 에칭은 소스/드레인 영역들로부터 도펀트를 소모하여 다른 장치 문제들 이외에 Idsat를 강하시킨다. 본 발명의 실시예들은 바람직하게 HVMOS 성능을 개선한다.
예를 들어, 구동 전류 성능을 종래의 실리콘 0.5㎛ 12V/5V HVMOS 장치들(Si3N4 보호층 없음)과 본 발명의 실시예들에 따라 형성된 장치들과 비교하였다. 종래의 장치들은 6.389 mA의 평균 Idsat를 가졌다. Idsat 표준 편차에 나타낸 바와 같이, 종래의 장치들에 대한 균일성은 0.455 mA이다. Si3N4 보호층을 포함하는 바람직한 장치들의 실리콘 HVNMOS 시험 데이터에 따르면, Idsat는 7.357mA(~15% 증가)로 개선되었다. Idsat 표준 편차는 0.059 mA(~87% 감소)로 감소되었다. 요약하면, 바람직한 실시예들에 따른 HVNMOS 장치들은 종래의 장치들에 비해서 평균 구동 전류에서 15%의 개선 그리고 비-균일성에서 87%의 개선을 보였다.
여기서의 실시예들에 있어서 비대칭 HVMOS 트랜지스터만이 도시되었지만(즉, 트랜지스터의 한 쪽(소스 또는 드레인)에 대한 DDD), 본 발명의 다른 실시예들에 있어서, 소스 및 드레인 모두 DDD 구조(즉, 하나 또는 두 개가 본 발명에 따른 DDD를 구조를 가짐)를 가지거나 HVMOS 트랜지스터는 예를 들어 대칭(즉, 소스 및 드레인 모두 동일의 DDD 구조를 가짐)으로 될 수 있다.
여기에서 제공된 실시예들은 단일 HVMOS 장치의 형성에 대해서 기술하였다. 그러나 다른 실시예들은 다른 장치와 병렬로 형성되는 HVMOS 장치를 포함할 수 있다. 예를 들어, HVMOS 트랜지스터는 저 전압 MOS 트랜지스터와 병렬로 형성될 수 있다. F.H. Chen 등은 동시 계속 그리고 공동 양수된 미국 특허출원 제10/723,771호 Method of Fabricating High Voltage Transistor에서 이러한 병렬 제조 프로세스를 기술하고 있다.
본 분야의 당업자라면, 이 명세서의 개시로부터 본 발명의 실시예들이 개선된 HVMOS 트랜지스터 프로세스 및 구조를 제공하는 것을 인식할 수 있을 것이다. 이 명세서의 도면 및 상세한 설명은 제한보다는 예시 목적으로 인식되어야 하고 개시된 특정 형태 및 예들을 제한하는 것으로 의도되지 않음을 이해해야 할 것이다. 반대로 본 발명은 이하의 청구범위에 정의되는 본 발명의 사상 및 영역을 일탈하지 않고 본 분야의 당업자들에 명백한 임의의 다른 변경, 변형, 재배치, 대체, 대안, 설계 선택 및 실시예들을 포함한다. 따라서 이하의 청구범위는 위의 다른 변경, 변형, 재배치, 대체, 대안, 설계 변경 및 실시예들을 포함하여 해석되어야 함이 마땅하다.

Claims (12)

  1. 고전압 반도체 장치로서,
    반도체 기판 내의 활성 영역을 포함하되, 이 활성 영역은 절연 영역에 의해 경계되고;
    상기 활성 영역 위의 게이트 전극;
    상기 게이트 전극의 측벽들 위의 적어도 하나의 유전체 층;
    상기 유전체 층위의 한 쌍의 스페이서들;
    상기 활성 영역내의 제1 도핑 영역을 포함하되, 상기 제1 도핑 영역은 상기 스페이서들 중 하나의 스페이서의 아래에 놓이는 한 부분 및 스페이서들 중 상기 하나의 스페이서에 인접하는 한 부분을 포함하고; 그리고
    상기 하나의 스페이서와 인접하는 제1 도핑 영역의 사실상 한 부분내의 제2 도핑 영역을 포함하되, 상기 제2 도핑 영역은 상기 하나의 스페이서와 이격되어 있는 것을 특징으로 하는 고전압 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 도핑 영역의 게이트쪽 경계는 약 0.2㎛ 이상의 간격 만큼 상기 하나의 스페이서의 가장 가까운 가장자리부로부터 격리되어 있으며, 상기 제2 도핑 영역의 절연 영역쪽 경계는 상기 절연 영역의 가장 가까운 가장자리부로부터 격리되어 있음을 특징으로 하는 고전압 반도체 장치.
  3. 제1 항에 있어서,
    상기 유전체 층은 기본적으로 질소 함유 유전체, 산소 함유 유전체, 질화 규소 층 및 이들의 조합으로 되는 그룹에서 선택되는 물질을 포함하고, 상기 한 쌍의 스페이서들은 기본적으로 질소 함유 유전체, 산소 함유 유전체, 테트라에틸로르토실리케이트(TEOS) 및 이들의 조합으로 되는 그룹에서 선택되는 물질을 포함하고, 그리고 상기 규화물 영역은 기본적으로 Ti, Co, Ni 및 이들의 조합으로 되는 그룹에서 선택되는 내화성 금속을 포함하는 것을 특징으로 하는 고전압 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 도핑 영역은 1012 cm-3과 1013 cm-3사이의 도펀트 농도를 가지고, 상기 제1 도핑 영역은 약 20 옹스트롬과 2000 옹스트롬사이의 깊이를 가지고, 상기 제2 도핑 영역은 1014 cm-3과 1016 cm-3사이의 도펀트 농도를 가지고, 20 옹스트롬과 200 옹스트롬사이의 깊이를 가지는 것을 특징으로 하는 고전압 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 도핑 영역 위의 규화물 영역을 추가로 포함하는 것을 특징으로 하는 고전압 반도체 장치.
  6. 반도체 장치로서,
    기판내의 활성 영역에 경계되는 절연 영역;
    상기 활성 영역 위에 형성된 게이트 전극;
    상기 활성 영역내에 형성된 이중 확산 드레인(DDD) 영역을 포함하되, 상기 DDD 영역은 상기 게이트 전극과 상기 절연 영역 사이에 위치되고;
    상기 게이트 전극의 측벽들을 따라 DDD 영역의 한 부분 위에 형성된 제1 유전 층;
    상기 제1 유전 층 위의 제2 유전 층;
    상기 게이트 전극의 측벽들을 따라 상기 제2 유전 층 위에 형성된 한 쌍의 전극 스페이서들; 및
    상기 DDD 영역내에 형성된 제2 도핑 영역을 포함하고, 상기 제2 도핑 영역은 게이트 전극 스페이서 및 절연 영역으로부터 이격되는 것을 특징으로 하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제2 도펀트 영역의 게이트쪽 경계는 약 0.2㎛ 이상 게이트 전극 스페이서들 중 하나의 스페이서의 가장 가까운 가장자리부로부터 격리되는 것을 특징으로 하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제1 유전 층은 산화 규소를 포함하고, 상기 제2 유전 층은 질화 규소를 포함하고, 상기 한 쌍의 스페이서들은 기본적으로 질소 함유 유전체, 산소 함유 유전체, 테트라에틸로르토실리케이트(TEOS) 및 이들의 조합으로 되는 그룹에서 선택되는 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제6 항에 있어서,
    상기 제1 도핑 영역은 약 1012 cm-3와 1013 cm-3 사이의 도펀트 농도를 가지고, 상기 제1 도핑 영역은 약 20 옹스트롬과 2000 옹스트롬의 깊이를 가지고, 상기 제2 도핑 영역은 약 1014 cm-3과 1016 cm-3사이의 도펀트 농도를 가지고, 상기 제2 도핑 영역은 약 20 옹스트롬과 200 옹스트롬 깊이사이에 있는 것을 특징으로 하는 반도체 장치.
  10. 반도체 장치의 제조 방법으로서,
    반도체 기판내에 활성 영역을 형성하는 단계를 포함하되, 상기 활성 영역은 절연 영역에 의해 경계되고;
    활성 전극위에 게이트 전극을 형성하는 단계;
    게이트 전극의 측벽들위에 적어도 하나의 유전체 층을 형성하는 단계;
    유전체 층위에 한 쌍의 스페이서들을 형성하는 단계;
    활성 영역내에 제1 도핑 영역을 형성하는 단계를 포함하되, 상기 제1 도핑 영역은 스페이서들 중 하나의 스페이서의 아래에 놓이는 한 부분과 스페이서들 중 상기 하나의 스페이서에 인접하는 한 부분을 포함하고;
    상기 하나의 스페이서와 인접하는 제1 도핑 영역의 사실상 한 부분내에 있으며, 상기 하나의 스페이서로부터 이격되는 제2 도핑 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10 항에 있어서,
    0.2㎛ 이상의 게이트쪽 경계에 의해 상기 하나의 스페이서의 가장 가까운 가장자리로부터 상기 제2 도핑 영역의 게이트쪽 경계를 위치설정하는 단계; 및
    상기 절연 영역의 가장 가까운 경계로부터 제2 도핑 영역의 절연 영역쪽 경계를 위치설정하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제10 항에 있어서,
    상기 제2 도핑 영역의 게이트쪽 경계는 제1 간격 만큼 상기 스페이서의 가장 가까운 가장자리로부터 이격되어 있으며, 상기 제2 도핑 영역의 절연 영역쪽 경계는 제2 간격 만큼 절연 영역의 가장 가까운 자장자리로부터 이격되어 있으며, 상기 제2 간격은 제1 간격 보다 작은 것을 특징으로 하는 반도체 장치 제조 방법.
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