KR20050055994A - 쉘로우 트렌치 소자 분리막의 제조 방법 - Google Patents

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Abstract

쉘로우 트렌치 소자 분리막을 제조하는 방법을 개시한다. 본 발명에 의한 쉘로우 트렌치 소자 분리막의 제조 방법에 따르면, 반도체 기판에 STI 트렌치를 형성한 후 상기 STI 트렌치 내벽에 측벽 산화막을 형성한다. 그 후, 상기 측벽 산화막을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성한다. 다음으로, 상기 STI 라이너 상에 1차 STI용 산화막을 형성하고, 상기 1차 STI용 산화막에 F 공급한다. 그 후, 상기 1차 STI용 산화막 상에 2 차 STI용 산화막을 형성하여 상기 STI 트렌치를 매립한다. 이에 의하여, STI 라이너 내부에 트랩 사이트를 감소시킬 수 있게 된다.

Description

쉘로우 트렌치 소자 분리막의 제조 방법{Method for fabricating shallow trench isolation}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 인접한 트랜지스터의 특성을 개선할 수 있는 쉘로우 트렌치 소자 분리막(Shallow Trench Isolation; STI)을 제조하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 서로 인접한 소자들을 전기적으로 분리하기 위한 소자 분리 기술의 중요성이 더욱 증대되고 있다. 반도체 공정의 소자 분리 기술 중 하나인 쉘로우 트렌치 소자 분리 방법은 반도체 기판에 활성 영역을 한정하는 트렌치를 형성하고, 이 트렌치(STI 트렌치) 내부를 절연 물질로 매립하여 소자 분리막을 형성하는 기술이다.
이러한 쉘로우 트렌치 소자 분리 방법에서는, STI 트렌치를 형성한 후, 단순히 그 내부를 절연용 산화막으로 채우게 되면 외형적으로는 소자 분리막이 형성될 수 있으나, 기능적으로는 여러 결함이 발생하여 소자 분리막의 제기능을 발휘하지 못하게 된다. 즉, STI 형성 후의 후속 열처리 공정 또는 후속의 산화 공정시 STI의 산화막 경계로부터 활성 영역의 반도체 기판 내부로 산소의 확산이 일어나, 소자 분리막과 접하는 반도체 기판을 추가로 산화시킬 수 있게 된다. 이와 같이 STI 트렌치 측벽에 접한 반도체 기판이 산화되면 부피 팽창이 일어나고, 이로 인해 반도체 기판은 스트레스를 받게 된다. 이러한 스트레스는 소자 분리막과 활성 영역의 반도체 기판의 경계에 결정 결함을 발생시키는 결정적인 요인으로 작용하게 된다.
따라서, STI 트렌치 내부에 절연용 산화막을 매립하기 전에 1차로 측벽 산화막을 형성한 후, 결과물 전면 상에 박막의 실리콘 질화막으로 된 STI 라이너(STI liner)를 형성하는 기술이 제시되고 있다. STI 라이너는 활성 영역의 반도체 기판이 트렌치와 인접한 부분에서 산화가 일어나는 것을 방지하여 스트레스를 억제하는 역할을 하며, 소자 분리막에 존재할 수 있는 여러 가지 불순물이 기판으로 확산하는 것을 억제하는 역할도 한다.
그런데, 실리콘 질화막으로 된 STI 라이너는 기본적으로 트랩 사이트(trap site)를 다량으로 가지고 있어서, 고온 전자들을 이 트랩 사이트에 포획하는 작용을 한다. 트랩 사이트에 포획된 고온 전자들은 반대 전하를 주위에 유기시키는 경향을 가지고 있기 때문에, STI 라이너에 존재하는 다량의 트랩 사이트는 STI 에 인접한 반도체 소자, 특히 MOS 트랜지스터의 특성을 열화시키게 된다. 예를 들어, PMOS 트랜지스터에 인접하여 형성되어 있는 STI 라이너에 다량의 트랩 사이트가 존재할 경우, 이 트랩 사이트에 포획된 고온 전자들은 고온 전자 유기 펀치 쓰루(HEIP; Hot Electron Induced Punch-through) 현상을 일으켜 상기 PMOS 트랜지스터의 문턱 전압 특성을 매우 취약하게 만든다.
도 1은 종래의 쉘로우 트렌치 소자 분리막 및 PMOS 트랜지스터를 구비하는 반도체 장치를 개략적으로 나타낸 부분 평면도이다. 도 1에 도시된 바와 같이, STI로 이루어지는 필드 영역(20)에 의해 활성 영역(10)이 한정되고, 이 활성 영역(10)과 필드 영역(20)을 가로질러 게이트 라인(30)이 형성되어 있다. 게이트 라인(30)의 우측의 P+형 접합 영역은 드레인 영역(5)을 나타낸다. 필드 영역(20)을 이루는 STI에는 실리콘 질화막으로 된 STI 라이너가 형성되어 있다. 도 1을 참조하면, 빗금친 부분(40)은 고온 전자가 트랩 사이트에 포획된 영역을 나타낸다. 트랩 사이트는 실리콘 질화막으로 된 STI 라이너 부분에 많이 분포하기 때문에 트랩 사이트에 포획된 전자들은 특히 STI 라이너에 많이 분포한다. 도 1에 도시된 바와 같이, STI 라이너 부분뿐만이 아니라 드레인 영역(5)에 인접한 게이트 라인(30) 부분 또는 그 아래의 게이트 절연막(미도시) 부분에도 포획된 고온 전자들이 분포할 수 있다.
도 2는 도 1의 A-A'선을 따라 자른 단면도이다. 도 2에 도시된 바와 같이, STI 라이너의 트랩 사이트에 포획된 고온 전자(e)들에 의하여, 인접한 활성 영역 가장 자리에 정공(h)들을 유기시킨다.
그런데, 디자인 룰이 점차 감소하여 도 1에 도시된 활성 영역의 세로 폭이 점차 감소되면, STI 라이너에 포획된 전자가 분포하는 영역이 서로 붙게 되어 트랜지스터 채널 길이는 실질적으로 감소하게 된다. 이에 따라 결국 소스의 공핍 영역과 드레인의 공핍 영역이 서로 만나게 되어 펀치 쓰루 현상이 발생될 수 있다. 이러한 펀치 쓰루 현상이 발생하게 되면, 문턱 전압 특성의 악화로 인해 트랜지스터 동작의 정확한 제어가 어렵게 되며, 트랜지스터의 수명을 크게 단축시키는 결과를 초래하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것으로, 쉘로우 트렌치 소자 분리막 라이너 내에 존재하는 트랩 사이트를 감소시킴으로써 쉘로우 트렌치 소자 분리막에 인접한 반도체 소자 특성의 열화를 억제할 수 있는 쉘로우 트렌치 소자 분리막의 제조 방법을 제공하는 것이다. 또한, 쉘로우 트렌치 소자 분리막 라이너 내에 존재하는 트랩 사이트를 감소시킴으로써 쉘로우 트렌치 소자 분리막에 인접한 반도체 소자의 수명을 향상시킬 수 있는 쉘로우 트렌치 소자 분리막의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명 제 1 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법은, 반도체 기판에 STI 트렌치를 형성한 후 상기 STI 트렌치 내벽에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계와, 상기 STI 라이너 상에 1차 STI용 산화막을 형성하는 단계와, 상기 1차 STI용 산화막에 F를 공급하는 단계와, 상기 1차 STI용 산화막 상에 2 차 STI용 산화막을 형성하여 상기 STI 트렌치를 매립하는 단계를 포함한다.
상기 본 발명의 제 1 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법에 의하면, 상기 1차 STI용 산화막에 F를 공급하는 단계는, 이온 주입에 의해 상기 1차 STI용 산화막에 F를 공급하는 단계를 포함할 수 있다. 이 경우, 상기 이온 주입은 F 이온 주입 또는 BF2 + 이온 주입일 수 있다.
또한, 상기 본 발명의 제 1 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법에 의하면, 상기 1차 STI용 산화막에 F를 공급하는 단계는, 상기 1차 STI용 산화막에 대해 F가 포함된 가스를 이용하여 어닐링하는 단계를 포함할 수 있다. 이 경우, 상기 F가 포함된 가스는 NF3 가 포함된 가스일 수 있다.
또한, 상기 본 발명의 제 1 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법에 의하면, 상기 1차 STI용 산화막에 F를 공급하는 단계는, 상기 1 차 STI용 산화막에 대해 F를 이용한 플라즈마 처리를 실시하는 단계를 포함할 수 있다.
본 발명의 제 2 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법은, 반도체 기판에 STI 트렌치를 형성한 후 상기 STI 트렌치 내벽에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계와, 상기 STI 라이너 상에 STI용 산화막을 형성하여 상기 STI 트렌치를 매립하는 단계와, 상기 STI용 산화막에 F를 공급하는 단계를 포함한다.
상기 본 발명의 제 2 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법에 의하면, 상기 STI용 산화막에 F를 공급하는 단계는, 이온 주입에 의해 상기 STI용 산화막에 F를 공급하는 단계를 포함할 수 있다. 이 경우, 상기 이온 주입은 F 이온 주입 또는 BF2 + 이온 주입일 수 있다.
또한, 상기 본 발명의 제 2 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법에 의하면, 상기 STI용 산화막에 F를 공급하는 단계는, 상기 STI용 산화막에 대해 F가 포함된 가스를 이용하여 어닐링하는 단계를 포함할 수 있다. 이 경우, 상기 F가 포함된 가스는 NF3 가 포함된 가스일 수 있다.
또한, 상기 본 발명의 제 2 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법에 의하면, 상기 STI용 산화막에 F를 공급하는 단계는, 상기 STI용 산화막에 대해 F를 이용한 플라즈마 처리를 실시하는 단계를 포함할 수 있다.
본 발명의 제 3 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법은, 반도체 기판에 STI 트렌치를 형성한 후 상기 STI 트렌치 내벽에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계와, 상기 STI 라이너 상에 F를 함유하는 STI용 산화막을 형성하여 상기 트렌치를 매립하는 단계를 포함한다.
상기 본 발명의 제 3 양태에 따른 쉘로우 트렌치 소자 분리막의 제조 방법에 의하면, 상기 F를 함유하는 STI용 산화막은 FSG(Fluorine-doped Silicate Glass) 막일 수 있다.
전술한 바와 같이, 일반적으로 실리콘 질화막 내에는 트랩 사이트, 고정 전하(fixed charge)와 같은 많은 결함들이 존재한다. 이러한 트랩 사이트와 고정 전하로 인해 실리콘 질화막은 STI에 적용될 경우 뿐만 아니라 게이트 절연막에 적용될 경우에도 소자 특성의 열화를 초래할 수 있다. 도 3은 실리콘 산화막을 게이트 절연막으로 사용하는 PMOS 트랜지스터의 커패시턴스-전압(C-V) 특성 및, 실리콘 산화막/실리콘 질화막의 적층막을 게이트 절연막으로 사용하는 PMOS 트랜지스터의 C-V 특성을 나타내는 그래프이다. 도 3에서 알 수 있는 바와 같이, 실리콘 질화막이 게이트 절연막에 존재할 경우, 실리콘 산화막만을 게이트 절연막으로 사용하는 경우에 비하여 플랫 밴드 전압(flat band voltage; Vfb)이 시프트되고 문턱 전압(Vth )가 상승하게 된다. 이는 실리콘 질화막 내에 존재하는 트랩 사이트와 고정 전하때문이다.
도 4는 실리콘 산화막/실리콘 질화막의 적층막을 게이트 절연막으로 사용하는 PMOS 트랜지스터의 폴리실리콘 게이트에 B를 도핑하였을 경우와 BF2 +를 도핑하였을 경우의 C-V 특성을 나타내는 그래프이다. 또한, 도 5는 실리콘 산화막/실리콘 질화막의 적층막을 게이트 절연막으로 사용하는 PMOS 트랜지스터의 폴리실리콘 게이트에 B를 토핑하였을 경우와 BF2를 도핑하였을 경우의 문턱 전압(Vth) 특성을 나타내는 그래프이다. 도 4 및 도 5를 참조하면, 실리콘 질화막이 포함된 게이트 절연막을 사용하는 PMOS 트랜지스터의 폴리실리콘 게이트에 BF2를 도핑한 경우에는, B를 도핑한 경우에 비하여 플랫 밴드 전압(Vfb) 및 문턱 전압(Vth)의 시프트 현상이 개선된다는 사실을 알 수 있다. 이는 BF2를 도핑할 경우에 발생되는 F에 의하여 실리콘 질화막 내의 트랩 사이트가 감소되었기 때문이다. 이러한 특성은 실리콘 질화막을 포함하는 게이트 절연막 외에도 실리콘 질화막으로 된 STI 라이너에도 적용될 수 있다.
본 발명은, STI 제조시 실리콘 질화막의 STI 라이너 형성 후 F를 공급하는 공정을 추가함으로써 후속 공정에서 F가 실리콘 질화막으로 확산되게 하여 실리콘 질화막 내의 트랩 사이트를 감소시킨다는 원리를 이용한 것이다. 이와 같이 F에 의해 STI 라이너 내의 트랩 사이트를 감소시키면, PMOS 트랜지스터 특성의 열화를 크게 억제할 수 있게 된다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 다음에 예시되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 보호 범위가 다음에 설명되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 쉘로우 트렌치 소자 분리막의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 6을 참조하면, 반도체 기판(100) 상에 패드 산화막 및 패드 질화막을 순차 형성한 후, 사진 식각 공정을 통해 패드 산화막 패턴(50) 및 패드 질화막 패턴(60)을 형성한다. 이 패드 산화막 패턴(50) 및 패드 질화막 패턴(60)을 식각 마스크로 하여 선택적으로 식각함으로써 반도체 기판 내에 STI 트렌치를 형성한다. 그 후, 이 트렌치 내벽 상에 측벽 산화막(101)을 형성한다. 측벽 산화막(101)은 노출된 반도체 기판을 열산화시킴으로써 형성할 수 있다.
다음으로, 도 7을 참조하면, 상기 측벽 산화막(101)을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너(102)를 증착한다. 그 후, 도 8에 도시된 바와 같이 1차 STI용 산화막(103)을 형성하여 상기 트렌치를 일부 매립한다.
다음으로, 도 9에 도시된 바와 같이, 1차 STI용 산화막(103)에 대해 F 이온 주입을 행한다. 이러한 F 이온 주입에 의하여 1차 STI용 산화막(103)에 F를 공급할 수 있게 된다. 1차 STI용 산화막에 공급된 F는 후속의 공정에서 STI 라이너(102)로 확산되어 결국 STI 라이너(102)를 이루는 실리콘 질화막 내로 F가 공급된다. 실리콘 질화막 내에 공급된 F는, 전술한 바와 같이, 실리콘 질화막 내의 트랩 사이트를 제거해주는 역할을 한다.
다음으로, 도 10을 참조하면, F가 주입된 1차 STI용 산화막 상에 2차 STI용 산화막을 형성하여 STI 트렌치을 완전히 매립하도록 한다. STI용 산화막으로는 USG 막, HDP 산화막, 또는 PECVD 법을 이용하여 형성된 TEOS막 등을 사용할 수 있다. 이 후에는, 통상적인 평탄화 공정 예를 들어, CMP 등의 공정을 실시하여 상기 결과물을 평탄화시킬 수 있다. STI 가 완성된 후에는 필요한 소자, 예를 들어, 트랜지스터 등을 활성 영역에 형성하게 된다.
전술한 본 발명의 실시예에 의하면, 실리콘 질화막으로 이루어진 STI 라이너(102)를 형성한 후 F를 공급하는 공정을 추가함으로써 열처리 또는 산화막 형성 등의 후속 공정에 의하여 F가 STI 라이너(102)로 확산될 수 있게 한다. 이에 따라 STI 라이너(102)에 존재하는 트랩 사이트가 상당량 제거되어 활성 영역에 형성되는 트랜지스터 소자 등의 반도체 소자 특성이 개선된다.
전술한 실시예에서는 STI 라이너(102) 형성 후, 1차 STI용 산화막(103) 형성하고 F 이온 주입하고 다시 2차 STI용 산화막(104) 형성을 형성하여 STI 트렌치를 완전히 매립하였으나, STI 트렌치 갭필에 문제가 없다면, STI 라이너 형성 후, STI용 산화막으로 STI 트렌치를 완전히 매립한 후 F 이온을 주입할 수도 있다. 또한 F 이온 주입 대신에 BF2 + 이온 주입에 의해 F를 공급할 수도 있다.
또한, 전술한 실시예에서는 STI 라이너(102)로 F가 확산될 수 있도록 F를 공급하는 수단으로서 이온 주입을 이용하였으나, 이온 주입 대신에, F를 포함하는 가스(예를 들어, NF3를 포함하는 가스)를 이용한 어닐링을 실시할 수도 있다. 이러한 어닐링에 의해서도 F가 STI 라이너로 충분히 확산될 수 있다.
또한, F를 공급하는 수단으로서, 상기 이온 주입 또는 어닐링 이외에도, F를 이용한 플라즈마 처리를 실시할 수 있다. 즉, RF 전력을 사용하여 F를 포함한 가스를 플라즈마로 만든 후 이 플라즈마를 이용하여 상기 1차 STI용 산화막 또는 STI용 산화막에 플라즈마 처리를 행할 수 있다. 이에 의하여 STI 라이너에 F가 확산될 수 있다.
또한, F를 공급하는 수단으로서, STI 라이너 형성 후 F를 함유하는 STI용 산화막으로 STI 트렌치를 매립하는 방법을 사용할 수도 있다. 즉, STI 트렌치 내벽에 측벽 산화막을 형성하고 상기 측벽 산화막을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성한 후, STI 라이너 상에 F를 함유하는 STI용 산화막, 예를 들어, FSG(Fluorine-doped Silicate Glass)막을 형성하여 상기 트렌치를 매립할 수도 있다. 이 경우, STI용 산화막 내에 존재하는 F는 후속 공정시 STI 라이너로 확산되어 STI 라이너 내의 트랩 사이트를 제거해주는 역할을 한다. 이에 따라, 트랩 사이트에 포획된 고온 전자수를 감소시켜 STI에 인접한 소자의 열화를 억제하게 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 실리콘 질화막으로 된 STI 라이너를 형성한 후 F를 공급해주는 공정을 추가함으로써 STI 라이너를 이루는 실리콘 질화막 내의 트랩 사이트를 제거해준다. 이에 따라 트랩 사이트에 포획된 고온 전자수를 감소시키고 활성 영역 가장 자리에 정공이 유기되는 현상을 억제해준다. 따라서, 쉘로우 트렌치 소자 분리막에 인접한 반도체 소자의 특성 열화를 방지해준다.
도 1은 종래의 쉘로우 트렌치 소자 분리막 및 PMOS 트랜지스터를 구비하는 반도체 장치를 개략적으로 나타낸 부분 평면도이다.
도 2는 도 1의 A-A'선을 따라 자른 단면도이다.
도 3은 실리콘 산화막을 게이트 절연막으로 사용하는 PMOS 트랜지스터와 실리콘 산화막/실리콘 질화막의 적층막을 게이트 절연막으로 사용하는 PMOS 트랜지스터의 커패시턴스-전압(C-V) 특성을 나타내는 그래프이다.
도 4는 실리콘 산화막/실리콘 질화막의 적층막을 게이트 절연막으로 사용하는 PMOS 트랜지스터의 폴리실리콘 게이트에 B를 도핑하였을 경우와 BF2 +를 도핑하였을 경우의 C-V 특성을 나타내는 그래프이다.
도 5는 실리콘 산화막/실리콘 질화막의 적층막을 게이트 절연막으로 사용하는 PMOS 트랜지스터의 폴리실리콘 게이트에 B를 토핑하였을 경우와 BF2를 도핑하였을 경우의 문턱 전압(Vth) 특성을 나타내는 그래프이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 쉘로우 트렌치 소자 분리막의 제조 방법을 설명하기 위한 단면도들이다.

Claims (14)

  1. 반도체 기판에 STI 트렌치를 형성한 후 상기 STI 트렌치 내벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계;
    상기 STI 라이너 상에 1차 STI용 산화막을 형성하는 단계;
    상기 1차 STI용 산화막에 F 공급하는 단계; 및
    상기 1차 STI용 산화막 상에 2 차 STI용 산화막을 형성하여 상기 STI 트렌치를 매립하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  2. 제1항에 있어서, 상기 1차 STI용 산화막에 F를 공급하는 단계는, 이온 주입에 의해 상기 1차 STI용 산화막에 F를 공급하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  3. 제2항에 있어서, 상기 이온 주입은 F 이온 주입 또는 BF2 + 이온 주입인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  4. 제1항에 있어서, 상기 1차 STI용 산화막에 F를 공급하는 단계는, 상기 1차 STI용 산화막에 대해 F가 포함된 가스를 이용하여 어닐링하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  5. 제4항에 있어서, 상기 F가 포함된 가스는 NF3 가 포함된 가스인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  6. 제1항에 있어서, 상기 1차 STI용 산화막에 F를 공급하는 단계는, 상기 1 차 STI용 산화막에 대해 F를 이용한 플라즈마 처리를 실시하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  7. 반도체 기판에 STI 트렌치를 형성한 후 상기 STI 트렌치 내벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계;
    상기 STI 라이너 상에 STI용 산화막을 형성하여 상기 STI 트렌치를 매립하는 단계;
    상기 STI용 산화막에 F를 공급하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  8. 제7항에 있어서, 상기 STI용 산화막에 F를 공급하는 단계는, 이온 주입에 의해 상기 STI용 산화막에 F를 공급하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  9. 제8항에 있어서, 상기 이온 주입은 F 이온 주입 또는 BF2 + 이온 주입인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  10. 제7항에 있어서, 상기 STI용 산화막에 F를 공급하는 단계는, 상기 STI용 산화막에 대해 F가 포함된 가스를 이용하여 어닐링하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  11. 제10항에 있어서, 상기 F가 포함된 가스는 NF3가 포함된 가스인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  12. 제7항에 있어서, 상기 STI용 산화막에 F를 공급하는 단계는, 상기 STI용 산화막에 대해 F를 이용한 플라즈마 처리를 실시하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  13. 반도체 기판에 STI 트렌치를 형성한 후 상기 STI 트렌치 내벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계;
    상기 STI 라이너 상에 F를 함유하는 STI용 산화막을 형성하여 상기 트렌치를 매립하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
  14. 제13항에 있어서, 상기 F를 함유하는 STI용 산화막은 FSG막인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 제조 방법.
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