CN1945832A - 半导体结构 - Google Patents

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Abstract

一种具有挖除有源区域的半导体结构以及制造半导体结构的方法。半导体结构包括第一隔离结构和第二隔离结构，而第一隔离结构和第二隔离结构之间具有有源区域，第一和第二隔离结构具有小于90度的倾斜角的侧壁，通过挖除有源区域以增加沟道宽度以及装置的驱动电流。

Description

半导体结构
技术领域
本发明涉及一种半导体装置的半导体制造工艺，特别涉及浅沟槽隔离和有源区域的制造工艺。
背景技术
浅沟槽隔离(Shallow Trench Isolations，STI)因为其具有优良缩小能力以及良好隔离效果，已经在0.25μm以及更小尺寸的CMOS制造工艺下广为使用。STI的主要制造工艺步骤，例如干蚀刻硅以形成沟槽并且氧化以填满沟槽，明显地影响装置的性能和可靠度。当晶体管一直缩小时，STI的角落轮廓和制造工艺对于窄宽度晶体管的电特性的影响会明显大于对于大宽度晶体管的影响。
具有改善装置性能和可靠性的垂直结构(例如鳍式场效应晶体管(FinField-effecttransistor，FinFET))，具有优良短沟道效应控制和增加漏极电流的效果，因此广为使用。另外使用FinFET晶体管(或三栅极晶体管)其中的原因是FinFET晶体管的漏极电流大，FinFET晶体管的沟道形成于垂直结构的侧壁上(如FinFET晶体管的硅鳍)，因此大幅增加有效沟道的宽度。
与平面晶体管装置比较，垂直晶体管结构也有些缺点，因为轻掺杂漏极(Lightly Doped Drain，LDD)植入角度大，所以FinFET晶体管的源/漏极延伸电阻大，而大电阻进而限制住FinFET晶体管的性能。另外因为增加制造工艺的步骤，如蚀刻、植入和显影，制造工艺会变得复杂而困难。
因此如何改善平面型MOS装置，以克服一些垂直装置的缺点是需要的。
发明内容
基于上述问题，本发明提供一种半导体结构，包括：半导体基板；第一有源区域，设置在上述半导体基板里，其中所述第一有源区域具有挖除区域，上述挖除区域的挖除深度至少为100；栅极介电层，设置在所述第一有源区域中，并且在上述半导体基板上；栅极，设置在上述栅极介电层上；以及源/漏极区域，基本上对准上述栅极的一侧壁。
根据所述的半导体结构，其中所述第一有源区域具有一曲面。
根据所述的半导体结构，还包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，以界定所述第一有源区域范围。
根据所述的半导体结构，其中所述挖除深度大于所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构的深度的20％。
根据所述的半导体结构，还包括：第二有源区域，在所述半导体基板里，其中所述第二有源区域具有上表面高于所述第一有源区域的上表面至少100；附加栅极介电层，设置在所述第二有源区域里，并且在所述半导体基板上；附加栅极，设置在所述附加栅极介电层上；以及附加源/漏极区域，基本上对准所述附加栅极的一侧壁。
根据所述的半导体结构，其中所述第一有源区域为核心装置区域，所述第二有源区域为周边装置区域。
本发明还提供一种半导体结构，包括：半导体基板；第一隔离结构和第二隔离结构，设置在所述半导体基板中，具有第一有源区域于其中，其中所述第一隔离结构和所述第二隔离结构具有多个侧壁，所述侧壁具有小于85度的倾斜角；第三隔离结构和第四隔离结构，设置在所述半导体基板中，具有第二有源区域于其中，其中所述第二有源区域高于所述第一有源区域，所述第二有源区域和所述第一有源区域的高度差大于100；第一栅极介电层，设置在所述第一有源区域中，并且在所述半导体基板上；第一栅极，设置在所述第一栅极介电层上；以及源/漏极区域，基本上对准所述第一栅极的一侧壁。
根据所述的半导体结构，还包括：第二栅极介电层，设置在所述第二有源区域中，并且在所述半导体基板上；第二栅极，设置在所述第二栅极介电层上；以及第二源/漏极区域，基本上对准所述第二栅极的一侧壁。
本发明还提供一种半导体结构，包括：半导体基板；第一隔离结构和第二隔离结构，设置在所述半导体基板中，具有第一有源区域于其中，其中所述第一隔离结构和所述第二隔离结构具有多个侧壁，所述侧壁具有小于85度的倾斜角；栅极介电层，设置在所述第一有源区域中，并且在所述半导体基板上；栅极，设置在所述栅极介电层上；以及源/漏极区域，基本上对准所述栅极的一侧壁。
本发明还提供一种形成半导体结构方法，包括：提供半导体基板；形成第一隔离结构和第二隔离结构于所述半导体基板中，其中所述第一隔离结构和所述第二隔离结构定义第一有源区域于其中；挖除所述有源区域形成为挖除区域；形成栅极介电层于所述挖除区域，所述栅极介电层从所述第一隔离结构延伸至所述第二隔离结构；形成栅极于所述栅极介电层上；以及形成源/漏极区域，所述源/漏极区域基本上对准所述栅极的一侧壁。
根据本发明实施例，提供一种制造具有增加沟道宽度的金属氧化物半导体(Metal Oxide Semiconductor，MOS)装置的新方法，此方法包括制造第一隔离结构和第二隔离结构于半导体基板中，以及挖除介于第一隔离结构和第二隔离结构之间的有源区域。第一隔离结构和第二隔离结构的侧壁具有小于90度的倾斜角。非必要表面损害修复制造工艺，一般在挖除有源区域之后采用，包括热退火和/或氧化有源区域，再用湿蚀刻制造工艺。上述方法还包括在挖除有源区域之后制造栅极介电层于第一有源区域里、制造栅极于栅极介电层上以及制造基本上对准栅极的一侧壁的源/漏极区域。
根据本发明另一实施例，具有增加沟道宽度的半导体结构包括半导体基板以及在半导体基板中的第一隔离结构和第二隔离结构，第一隔离结构和第二隔离结构之间具有第一有源区域，其中第一隔离结构和第二隔离结构具有多个侧壁，此侧壁基本上为小于90度的倾斜角。经由挖除有源区域的制造工艺和非必要表面损害修复制造工艺后，第一有源区域的上表面一般皆具有曲度，在有源区域里的MOS装置具有沟道区域，其沟道区介于第一隔离结构和第二隔离结构之间。
根据本发明另一实施例，半导体结构还包括第三隔离结构和第四隔离结构于半导体基板中，第三隔离结构和第四隔离结构之间具有第二有源区域，其中第二有源区域高于第一有源区域。半导体结构还包括在第二有源区域的第二MOS装置。第一有源区域一般是核心装置区域，第二有源区域一般是附属装置区域，例如：输出入装置区域。
通过挖除有源区域、沟道宽度增加、以及在不增加装置面积下增加驱动电流。
附图说明
通过以下附图说明将可进一步了解本发明，然其并非用以限制本发明的范围：
图1A和图1B显示传统MOS晶体管装置的平面图；
图2A显示图1A中MOS晶体管沿着A-A’方向的剖面图；
图2B显示图1A中MOS晶体管沿着B-B’方向的剖面图；
图3A、3B、4、5、6、7A、7B、8A及8B显示本发明实施例各制造工艺步骤的剖面图；
图9显示由于挖除有源区域使得沟道宽度增加；
图10显示本发明实施例的驱动电流和漏电流关系图。
其中，附图标记说明如下：
100、102MOS晶体管            110源/漏极区域(有源区域)
112接触点                    114栅电极
1161第一边                  1162第二边
1181、1182浅沟槽隔离      120栅极间隙壁
122栅极介电层                10、14半导体基板
12埋藏氧化层                 20、24有源区域
22隔离区域                   28垫层
30光罩层                     32沟槽
34介电材料                   36浅沟槽隔离区
38表面                       441、442栅极介电层
461、462栅极              48间隙壁
501、502源/漏极           52、54表层
56、58直线                   Ho、ΔH高度
θ倾斜角                     W0、W1宽度
具体实施方式
以下将介绍根据本发明所述的较佳实施例。必须说明的是，本发明提供了许多可应用的发明概念，所揭示的特定实施例仅是说明达到以及使用本发明的特定方式，不可用以限制本发明的范围。
本发明实施例提供一种制造金属氧化物半导体(Metal OxideSemiconductor，MOS)的新方法，在本发明实施例中，相近的标号代表相近的元件，图1A和图1B分别显示MOS晶体管(100和102)的平面图，MOS晶体管(100和102)具有相似的结构，除了采用不同的方法将源/漏极耦接其它集成电路元件之外，各MOS晶体管(100和102)包括源/漏极区域(有源区域)110、栅电极114和多个栅极间隙壁120，栅电极114一般经由第一边1161和/或第二边1162耦接集成电路的其它部分，图1A显示源/漏极区域110经由接触点112耦接集成电路的其它部分，在图1B中，并无任何接触点，源/漏极区域110和其它装置的源/漏极区域110(图中未显示)互相耦接着。为了减少漏电流，各MOS晶体管(100和102)一般通过浅沟槽隔离区(Shallow Trench Isolations，STI)118隔离，浅沟槽隔离区包括浅沟槽隔离1181和浅沟槽隔离1182，浅沟槽隔离1181沿着A-A’方向或沟道长边方向隔离各MOS晶体管，浅沟槽隔离1182沿着B-B’方向或沟道短边方向隔离各MOS晶体管。
图2A显示沿着A-A’方向的MOS晶体管100的剖面图，图2B显示沿着B-B’方向的MOS晶体管100的剖面图，标号122是栅极介电层。
从图3A至图8B是本发明实施例的各制造工艺步骤，假如没有特别说明，图中的剖面图皆为沿着沟道短边方向。图3A和图3B显示芯片的剖面图，在本发明实施例中，半导体芯片包括第一有源区域20和第二有源区域24，有源区域20为主要核心装置区域，有源区域24为次要装置区域，例如：输出入I/O装置区域。区域22为隔离区域，并且是采用介电材料来形成各隔离区域，以隔离不同区域和/或装置。
图3B显示本发明的实施例，半导体基板10所使用的材料包括硅、碳、锗、砷、氮、铝、铟和/或磷和其它相似材料和及其组合，基板10可以是单晶或是复合材料，为了使装置的性能更好，基板10最好是应变材料，然而也可以采用非应变材料。
图3B显示另一实施例，其为具有绝缘层上覆硅(Silicon-on-insulator，SOI)的结构，SOI结构包括在第一基板10上薄埋藏绝缘层或埋藏氧化层(buried oxide，BOX)12，而第二基板14在BOX层12上。BOX层12是采用热氧化法所生成的氧化层。第二基板14一般都掺杂硅，然而，例如：锗、硅锗、硅锗碳以及它们的组合皆可掺杂于其中。第一基板10和第二基板14也可采用相同或不同的材料。
在图3A中，选择性垫层28和光罩层30形成在基板10上。在图3B中，选择性垫层28和光罩层30形成在基板14上。垫层28一般经由热程序形成薄膜，可缓冲基板10和光罩层30，以减少应力产生。当蚀刻光罩层30时，垫层28是蚀刻停止层。在本实施例中，光罩层30一般采用低压化学气相沉积(Low-pressure chemical vapor deposition，LPCVD)形成一氮化硅层，在另一实施例中，光罩30采用热氮化硅处理、等离子体加强型化学气相沉积(Plasma enhanced chemical vapor deposition，PECVD)或使用氮化氢的等离子体阳极氮化处理。
图4至6显示隔离区域22的形成，非等向性沟槽32是通过蚀刻垫层28、光罩层30至基板10，以形成于隔离区域22中。图4所显示的沟槽32是由图3A的基板蚀刻而来。在图3B中，沟槽32一般到达BOX层12，以便使用介电材料包覆随后所制造的装置，因此漏电流可以减少。
图5显示通过介电材料34填充沟槽32，一般填充材料通过高密度等离子体(High Density Plasma，HDP)法填充氧化硅和其它材料，例如：氮氧硅也可以。之后利用化学机械研磨(chemical mechanical polish，CMP)法移除多余介电材料34，图6所显示即是研磨多余介电材料后的示图。研磨后剩余的介电材料34形成浅沟槽隔离区(STI)36，尽管显示在图中的介电材料层为单一材料层，但本领域的技术人员可以采用不只一种材料层(包括：多层材料、不同介电层和相似的材料层)来填充沟槽32。
在STI成形后，有源区域20会内凹，在本实施例中，光阻(图中无显示)形成保护层保护有源区域24，而有源区域20的光罩层30和垫层28会被移除，有源区域20稍后也会被移除，移除方式可以是干蚀刻(氯基底的气体和氟基底的气体)有源区域或湿蚀刻(硝酸、氢氟酸和醋酸)有源区域或氧化有源区域的表面层，再使用例如氢氟酸蚀刻的方法。光阻随后也会被移除，光罩层30和垫层28也随后会被移除，即如图7所示。在本实施例中，移除高度ΔH一般大于100，甚至在100至1000之间。在另一实施例中，移除高度ΔH一般大于浅沟槽隔离区(STI)36高度Ho的20％。图7A显示具有平整表面的有源区域20和24，而实际状况是，靠近浅沟槽隔离区36的基板蚀刻速率一般比有源区域20中心位置的基板蚀刻速率快，所以有源区域20的中心位置蚀刻较少，使得表面38成弧形，如图7B所示。表面38的曲率可以减少浅沟槽隔离区36的角落所产生的应力。因此可以通过不同方式移除有源区域20，来调整至所需的曲率。
在另一实施例中，在芯片上的光罩层30和垫层28包括在有源区域20和24上的光罩层30和垫层28会被优先移除掉，选择性蚀刻会稍后挖除有源区域20，如图7A和图7B所示。
挖除有源区域20可以是湿蚀刻或干蚀刻或两者一起使用，而本实施例中是采用湿蚀刻，为了减少负载效应(Load effect)，湿蚀刻一般是在低温(25℃至400℃)和稀薄溶液下蚀刻。在另一实施例中，采用干蚀刻，重点在调整功率、直流电DC偏压值和压力，使等离子体造成有源区域的损害最小并减少负载效应。
应用在有源区域20和24上的表面损害修复方法一般是热退火以修复有源区域20和24的晶格排列，表面损害修复方法可包括氧化有源区域20和24以形成氧化层，再用湿蚀刻移除氧化层，使得未被损害的半导体表面得以露出。
挖除有源区域可以是挖除芯片上所有有源区域，(在此情况下，芯片不包括任何有源区域24)或是挖除芯片上部分有源区域。当挖除部分有源区域时，可以挖除在不同型和不同组合装置的有源区域20和24，因而提供电路设计的弹性。例如：有源区域20可以在静态随机存储器(Static Random AccessMemory，SRAM)装置区域里，有源区域24在输出入(Input Output，IO)装置区域里。同理，有源区域20可以在P型金属氧化物半导体(positivechannel metal oxide semiconductor，PMOS)装置区域里，而有源区域24在N型金属氧化物半导体(negative channel metal oxide semiconductor，NMOS)装置区域里。
如图8A所示，栅极介电层441和栅极461在基板10的有源区域20上，同样的，栅极介电层442和栅极462在基板的有源区域24上。在现在的技术水平下，栅极介电层441和442、栅极461和462和栅极介电层可以采用热氧化法或是其它方法制造。栅电极层沉积于介电栅极层上，栅电极层一般是多晶硅，也可以是金属或是金属复合物，包括钛、钨、钴、铝、镍或是它们的组合。然后栅极介电层和栅电极层分别形成栅极介电层441和442、栅极461和462。在栅极介电层441和442下的半导体材料通常成为晶体管的沟道区域。
图8B显示图8A的剖面图和沟道区域纵轴长度，间隙壁沿着各栅极介电层441和442和栅极461和462的侧壁形成，间隙壁48的形成是采用一般半导体熟知方法，例如：全面式沉积或选择式沉积介电层在基板10和栅极461和462上，然后非等向性蚀刻以去除在水平表面的介电层以留下间隙壁48。然后源/漏极501和502形成，因为源/漏极的形成方式为一般半导体技术制造工艺，因此不在此赘述。
在线性区域下，金属氧化物半导体(metal oxide semiconductor，MOS)装置的漏极电流IDS可以用下列公式表示：
I DS = μ eff C ox ( W / L ) [ ( V GS - V t ) V DS - V DS 2 / 2 ] [方程式1]
其中μeff是沟道区的有效迁移率、Cox是氧化层的电容、W是沟道宽度、L是沟道长度以及VGS、Vt和VDS分别是栅源极电压、临界电压和漏源极电压，方程式1揭示出装置电流IDS正比沟道宽度W，因此装置驱动电流IDS可通过增加沟道W长度来增加电流，然而增加沟道宽度有其限制，沟道宽度越宽所需的面积越大，如此一来芯片所能容纳的装置就变少，所以彼此是互相冲突的。
图9显示挖除有源区域的效果，一般浅沟槽隔离区36的侧壁具有倾斜角θ(小于90度)，倾斜角使有源区域较低部分比较高部分有较长的宽度，在挖除掉有源区域后，有源区域的上表层52挖至表层54位置，MOS装置具有一驱动电流IDS，假如在未挖除有源区域下，宽度为WO，因此方程式1，可以推导为：
ΔIDS/IDS＝(ΔW/WO)＝(2ΔHCotθ)/WO         [方程式2]
其中ΔIDS是增加的电流量，ΔW为(W1-W0)，方程式2揭示出ΔIDS/IDS正比挖除高度ΔH，所以ΔH越大，驱动电流也就越大。另外驱动电流也和倾斜角θ有关，倾斜角θ越小，驱动电流则越大。一般倾斜角θ小于90度，甚至小于85度，有的更小于75度。驱动电流增加也和原来W0有关(未挖除时)，当MOS装置的W0越小时，宽度只要增加一点，驱动电流则增加不少。本发明实施例特别对于未来具有极小宽度的MOS装置具有相当大的影响。
为了减少倾斜角θ(浅沟槽隔离区36所形成的倾斜角θ)，可通过调整沟槽蚀刻配方，例如：蚀刻气体的比例、压力(各蚀刻气体的分压)和功率。一般高气体压力和低功率可以使得沟槽的倾斜角θ较小。
表1显示根据以上所述的方程式所计算出的结果，倾斜角θ为76度，挖除高度ΔH为50nm。
表1
  W0   1000   500   240   110   80   60   40
  ΔIDS/IDS   2％   5％   10％   23％   31％   42％   62％
当装置的宽度为110nm、倾斜角θ为76度和挖除高度为50nm时，所增加的驱动电流为23％。当装置的宽度为60nm以及相同倾斜角θ(76度)和相同挖除高度(50nm)时，所增加的驱动电流为42％。
图10显示实施例装置的漏电流与驱动电流的关系，直线56为测量未挖除有源区域表面上的装置的结果，直线58为测量挖除有源区域表面上的装置的结果。比较直线56和58，我们发现挖除高度为50nm可增加PMOS和NMOS晶体管(W0＝110nm)的驱动电流40％，同时，NMOS和PMOS的临界电压并无任何明显的缺点。
本发明实施例有以下几个优点，第一优点为通过挖除有源区域，MOS装置的沟道宽度增加，并且不需要增加装置的面积，由于沟道宽度变大，所以MOS装置的驱动电流也增加，本实施例对于SRAM、逻辑核心装置、以及制造工艺为110nm和更小尺寸(其中晶体管的宽度极小)时特别有用。第二优点为本实施例和现有半导体制造工艺兼容，有源区域挖除是选择性的(多使用一张光罩和蚀刻黄光制造工艺)，例如：在SRAM区域或是操作低电压区域等，以提供电路设计的弹性。第三优点为通过挖除有源区域，有源区域表面具有较大弧度，因此减少浅沟槽隔离区36的角落所产生的应力。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的改动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种半导体结构，包括：
半导体基板；
第一有源区域，设置在上述半导体基板里，其中所述第一有源区域具有挖除区域，上述挖除区域的挖除深度至少为100；
栅极介电层，设置在所述第一有源区域中，并且在上述半导体基板上；
栅极，设置在上述栅极介电层上；以及
源/漏极区域，基本上对准上述栅极的一侧壁。
2.根据权利要求1所述的半导体结构，其中所述第一有源区域具有一曲面。
3.根据权利要求1所述的半导体结构，还包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，以界定所述第一有源区域范围。
4.根据权利要求3所述的半导体结构，其中所述挖除深度大于所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构的深度的20％。
5.根据权利要求1所述的半导体结构，还包括：
第二有源区域，在所述半导体基板里，其中所述第二有源区域具有上表面高于所述第一有源区域的上表面至少100；
附加栅极介电层，设置在所述第二有源区域里，并且在所述半导体基板上；
附加栅极，设置在所述附加栅极介电层上；以及
附加源/漏极区域，基本上对准所述附加栅极的一侧壁。
6.根据权利要求5所述的半导体结构，其中所述第一有源区域为核心装置区域，所述第二有源区域为周边装置区域。
7.一种半导体结构，包括：
半导体基板；
第一隔离结构和第二隔离结构，设置在所述半导体基板中，具有第一有源区域于其中，其中所述第一隔离结构和所述第二隔离结构具有多个侧壁，所述侧壁具有小于85度的倾斜角；
第三隔离结构和第四隔离结构，设置在所述半导体基板中，具有第二有源区域于其中，其中所述第二有源区域高于所述第一有源区域，所述第二有源区域和所述第一有源区域的高度差大于100；
第一栅极介电层，设置在所述第一有源区域中，并且在所述半导体基板上；
第一栅极，设置在所述第一栅极介电层上；以及
源/漏极区域，基本上对准所述第一栅极的一侧壁。
8.根据权利要求7所述的半导体结构，还包括：
第二栅极介电层，设置在所述第二有源区域中，并且在所述半导体基板上；
第二栅极，设置在所述第二栅极介电层上；以及
第二源/漏极区域，基本上对准所述第二栅极的一侧壁。
9.一种半导体结构，包括：
半导体基板；
第一隔离结构和第二隔离结构，设置在所述半导体基板中，具有第一有源区域于其中，其中所述第一隔离结构和所述第二隔离结构具有多个侧壁，所述侧壁具有小于85度的倾斜角；
栅极介电层，设置在所述第一有源区域中，并且在所述半导体基板上；
栅极，设置在所述栅极介电层上；以及
源/漏极区域，基本上对准所述栅极的一侧壁。
10.一种形成半导体结构方法，包括：
提供半导体基板；
形成第一隔离结构和第二隔离结构于所述半导体基板中，其中所述第一隔离结构和所述第二隔离结构定义第一有源区域于其中；
挖除所述有源区域形成为挖除区域；
形成栅极介电层于所述挖除区域，所述栅极介电层从所述第一隔离结构延伸至所述第二隔离结构；
形成栅极于所述栅极介电层上；以及
形成源/漏极区域，所述源/漏极区域基本上对准所述栅极的一侧壁。
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