CN1770453A - 一种鱼脊形场效应晶体管的结构和制备方法 - Google Patents
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Abstract
一种鱼脊形场效应晶体管的结构和制备方法，步骤为：在原始硅片上形成低掺杂的P阱与N阱；近似全平面的凹陷局部场氧化隔离，形成有源区；淀积氧化层/氮化硅/氧化层多层绝缘层用于栅电极与衬底的隔离；在多层绝缘介质层上光刻、干法刻蚀出凹槽结构；在与凹槽的垂直的方向上光刻硅岛图形，然后干法刻蚀掉凹槽中剩余的绝缘介质，再干法刻蚀硅衬底形成硅岛；淀积氧化硅和氮化硅，再各向异性刻蚀形成氮化硅侧墙；三维薄栅氧化并淀积栅电极材料；光刻和刻蚀源漏区上的多晶硅和介质至硅衬底表面；源漏注入掺杂并快速热退火激活；淀积和刻蚀形成二氧化硅源漏侧墙；自对准硅化物；硼磷硅玻璃覆盖隔离，光刻与干法刻蚀接触孔，并多层金属化。
Description
技术领域
本发明属于半导体技术领域，特别指一种在体硅衬底上形成FinFET(“鱼脊”形场效应晶体管)的结构。
本发明还涉及形成上述结构的方法。
背景技术
近二十年以来建立在体硅衬底上的大规模集成电路得到迅速发展，特别是最近几年内深亚微米CMOS技术已经发展到衬底大到12英寸体硅圆片，器件特征尺寸小至0.13微米的水准，正向亚100纳米的技术水准进军。然而研究结果表明：在传统的平面金属氧化物场效应晶体管(MOSFET)的器件框架下，这种发展趋势在亚50纳米阶段将面临不可逾越的技术障碍。主要表现在严重的短沟道效应(SCE)，其表现为随栅长减小器件阈值的降低，漏引起势垒降低(DIBL)，亚阈值漏电流增加等，以及为适应电路的需要而持续增加的单位源漏驱动电流。纳米级非常规的CMOS器件，特别是可抑制短沟道效应的双栅或多栅电极器件是克服上述困难且维持摩尔定律在未来十年内继续有效的关键性解决方案之一。到目前为止，已有多种双栅或多栅电极新结构器件得到发展和研究，其中建立在SOI(绝缘体上硅)衬底上的FinFET器件是具备最大优势的非常规MOS器件结构。这是因为该结构除了拥有类似理想双栅器件的优异性能，另外，也是更重要的一点是和传统的大规模集成电路工艺流程兼容，具备较好的实用前景。虽然目前SOI已经在最先进的大规模集成电路技术中开始得到应用，然而在成本、散热问题、缺陷等因素影响下体硅衬底仍然是集成电路的主流。
发明内容
本发明的目的在于提供一种在体硅衬底上同时形成平面凹槽晶体管与鱼脊形场效应晶体管的并行结构。
本发明的又一目的在于提供一种形成上述结构的制备方法。
为实现上述目的，本发明提供的体硅衬底上同时形成平面凹槽晶体管与鱼脊形场效应晶体管的并行结构，包含压控核心、栅电极、源电极、漏电极和半导体衬底基本元素；
压控核心呈三维构造，并且和源、漏电极在不同平面上；在单晶硅-半导体的衬底上，中部基本为一沟槽，和这一沟槽平行的两侧分别为源、漏电极；
在沟槽中垂直、连接源漏、电极的方向上分布着导电的单晶硅的硅条，该硅条其两端分别和源、漏电极相连，其底部和沟槽底的硅衬底衔接，立体形状呈现鱼脊形；
在该鱼脊形上通过立体分布的绝缘介质和栅电极形成三维的压控核心；在垂直于鱼脊形的截面上栅电极和绝缘介质在三面方向上半包裹鱼脊形条，即三个栅电极同时控制同一硅鱼脊形；栅电极通过分布在沟槽中的沟槽侧墙和两侧的源、漏电极相隔离，该绝缘介质厚于栅控核心中的绝缘层厚度；栅电极的厚度高于沟槽的深度，高于硅衬底平面的部分通过源漏侧墙和源、漏电极隔离；在平行鱼脊形的截面上，栅电极呈T型分布；在沟槽内有多条相互平行的硅鱼脊形条分布，即存在多个三维压控核心。
本发明是一种制备非常规亚100纳米互补型金属氧化物半导体(CMOS)器件的方法，其基本特征在于：在普通大规模深亚微米集成电路工艺流程中引入特定工艺步骤，在体硅衬底上同时形成平面凹槽晶体管与FinFET的并行结构，当场效应器件实际栅电极长度缩减到亚100纳米时实现控制短沟道效应并同时增大源漏电流，最终缩减器件尺寸并提高集成电路集成度的目的。
本发明提供了一种在普通体硅衬底上实现CMOS FinFET结构的方法。该方法只需在主流的集成电路工艺流程上引入特定的工艺步骤，就可在体硅衬底上同时形成平面凹槽晶体管与立体多栅FinFET的并行结构，并可在场效应器件实际栅电极长度缩减到亚100纳米时实现控制短沟道效应并同时增大源漏电流的目的。相比原有的结构，体硅FinFET更接近实际的硅基集成电路工艺流程，并通过利用平面凹槽器件的特点较好的解决了亚100纳米范围内的器件在体硅衬底上较严重短沟道效应。
本发明提供的在体硅衬底上形成鱼脊形场效应晶体管的方法，在体硅衬底上同时形成平面凹槽晶体管与鱼脊形场效应晶体管的并行结构，具体步骤和条件参数范围为：
步骤1：在体硅衬底上分别光刻并注入掺杂形成P型和N型阱：条件是p阱采用硼，N阱采用磷离子，能量100～200keV，剂量5×1012cm-2～5×1013cm-2，1000～1200℃推进，氮气∶氧气＝1∶2混合，推进后去除氧化层；
步骤2：利用凹陷局部氧化隔离技术形成器件隔离：凹陷氧化局部平面氧化隔离：先生长缓冲氧化层和氮化硅，淀积缓冲氧化层条件是干氧，800～1000℃，薄膜厚度10～30nm；淀积氮化硅条件是化学气相淀积技术，700～800℃，薄膜厚度150～300nm；光刻并干法刻蚀有源区，条件是反应离子刻蚀氮化硅，功率150～300W，化学气体CF4、O2或SF6、He混合，气压150～400毫托；一次隔离氧化，条件是干氧或湿氧技术，900～1100℃，薄膜厚度300～400nm；接着腐蚀掉隔离氧化层，淀积氮化硅，条件是化学气相淀积技术，700～800℃，薄膜厚度20～80nm；并刻蚀侧墙，条件是反应离子刻蚀氮化硅，功率150～300W，化学气体CF4、O2或SF6、He混合，气压150～400毫托；最后二次隔离氧化，条件是干氧或湿氧技术，950～1100℃，薄膜厚度400～600nm；
步骤3：淀积氧化层/氮化硅/氧化层夹层绝缘层：形成缓冲二氧化硅条件是干氧、湿氧或化学气相淀积技术，800～1000℃，薄膜厚度10～30nm；淀积氮化硅的条件是化学气相淀积技术，700～800℃，薄膜厚度80～120nm；淀积氧化层的条件是化学气相淀积，650～750℃，薄膜厚度250～450nm；
步骤4：在夹层绝缘介质层上光刻并干法刻蚀出凹槽结构：光刻沟槽，然后反应离子刻蚀沟槽氧化硅/氮化硅复合层至缓冲二氧化硅，功率300～500W，化学气体CF4、O2或CF4、CHF3混合，气压150～300毫托；然后光刻硅岛，线宽10～500nm，然后用灰化等缩减技术缩减硅岛光刻胶条至5～200nm之间，等离子刻蚀光刻胶，功率20～100W，化学气体CF4，O2混合，气压300～500毫托；
步骤5：干法刻蚀硅岛，先干法刻蚀去掉凹槽中剩余的绝缘介质，再干法刻蚀硅衬底形成硅岛：先反应离子刻蚀氧化硅，条件是功率300～600W，化学气体CF4、CHF3混合，气压150～300毫托，再刻蚀硅：功率300～500W，化学气体Cl2、HBr或CF4、O2混合，气压200～400毫托；
步骤6：一次牺牲氧化，条件是干氧，工艺温度800～1000℃，薄膜厚度10～30nm及HF腐蚀；
步骤7：在凹槽中生长/淀积氧化硅/氮化硅，再各向异性刻蚀形成侧墙：生长缓冲二氧化硅条件是干氧，800～1000℃，薄膜厚度10～20nm；淀积氮化硅的条件是化学气相淀积技术，700～800℃，薄膜厚度70～100nm；其总厚度要求在侧墙形成后侧墙底宽＝凹槽宽度-实际栅长/2＝50-90nm；氮化硅侧墙用反应离子刻蚀氮化硅，功率120～200W，化学气体CF4、O2或SF6、He混合，气压150～400毫托；各向异性刻蚀到底，硅岛顶剩部分氧化层；
步骤8：生长二次牺牲氧化层，条件是干氧，800～1000℃，薄膜厚度10～30nm，然后腐蚀净氧化层；
步骤9：二维薄栅氧化并淀积栅电极材料：二维薄栅氧化的条件是干氧，700～850℃，薄膜厚度1～3nm；栅电极材料淀积的条件是多晶硅淀积，化学气相淀积技术，600～700℃，薄膜厚度150～250nm或金属栅氮化钛/钨/氮化钛/低温氧化物复合层形成侧墙限制栅的立体结构；
步骤10：光刻栅电极和刻蚀源漏区上的多晶硅和介质至硅衬底表面：光刻T型栅，栅宽20～600nm，然后刻蚀多晶硅和源漏区上的介质到硅暴露止，其条件是先反应离子刻蚀硅，功率100～800W，化学气体Cl2、HBr或CF4、O2混合，气压200～400毫托；然后刻蚀源漏区上的介质，条件是反应离子刻蚀氧化硅，功率300～600W，化学气体CF4、CHF3混合，气压150～300毫托；T型栅覆盖沟槽；
步骤11：分别光刻P型与N型源漏掺杂区，并注入掺杂并快速热退火激活：源漏注入条件是P型金属氧化物半导体用硼或二氟化硼BF2，N型金属氧化物半导体用磷或砷离子，能量20～50keV，剂量2×1015cm-2～6×1015cm-2，快速热退火激活：氮气保护，950～1100℃，时间3～15秒，升温速率50℃/秒～200℃/秒；
步骤12：淀积和反刻蚀形成二氧化硅源漏侧墙：二次侧墙绝缘物质淀积采用有机热分解二氧化硅或氮化硅；化学气相淀积技术，650～780℃，薄膜厚度150～300nm；反应离子刻蚀氧化硅或氮化硅，功率300～500W，化学气体CF4、O2或CF4、CHF3混合，气压150～300毫托，形成侧墙；
步骤12：利用自对准金属硅化物工艺形成钛自对准硅化物：淀积难熔金属钛、钴或镍，溅射或化学气相淀积技术，薄膜厚度10～40nm并热退火，工艺温度500～900℃形成自对准硅化物；
步骤13：硼磷硅玻璃覆盖隔离，光刻与干法刻蚀接触孔：硼磷硅玻璃淀积条件是化学气相淀积技术，300～500℃，薄膜厚度300～600nm；光刻与反应离子刻蚀氧化硅，功率300～600W，化学气体CF4、CHF3混合，气压150～300毫托并结合湿法腐蚀技术，形成接触孔；
步骤14：淀积金属铝并光刻、刻蚀铝以及合金形成互连：淀积钛/氮化钛/铝/氮化钛多层金属条件是溅射或化学气相淀积技术，薄膜厚度30-60nm/60-80nm/900～1200nm/30-50nm，并反应离子刻蚀铝，功率200～400W，化学气体Cl2、ClB3、N2混合，气压6～8毫托，然后合金金属化，氢气与氮气混合，350～450℃形成互联。
步骤1采用的衬底是p或n型单晶硅片，电阻率10～45Ω·cm，<100>晶面。
步骤1形成的P型与N型阱浓度＜5×1017cm-3。
步骤2腐蚀掉隔离氧化层用的腐蚀液是HF。
步骤6中氧化硅/氮化硅其总厚度是在侧墙形成后侧墙底宽＝凹槽宽度-实际栅长/2＝50-90nm。
腐蚀净氧化层用的腐蚀液是HF。
附图说明
图1为本发明在体硅衬底上形成FinFET的结构示意图。
图2为本发明制备方法中步骤4后的器件结构示意图。
图3为本发明制备方法中步骤5后的器件结构示意图。
图4为本发明制备方法中步骤7后的器件结构示意图。
图5为本发明制备方法中步骤9后的器件结构示意图。
图6为本发明制备方法中步骤10后的器件结构示意图。
图7为本发明制备方法中步骤13后的器件结构示意图。
图8为本发明制备方法中步骤14后的器件结构示意图。
图9为本发明制备方法中步骤17后的器件结构示意图。
图10为本发明制作器件结构的实例工艺步骤。
图11为体硅FinFET结构的扫描电子显微镜(SEM)图像，其中(a)是X1轴向的截面SEM图像；(b)是Y轴向的截面SEM图像；(c)是去除栅电极材料的正面俯视的SEM图像。
图12(a)为实际栅长50nm的多晶硅栅体硅CMOSFinFET的亚阈值特性。
图12(b)为实际栅长50nm的多晶硅栅体硅CMOSFinFET的电流电压特性。
图13为理想的双栅nMOSFET的基本结构。
图14为不同结构和沟道掺杂器件的阈值漂移随栅长变化的Davinci模拟结果。
图15为平面凹槽器件的基本结构和等效电路示意图。
具体实施方式
本发明在体硅衬底上同时形成了平面凹槽晶体管与立体多栅FinFET的并行结构，该结构的特征请参阅图1。
具体结构特征包括：
特征1：建立在如图1-(c)所示的普通体硅衬底上的立体器件，不同于如图1-(a)所示的SOI称底；
特征2：如图1-(c)所示为侧栅与侧源漏类型的双栅器件；
特征3：如图1-(c)、(d)所示结构在相同沟道方向(X轴向)上综合了如图1-(a)所示的原始SOI FinFET和如图1-(b)所示的平面凹槽器件的特点，为双栅电极(X轴向)与平面凹槽MOSFET(X1轴向)并联，如图1-(d)所示由此不仅能够充分利用有源区和栅电极面积，提供更多的电流通道，而且同时结合了两者能够较好地抑制SCE的特点；
特征4：如图1-(c)所示为类似于普通器件的准平面结构，能方便地制成CMOS器件与电路，可简单应用到主流的CMOS平面工艺中去；
特征5：如图1-(c)所示为自对准器件结构，自对准形成栅电极和源漏，在电路集成上具备更大的效率；
特征6：如图1-(c)所示栅电极为侧墙限制栅结构，可使实际栅长(LG3)在实际的光刻分辨之下能达到更小，降低了对光刻工艺技术的要求；
特征7：如图1-(d)所示并联双面栅与槽栅结构可使器件饱和电流在相同平面面积下得到增加，因此相应减少对栅绝缘层厚度的要求；
特征8：如图1-(d)所示相对抬高的源/漏区(存在HSi的高度差)，有利于低阻源漏区形成；
特征9：如图1-(d)所示在同一沟槽中实现多沟道并联栅结构，由此增大了有效栅宽；
特征10：如图1-(c)所示沟道为均匀掺杂，无源漏延伸区与“Halo”结构，相比相同栅长的平面器件对沟道工程的要求大为降低；
为进一步说明本发明的特征和其所能达成的功效，以下对本发明作一详细描述：
首先，该方法的实际制作过程为：
1)器件基片以普通体硅片作衬底(单晶硅片，p或n型，电阻率10～45Ω·cm，<100>晶面)；
2)双阱的形成：与平面工艺同，依次光刻、注入掺杂：p阱采用硼(B)，N阱采用磷(P)离子，能量100～200keV，剂量5×1012cm-2～5×1013cm-2然后高温推进(工艺温度1000～1200℃，氮气∶氧气＝1∶2混合，推进后去除氧化层)形成低浓度(＜5×1017cm-3)的P型与N型阱；
3)定义有源区：采用改进的器件隔离技术一凹陷氧化局部的准平面氧化(LOCOS)隔离：先淀积缓冲氧化层(干氧，工艺温度800～1000℃，薄膜厚度10～30nm)和氮化硅(化学气相淀积技术，工艺温度700～800℃，薄膜厚度150～300nm)，光刻并干法刻蚀有源区(反应离子刻蚀RIE氮化硅，功率150～300W，化学气体CF4、O2或SF6、He混合，气压150～400毫托)，一次隔离氧化(干氧或湿氧技术，工艺温度900～1100℃，薄膜厚度300～400nm)，接着腐蚀掉隔离氧化层(稀释的HF腐蚀液)，淀积薄的氮化硅(化学气相淀积技术，工艺温度700～800℃，薄膜厚度20～80nm)并刻蚀侧墙(反应离子刻蚀RIE氮化硅，功率150～300W，化学气体CF4、O2或SF6、He混合，气压150～400毫托)，最后二次隔离氧化(厚)(干氧或湿氧技术，工艺温度950～1100℃，薄膜厚度400～600nm)；
4)多层介质层的淀积：淀积Buffer-oxide(缓冲二氧化硅)(干氧、湿氧或化学气相淀积技术，工艺温度800～1000℃，薄膜厚度10～30nm)/氮化硅(化学气相淀积技术，工艺温度700～800℃，薄膜厚度80～120nm)/氧化层(化学气相淀积，工艺温度650～750℃，薄膜厚度250～450nm)的夹心层：其中氧化层厚度要大于未来沟槽深度，淀积后的结构如图2所示；
5)如图3所示光刻G1：Lgate1(栅宽，10～500nm)，然后刻蚀沟槽至Buffer-oxide顶(反应离子刻蚀氧化硅/氮化硅复合层，功率300～500W，化学气体CF4、O2或CF4、CHF3等混合，气压150～300毫托)；
6)如图4所示光刻G2(栅宽，10～500nm)，然后用灰化等缩减技术缩减G2光刻胶条至5～200nm之间(均匀掺杂沟道)(等离子刻蚀光刻胶，功率20～100W，化学气体CF4、O2混合，气压300～500毫托)；
7)干法刻蚀硅岛(反应离子刻蚀掉凹槽中剩余的氧化硅：先反应离子刻蚀(RIE)氧化硅，功率300～600W，化学气体CF4、CHF3等混合，气压150～300毫托，再刻蚀硅：功率300～500W，化学气体Cl2、HBr等或CF4、O2等混合，气压200～400毫托)形成图4中所示的结构：
A)沟槽腐蚀：良好的Si/SiO2选择比，垂直度
B)刻蚀硅条：挖沟深度在50～150nm，良好的Si/SiO2选择比，垂直度，保形性；
8)一次牺牲氧化(干氧，工艺温度800～1000℃，薄膜厚度10～30nm)及腐蚀(稀释的HF腐蚀液)，(或湿法腐蚀硅)；
9)淀积侧墙用的Buffer-oxide(干氧，工艺温度800～1000℃，薄膜厚度10～20nm)和氮化硅(化学气相淀积技术，工艺温度700～800℃，薄膜厚度70～100nm)：其总厚度要求在侧墙形成后侧墙底宽tSiO2/Si3N4＝[Lgate1-实际栅长]/2＝50-90(nm)，所形成的结构如图5所示；
10)形成如图6所示的氮化硅侧墙(反应离子刻蚀RIE氮化硅，功率120～200W，化学气体CF4、O2或SF6、He混合，气压150～400毫托)：各向异性刻蚀到底(硅岛两侧面无残留)，硅岛顶剩部分氧化层；
11)生长二次牺牲氧化层(干氧，工艺温度800～1000℃，薄膜厚度10～30nm)，然后腐蚀净氧化层(稀释的HF腐蚀液)；
12)二维薄栅氧化：(干氧，工艺温度700～850℃，薄膜厚度1～3nm)；
13)栅电极材料淀积：多晶硅淀积(化学气相淀积技术，工艺温度600～700℃，薄膜厚度150～250nm)或金属栅TiN/W/TiN/LTO(氮化钛/钨/氮化钛/低温氧化物)复合层形成侧墙限制栅的立体结构，如图7所示；
14)如图8所示光刻G3(栅宽数值20～600nm)，然后刻蚀多晶硅和源漏区上的介质到硅暴露止(先反应离子刻蚀硅：功率100～800W，化学气体Cl2、HBr等或CF4、O2等混合，气压200～400毫托；然后刻蚀源漏区上的介质：反应离子刻蚀RIE氧化硅，功率300～600W，化学气体CF4、CHF3等混合，气压150～300毫托)：Lgate3覆盖Lgate1；
15)源漏注入：P沟道MOS管(PMOS)用硼(B)或二氟化硼BF2，N沟道MOS管(NMOS)用磷(P)或砷(As)等离子，能量20～50keV，剂量2×1015cm-2～6×1015cm-2)，快速热退火激活杂质(氮气保护，温度950～1100℃，时间3～15秒，升温速率50℃/秒～200℃/秒)；
16)二次侧墙绝缘物质淀积(TEOS(有机热分解二氧化硅)，氮化硅等)(化学气相淀积技术，工艺温度650～780℃，薄膜厚度150～300nm)与刻蚀(反应离子刻蚀RIE氧化硅或氮化硅，功率300～500W，化学气体CF4、O2或CF4、CHF3等混合，气压150～300毫托)形成侧墙；
17)淀积难熔金属淀积(钛，钴，镍等，溅射或化学气相淀积技术，薄膜厚度10～40nm)并快速热退火(工艺温度500～900℃)形成自对准硅化物，如图9所示；
18)硼磷硅玻璃淀积(化学气相淀积技术，工艺温度300～500℃，薄膜厚度300～600nm)，光刻与腐蚀形成(反应离子刻蚀RIE氧化硅，功率300～600W，化学气体CF4、CHF3等混合，气压150～300毫托并结合湿法腐蚀技术)接触孔；
19)淀积钛/氮化钛/铝/氮化钛多层金属(溅射或化学气相淀积技术，薄膜厚度30-60nm/60-80nm/900～1200nm/30-50nm)并干法刻蚀(反应离子刻蚀RIE铝，功率200～400W，化学气体Cl2、ClB3、N2等混合，气压6～8毫托)然后合金金属化(氢气与氮气混合，工艺温度350～450℃)形成互联；
其次利用上述方法制作的器件的实例结果如下：
1)器件基片以普通体硅片作衬底(单晶硅片，p型，<100>晶面，电阻率25Ω·cm)；
2)双阱的形成：与平面工艺同，依次光刻、注入掺杂：p阱采用硼(B)，N阱采用磷(P)离子，能量120keV，剂量1×1013cm-2，，和高温推进(工艺温度1150℃，氮气∶氧气＝1∶2混合)，推进后腐蚀去除氧化层，形成低浓度(～1×1017cm-3)的P型与N型阱；
3)定义有源区：采用改进的器件隔离技术—凹陷氧化LOCOS隔离：先淀积缓冲氧化层(干氧技术，工艺温度900℃，薄膜厚度15nm)和氮化硅(化学气相淀积技术，工艺温度730℃，薄膜厚度190nm)，光刻并干法刻蚀(反应离子刻蚀RIE氮化硅，功率250W，化学气体SF6、He混合，气压220毫托)有源区，一次隔离氧化(薄)(湿氧技术，工艺温度1000℃，薄膜厚度300nm)，接着腐蚀掉隔离氧化层(稀释的HF腐蚀液)，淀积薄的氮化硅(化学气相淀积技术，工艺温度730℃，薄膜厚度30nm)并刻蚀(反应离子刻蚀RIE氮化硅，功率250W，化学气体SF6、He混合，气压220毫托)侧墙，最后二次隔离氧化(厚)(湿氧技术，工艺温度1050℃，薄膜厚度500nm)；
4)多层介质层的淀积：淀积Buffer-oxide(缓冲二氧化硅)(干氧技术，工艺温度900℃，薄膜厚度15nm)/氮化硅(化学气相淀积技术，工艺温度730℃，薄膜厚度100nm)/氧化层(化学气相淀积技术，工艺温度650℃，薄膜厚度330nm)的夹心层；
5)如图10-(a)所示光刻G1：Lgate1(栅宽数值180nm)/反应离子刻蚀(RIE)氧化硅/氮化硅复合层，刻蚀沟槽至Buffer-oxide顶，功率450W，化学气体CF4/CHF3混合气体，气压220毫托；
6)如图10-(b)所示光刻G2(栅宽数值130nm)，并且用灰化(反应离子刻蚀RIE光刻胶，功率50W，化学气体CF4、O2混合，气压400毫托)等缩减技术缩减G2光刻胶条至80nm之间(均匀掺杂沟道)；
7)接上步干法刻蚀硅岛(反应离子刻蚀掉凹槽中剩余的氧化硅：反应离子刻蚀RIE氧化硅，功率450W，化学气体CF4/CHF3混合气体，气压220毫托，再刻蚀硅：功率400W，化学气体Cl2/HBr混合气体，气压300毫托)形成图10-(c)中所示的结构：
A)沟槽中腐蚀到底；良好的Si/SiO2选择比，垂直度
B)刻蚀硅条：挖沟深度在100nm，良好的Si/SiO2选择比，垂直度，保形性；
8)一次牺牲氧化(薄)(干氧技术，工艺温度900℃，薄膜厚度15nm)及腐蚀(或湿法腐蚀硅)(稀释的HF腐蚀液)；
9)淀积侧墙用的Buffer-oxide(干氧技术，工艺温度900℃，薄膜厚度12nm)和氮化硅(化学气相淀积技术，工艺温度730℃，其实际总厚度为tSio2/Si3N4＝[Lgate1-实际栅长]/2(nm)＝80nm；
10)形成如图10-(d)所示的氮化硅侧墙(反应离子刻蚀RIE氮化硅，功率250W，化学气体SF6、He混合，气压220毫托)：各向异性刻蚀，沟槽/硅条到底，硅岛顶剩部分氧化层；
11)二次牺牲氧化层(干氧技术，工艺温度900℃，薄膜厚度15nm)，并腐蚀(稀释的HF腐蚀液)；
12)二维薄栅氧化：(干氧技术，工艺温度830℃，薄膜厚度2.5nm)；
13)栅电极材料淀积：多晶硅淀积(化学气相淀积技术，工艺温度620℃，薄膜厚度220nm)复合层形成侧墙限制栅的立体结构，如图10-(e)所示；
14)光刻G3(栅宽数值250nm)，反刻源漏区(功率400W，化学气体Cl2/HBr混合气体，气压300毫托)：Lgate3覆盖Lgate1；
15)源漏注入(PMOS用二氟化硼BF2，能量25keV，剂量3×1015cm-2，NMOS用砷(As)离子，能量45keV，剂量4×1015cm-2)，快速热退火激活杂质(氮气保护，温度1000℃，5秒，升温速率100℃/秒)；
16)二次侧墙绝缘物质(TEOS(有机热分解二氧化硅))淀积(化学气相淀积技术，工艺温度650℃，薄膜厚度200nm)与刻蚀(反应离子刻蚀RIE氧化硅，功率250W，化学气体CF4、CHF3等混合，气压220毫托)形成侧墙；
17)淀积难熔金属(溅射技术，钛，工艺温度200℃，薄膜厚度25nm)并退火(两次快速热退火，工艺温度分别为650和830℃)形成自对准硅化物，如图9所示；
18)硼磷硅玻璃淀积并回流(化学气相淀积技术，工艺温度600℃与800℃，薄膜厚度500nm)，光刻与腐蚀形成(反应离子刻蚀RIE氧化硅，功率450W，化学气体CF4、CHF3等混合，气压220毫托并结合湿法BOE腐蚀技术)接触孔；
19)淀积金属铝(溅射技术，工艺温度200℃，薄膜厚度1000nm)并干法刻蚀(反应离子刻蚀RIE铝，功率300W，化学气体Cl2、ClB3、N2等混合，气压7毫托)后合金金属化(氢气与氮气混合，工艺温度400℃)形成互联，如图10-(f)所示；
图11给出了按上述方法实际制作的体硅FinFET结构的SEM图像。图11(a)是器件在平行于硅岛方向(X1轴向)上的截面SEM图像；图11(b)是器件与硅岛垂直相交方向(Y轴向)上的截面SEM图像；图11(c)为器件去掉栅电极物质后的顶部俯视SEM图像。由图可见，在X1轴向上栅电极类似于一个“V”形栅，这是利用侧墙限制技术制作栅电极的特点。V形栅电极底部是实际控制硅岛沟道以及凹槽沟道的电极部分。因此实际的栅电极长度为图所示的LG＝50nm，即平行于硅岛且在硅岛平面上的栅电极的物理宽度。在Y轴向上，栅电极材料半包裹硅岛形成三栅控制同一沟道。与原始SOI FinFET结构不同的是，衬底不再是绝缘的，在硅岛位置以外的部分同样是可以导电的，而这些导电沟道从X1轴向上看来是一个平面凹槽器件。研究表明凹槽器件对短沟道效应有良好的抑制作用，因此和双栅器件并联的凹槽导电沟道几乎不会损害器件的整体性能，同时可以因此充分利用器件的有源面积，理论上提供更大的电流。
图12-(a)和图12-(b)分别给出了实际器件的亚阈值特性和输出特性。该器件的实际结构参数为：有源区5.8μm(长)×4.0μm(宽)，凹槽实际宽200nm，V型栅长250nm，硅岛实际宽度70nm，间距350nm，7条并联硅岛，硅岛高(HSi)100nm，接触孔直径500nm，最后的绝缘介质隔离层厚220nm，栅电极厚200nm，为多晶硅材料。该器件运用了深亚微米体硅器件的双阱工艺，双阱浓度均为1×1017cm-3；采用改进的LOCOS隔离技术；沟道不作掺杂，为均匀掺杂类型(UCD)，即Nch＝1×1017cm-3；源漏掺杂采用常规工艺步骤(N+P结：45keV，75As+，剂量4×1015cm-2，P+N结：25keV，49BF2 +，剂量3×1015cm-2，双结同时RTA退火)，无源漏延伸区，经测定N+P结深(Xj)为0.1μm，P+N结深为0.12μm，因此对平行的凹槽器件来说有效的源漏结深(Xj-HSi)分别为0和0.02μm，为典型的凹槽器件；多晶硅栅器件中分别对PMOS和NMOS栅电极进行P型和N型重掺杂，在源漏掺杂时自对准形成，并运用了常规的Ti自对准硅化物工艺；均使用多层复合金属作电极引出。
图12-(a)和图12-(b)可见，nMOSFET/pMOSFET的线性区阈值电压(Vth)、亚阈值因子(S)、DIBL(σ)、饱和驱动电流(Ion)、闭态电流分别(Ioff)为：0.22V /-0.20V，75mV/dec/120mV/dec、85mV/3V/40mV/3V、658μA/μm/-286μA/μm、＜100pA/μm/＜-500pA/μm，这些数据已经比较接近现有主流平面CMOS器件的数值。显然，非绝缘衬底对器件，特别是nMOSFET的短沟道效应影响较小，而饱和电流数值得到了提高，这归因于等效零或极小源漏结深的凹槽器件作用的结果。上述数据中Vth为在给定Vd＝0.1V下，改变栅电压Vg，当Id＝(W/L)·10nA时的Vg；S是在亚阈值曲线上以阈值点所对应的电流为Id0，再通过内插值法得到Id＝Id0/10所对应的栅压，两者的电压差值；σDIBL＝Vth，|Vd|＝0.1V-Vth，|Vd|＝3.0V)/3.0V；Ion是|Vd|＝|Vg|＝3.0V下的源漏电流，Ioff是|Vd|＝3.0V，|Vg|＝0V下的源漏电流。另外器件的有效宽度定义包括两种：一种是器件的平面栅宽，也就是有源区宽度WA＝4μm；第二种是有效导电沟道的总长度，它是硅表面有源通道的总宽度，具体定义式为：W＝(WA-n·LG2)+n·(2·HSi+LG2)＝WA+2n·HSi，经计算，该典型器件的W＝5.4μm，本发明中采用第一种定义。
平面凹槽晶体管与多栅FinFET的并行结构能够适应亚100纳米CMOS集成电路对器件的技术要求的物理原因在于：
多栅FinFET首先本质上是一个理想的双栅MOSFET，可用图13的抽象结构表示。依据MOSFET的器件模型，双栅电极同时控制同一导电沟道，在沟道中存在更强的的电场分布，由此抑制了短栅条件下由源到漏的漏电电流通道，从而减弱了器件的短沟道效应。三维器件模拟(Davinci4.0)证明了这种趋势。其结果如图14所示。
图中在相同的沟道掺杂浓度下，硅岛为2/5栅长厚的双栅器件相比单栅器件表现出更小的阈值随栅长漂移的关系，因而能够缩减到更小的栅长范围内。若以阈值漂移小于0.05V为标准，器件结构单栅+普通超陡倒掺杂(掺杂条件参照主流要求)的MOSFET不能在亚50nm的栅长范围内应用，除非使用更优化的沟道掺杂类型，如Super-Halo等，此时，双栅+低浓度下的均匀沟道掺杂(UCD)器件虽然要好一些但也不能满足上述要求，对此的解决措施一个是提高UCD的浓度，一是再减小硅岛的厚度到纳米级。
在另一方面，平面凹槽(也称为槽栅)器件也是一种非常规的平面MOSFET结构，它的基本结构如图15所示(以NMOS为例)，该图是器件沟道区的纵截面示意。图中同时列出了用于器件原理分析的等效电路结构。
凹槽器件的结构特点是在平面器件表面刻蚀出凹槽，并在此填充栅电极材料使得实际沟道区低于相邻的源漏结深。源漏PN结结深(Xj，S/D)稍小于或等于凹槽深度(HR)是发挥凹槽器件优势的关键。这是因为：当源漏结深小于凹槽深度，即形成对平面沟道的负结深(Xj，S/D-HR＜0)时，从漏到源的电力线要经过两个额外的凹槽势垒，因此短沟道效应能得到很好的抑制，DIBL效应减弱，阈值获得提高。但凹槽器件的亚阈值特性和驱动能力比相应的平面器件差，这是因为凹槽拐角的存在，拐角处电力线较分散，所以栅电极控制沟道的能力变弱，导致亚阈值特性恶化；图15中的等效电路显示出凹槽器件实质上是两个拐角沟道(Corner Channel)器件和一个平面器件的串连，实际沟长(Leff)比相同尺寸平面器件的略长，导致驱动电流减少。但由于凹槽器件只具备单方面的优势，因此这种结构没有在主流集成电路中得到普及和实用化。
体硅FinFET结构结合了上述两种结构的优点，使得器件在体硅衬底上无需借助SOI绝缘衬底的帮助实现了在亚100纳米范围内抑制短沟道效应的目的，同时更有效的利用有源通道增大源漏驱动电流，在工艺步骤上与主流工艺更加接近，因此更加适应未来CMOS集成电路对器件的技术要求。
Claims (7)
1.一种在体硅衬底上同时形成平面凹槽晶体管与鱼脊形场效应晶体管的并行结构，该结构包含压控核心、栅电极、源电极、漏电极和半导体衬底基本元素；
压控核心呈三维构造，并且和源、漏电极在不同平面上；在单晶硅-半导体的衬底上，中部基本为一沟槽，和这一沟槽平行的两侧分别为源、漏电极；
在沟槽中垂直、连接源漏、电极的方向上分布着导电的单晶硅的硅条，该硅条其两端分别和源、漏电极相连，其底部和沟槽底的硅衬底衔接，立体形状呈现鱼脊形；
在该鱼脊形上通过立体分布的绝缘介质和栅电极形成三维的压控核心；在垂直于鱼脊形的截面上栅电极和绝缘介质在三面方向上半包裹鱼脊形条，即三个栅电极同时控制同一硅鱼脊形；栅电极通过分布在沟槽中的沟槽侧墙和两侧的源、漏电极相隔离，该绝缘介质厚于栅控核心中的绝缘层厚度；栅电极的厚度高于沟槽的深度，高于硅衬底平面的部分通过源漏侧墙和源、漏电极隔离；在平行鱼脊形的截面上，栅电极呈T型分布；在沟槽内有多条相互平行的硅鱼脊形条分布，即存在多个三维压控核心。
2.一种在体硅衬底上形成鱼脊形场效应晶体管的方法，在体硅衬底上同时形成平面凹槽晶体管与鱼脊形场效应晶体管的并行结构，具体步骤和条件参数范围为：
步骤1：在体硅衬底上分别光刻并注入掺杂形成P型和N型阱：条件是p阱采用硼，N阱采用磷离子，能量100～200keV，剂量5×1012cm-2～5×1013cm-2，1000～1200℃推进，氮气∶氧气＝1∶2混合，推进后去除氧化层；
步骤2：利用凹陷局部氧化隔离技术形成器件隔离：凹陷氧化局部平面氧化隔离：先生长缓冲氧化层和氮化硅，淀积缓冲氧化层条件是干氧，800～1000℃，薄膜厚度10～30nm；淀积氮化硅条件是化学气相淀积技术，700～800℃，薄膜厚度150～300nm；光刻并干法刻蚀有源区，条件是反应离子刻蚀氮化硅，功率150～300W，化学气体CF4、O2或SF6、He混合，气压150～400毫托；一次隔离氧化，条件是干氧或湿氧技术，900～1100℃，薄膜厚度300～400nm；接着腐蚀掉隔离氧化层，淀积氮化硅，条件是化学气相淀积技术，700～800℃，薄膜厚度20～80nm；并刻蚀侧墙，条件是反应离子刻蚀氮化硅，功率150～300W，化学气体CF4、O2或SF6、He混合，气压150～400毫托；最后二次隔离氧化，条件是干氧或湿氧技术，950～1100℃，薄膜厚度400～600nm；
步骤3：淀积氧化层/氮化硅/氧化层夹层绝缘层：形成缓冲二氧化硅条件是干氧、湿氧或化学气相淀积技术，800～1000℃，薄膜厚度10～30nm；淀积氮化硅的条件是化学气相淀积技术，700～800℃，薄膜厚度80～120nm；淀积氧化层的条件是化学气相淀积，650～750℃，薄膜厚度250～450nm；
步骤4：在夹层绝缘介质层上光刻并干法刻蚀出凹槽结构：光刻沟槽，然后反应离子刻蚀沟槽氧化硅/氮化硅复合层至缓冲二氧化硅，功率300～500W，化学气体CF4、O2或CF4、CHF3混合，气压150～300毫托；然后光刻硅岛，线宽10～500nm，然后用灰化等缩减技术缩减硅岛光刻胶条至5～200nm之间，等离子刻蚀光刻胶，功率20～100W，化学气体CF4，O2混合，气压300～500毫托；
步骤5：干法刻蚀硅岛，先干法刻蚀去掉凹槽中剩余的绝缘介质，再干法刻蚀硅衬底形成硅岛：先反应离子刻蚀氧化硅，条件是功率300～600W，化学气体CF4、CHF3混合，气压150～300毫托，再刻蚀硅：功率300～500W，化学气体Cl2、HBr或CF4、O2混合，气压200～400毫托；
步骤6：一次牺牲氧化，条件是干氧，工艺温度800～1000℃，薄膜厚度10～30nm及HF腐蚀；
步骤7：在凹槽中生长/淀积氧化硅/氮化硅，再各向异性刻蚀形成侧墙：生长缓冲二氧化硅条件是干氧，800～1000℃，薄膜厚度10～20nm；淀积氮化硅的条件是化学气相淀积技术，700～800℃，薄膜厚度70～100nm；其总厚度要求在侧墙形成后侧墙底宽＝凹槽宽度-实际栅长/2＝50-90nm；氮化硅侧墙用反应离子刻蚀氮化硅，功率120～200W，化学气体CF4、O2或SF6、He混合，气压150～400毫托；各向异性刻蚀到底，硅岛顶剩部分氧化层；
步骤8：生长二次牺牲氧化层，条件是干氧，800～1000℃，薄膜厚度10～30nm，然后腐蚀净氧化层；
步骤9：二维薄栅氧化并淀积栅电极材料：二维薄栅氧化的条件是干氧，700～850℃，薄膜厚度1～3nm；栅电极材料淀积的条件是多晶硅淀积，化学气相淀积技术，600～700℃，薄膜厚度150～250nm或金属栅氮化钛/钨/氮化钛/低温氧化物复合层形成侧墙限制栅的立体结构；
步骤10：光刻栅电极和刻蚀源漏区上的多晶硅和介质至硅衬底表面：光刻T型栅，栅宽20～600nm，然后刻蚀多晶硅和源漏区上的介质到硅暴露止，其条件是先反应离子刻蚀硅，功率100～800W，化学气体Cl2、HBr或CF4、O2混合，气压200～400毫托；然后刻蚀源漏区上的介质，条件是反应离子刻蚀氧化硅，功率300～600W，化学气体CF4、CHF3混合，气压150～300毫托；T型栅覆盖沟槽；
步骤11：分别光刻P型与N型源漏掺杂区，并注入掺杂并快速热退火激活：源漏注入条件是P型金属氧化物半导体用硼或二氟化硼BF2，N型金属氧化物半导体用磷或砷离子，能量20～50keV，剂量2×1015cm-2～6×1015cm-2，快速热退火激活：氮气保护，950～1100℃，时间3～15秒，升温速率50℃/秒～200℃/秒；
步骤12：淀积和反刻蚀形成二氧化硅源漏侧墙：二次侧墙绝缘物质淀积采用有机热分解二氧化硅或氮化硅；化学气相淀积技术，650～780℃，薄膜厚度150～300nm；反应离子刻蚀氧化硅或氮化硅，功率300～500W，化学气体CF4、O2或CF4、CHF3混合，气压150～300毫托，形成侧墙；
步骤12：利用自对准金属硅化物工艺形成钛自对准硅化物：淀积难熔金属钛、钴或镍，溅射或化学气相淀积技术，薄膜厚度10～40nm并热退火，工艺温度500～900℃形成自对准硅化物；
步骤13：硼磷硅玻璃覆盖隔离，光刻与干法刻蚀接触孔：硼磷硅玻璃淀积条件是化学气相淀积技术，300～500℃，薄膜厚度300～600nm；光刻与反应离子刻蚀氧化硅，功率300～600W，化学气体CF4、CHF3混合，气压150～300毫托并结合湿法腐蚀技术，形成接触孔；
步骤14：淀积金属铝并光刻、刻蚀铝以及合金形成互连：淀积钛/氮化钛/铝/氮化钛多层金属条件是溅射或化学气相淀积技术，薄膜厚度30-60nm/60-80nm/900～1200nm/30-50nm，并反应离子刻蚀铝，功率200～400W，化学气体Cl2、ClB3、N2混合，气压6～8毫托，然后合金金属化，氢气与氮气混合，350～450℃形成互联。
3、权利要求2的方法，其特征在于，步骤1采用的衬底是p或n型单晶硅片，电阻率10～45Ω·cm，<100>晶面。
4.权利要求2的方法，其特征在于，步骤1形成的P型与N型阱浓度＜5×1017cm-3。
5.权利要求2的方法，其特征在于，步骤2腐蚀掉隔离氧化层用的腐蚀液是HF。
6.权利要求2的方法，其特征在于，步骤6中氧化硅/氮化硅其总厚度是在侧墙形成后侧墙底宽＝凹槽宽度-实际栅长/2＝50-90nm。
7、权利要求2的方法，其特征在于，腐蚀净氧化层用的腐蚀液是HF。
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