CN1886823A - 具有修正的蚀刻 - Google Patents

具有修正的蚀刻 Download PDF

Info

Publication number
CN1886823A
CN1886823A CNA2004800350669A CN200480035066A CN1886823A CN 1886823 A CN1886823 A CN 1886823A CN A2004800350669 A CNA2004800350669 A CN A2004800350669A CN 200480035066 A CN200480035066 A CN 200480035066A CN 1886823 A CN1886823 A CN 1886823A
Authority
CN
China
Prior art keywords
etching
plasma
correction
feature
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800350669A
Other languages
English (en)
Other versions
CN100461345C (zh
Inventor
K·卡纳里克
A·埃普勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN1886823A publication Critical patent/CN1886823A/zh
Application granted granted Critical
Publication of CN100461345C publication Critical patent/CN100461345C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种经由衬底上的掩模蚀刻蚀刻层中的特征的方法。将衬底放置在工艺腔室中。将蚀刻等离子体提供给该工艺腔室,在此该蚀刻等离子体开始蚀刻。用该蚀刻等离子体蚀刻该蚀刻层中的特征。在该特征的蚀刻期间修正至少一个蚀刻等离子体参数,以随着蚀刻深度的改变来优化等离子体参数,并且用该修正的等离子体来蚀刻该特征直至将该特征蚀刻到一特征深度为止。

Description

具有修正的蚀刻
技术领域
本发明涉及等离子体蚀刻。更具体的说,本发明涉及等离子体蚀刻以形成具有高纵横比的深开口,例如但不限于高纵横比接触(HARC)。
背景技术
在半导体晶片处理期间,利用公知的构图和蚀刻工艺在晶片中限定半导体器件的特征。在这些工艺中,光致抗蚀剂(PR)材料可沉积在晶片上,然后曝光于由掩模板过滤的光。掩模板一般是构图有阻挡光行进穿过该掩模板的示例性特征几何形状的玻璃板。
穿过掩模板后,光接触到光致抗蚀剂材料的表面。光改变了光致抗蚀剂材料的化学成分,以便显影剂可以除去一部分光致抗蚀剂材料。在正光致抗蚀剂材料的情况下,去除曝光区域,且在负光致抗蚀剂材料的情况下,去除未曝光区域。其后,蚀刻晶片以从不再由光致抗蚀剂材料保护的区域除去下面的材料,由此在晶片中限定了所希望的特征。
通常,集成电路中的耦合电容直接与用来形成介质层的材料的介电常数k成比例。常规集成电路中的介质层传统上由SiO2形成,其具有约4.0的介电常数。在半导体器件中作为增加线密度和工作频率的结果,由SiO2形成的介质层不能有效地使导线绝缘到避免增加耦合电容水平所需的程度。
为了努力减小集成电路中的耦合电容水平,半导体工业已从事于研究研制具有比SiO2的介电常数低的介电常数的材料,其适用于形成集成电路中的介质层。已研制了许多有希望的材料,其有时称为“低-k材料”。在说明书和权利要求中,将低-k材料定义为介电常数k小于4的材料。氟硅酸盐玻璃是低-k电介质的一个实例,其具有约3.7的介电常数。这构成了掺杂到SiO2中的约7-9%的氟。
另一种令人感兴趣的低-k材料是包含有机硅酸盐玻璃或OSG的化合物。作为实例而不是限制,这种有机硅酸盐电介质包括来自加利福尼亚州圣何塞市的Novellus的CORALTM;来自加利福尼亚州SantaClara的Applied Materials的Black DiamondTM;可从荷兰的ASMInternational N.V.获得的AuroraTM可从加利福尼亚州Santa Clara的Sumitomo Chemical America公司获得的Sumika Film,和来自新泽西莫里森的Allied Signal的HOSPTM。有机硅酸盐玻璃材料具有结合到二氧化硅晶格中的碳和氢原子,其降低了该材料的密度并由此降低了该材料的介电常数。这种膜的介电常数一般<3.0。
高纵横比开口具有高开口深度与开口直径比。掩模例如光致抗蚀剂掩模或硬掩模用来提供开口图案。如果需要厚掩模以允许蚀刻高纵横比开口,则该开口的临界尺寸会受到掩模厚度的限制。
正在研制光致抗蚀剂的各种形成。新的光致抗蚀剂可能不太抗蚀刻。利用这种光致抗蚀剂的蚀刻可能会具有低选择性。
发明内容
为了实现上述和根据本发明的目的,提供一种经由衬底上的掩模蚀刻蚀刻层中的特征的方法。将衬底放置在工艺腔室中。将蚀刻等离子体提供给工艺腔室,在此蚀刻等离子体开始蚀刻。在蚀刻层中用蚀刻等离子体蚀刻特征。在该特征的蚀刻期间修正(ramp)至少一个蚀刻等离子体参数,以优化等离子体参数至改变的蚀刻深度,且用该修正的等离子体蚀刻该特征直至将该特征蚀刻到一特征深度为止。
下面将利用本发明的详细描述并结合附图来更详细地描述本发明的这些和其它特征。
附图说明
在附图中借助实例而不是借助限制来说明本发明,并且在附图中类似的参考数字表示相似的元件,其中:
图1是本发明实施例的高级流程图。
图2A和2B是根据本发明处理的衬底的截面示意图。
图3是可用在本发明优选实施例中的工艺腔室的示意图。
图4是提供蚀刻等离子体给工艺腔室的实施例的更详细的流程图。
图5是形成蚀刻气体的气体之一的流速与时间的关系曲线图。
图6是分立的和不连续的梯状函数修正的曲线图。
图7是基线主蚀刻和第一修正蚀刻的光致抗蚀剂选择性的曲线图。
图8A和8B示出计算机系统,其适合于实施本发明实施例中使用的控制器。
图9A-C是在剥离光致抗蚀剂之后在第一修正蚀刻的各个阶段处特征的截面的显微照片。
图9D是在剥离光致抗蚀剂之后利用基线主蚀刻蚀刻的特征的截面的显微照片。
图10A-C是在剥离光致抗蚀剂之前在第一修正蚀刻的各个阶段处特征的截面的显微照片。
图10D是在剥离光致抗蚀剂之前利用基线主蚀刻蚀刻的特征的截面的显微照片。
图11A是在剥离了光致抗蚀剂之后,利用第二修正测试主蚀刻蚀刻的特征的截面的显微照片。
图11B是在剥离了光致抗蚀剂之后利用基线蚀刻蚀刻的特征的截面的显微照片。
具体实施方式
现在将参考如附图所示的本发明的多个优选实施例来详细地描述本发明。在以下描述中,为了提供对本发明的全面理解,列出了多个具体细节。然而,对于本领域技术人员显而易见的是,在没有这些具体细节中的一些或所有的情况下可实施本发明。在其它情况下,为了不使本发明不必要地晦涩难懂,没有详细地描述公知的工艺步骤和/或结构。
图1是本发明实施例的高级流程图。将具有蚀刻层和掩模的衬底提供给工艺腔室(步骤104)。图2A是衬底204的截面示意图,该衬底204可以是部分晶片或晶片上的层。在衬底204上方形成蚀刻层208。尽管示出了蚀刻层208位于衬底204上,但在其它实施例中一层或多层可位于蚀刻层208和衬底204之间。在蚀刻层208上方形成掩模212。尽管示出了掩模212位于蚀刻层208上,但在其它实施例中可将一层或多层如抗反射涂层放置在掩模212和蚀刻层208之间。在优选实施例中,蚀刻层208是单层。优选地,在形成蚀刻层的单层的整个厚度上,该单层是均匀的。
图3是可用在本发明优选实施例中的工艺腔室300的示意图。在该实施例中,等离子体处理腔室300是由加利福尼亚弗里蒙特的LamResearch公司制造的200mm 2300 Exelan,其包括限制环302、上电极304、下电极308、气体源310和排气泵320。气体源310可包括第一气体源312、第二气体源314和第三气体源316。在等离子体处理腔室300内,衬底晶片204设置在下电极308上,在该衬底晶片204上方沉积了蚀刻层。下电极308并入用于支持衬底晶片204的适合的衬底夹紧机械装置(例如静电的、机械的夹具等)。反应器顶部328并入直接设置在下电极308对面的上电极304。上电极304、下电极308和限制环302限定了有限的等离子体容积(volume)340。气体由气体源310经由进气口343提供给该有限的等离子体容积,且经由限制环302和排气口从有限的等离子体容积由排气泵320排出。排气泵320形成等离子体处理腔室的出气口。在该实施例中,上电极304接地。RF源348电连接至下电极308。腔室壁352限定了等离子体外壳,在该等离子体外壳中设置了限制环302、上电极304和下电极308。RF源348可包括27MHz的电源和2MHz的电源。将RF功率连接至电极的不同组合是可以的。控制器335可控制地连接至RF源348、排气泵320、限制环302、连接至沉积气体源312的第一控制阀337、连接至蚀刻气体源314的第二控制阀339和连接至附加气体源316的第三控制阀341。进气口343将来自气体源312、314、316的气体提供到所述等离子体处理外壳中。喷头可连接至进气口343。进气口343可以对于每个气体源是单一入口、或者对于每个气体源是不同入口、或者对于每个气体源是多个入口、或者其它可能的组合。本发明的其它实施例可使用其它类型的等离子体工艺腔室,如由Lam Research公司制造的2300 Exelan。
然后将蚀刻等离子体提供给工艺腔室300(步骤108)。图4是提供蚀刻等离子体给工艺腔室(步骤108)的实施例的更详细的流程图。这可通过将蚀刻气体提供给工艺腔室300(步骤404)来完成。该蚀刻气体可以是一种或多种气体的混合物。例如,该蚀刻气体可以是来自第一气体源312的第一气体、来自第二气体源314的第二气体、和来自第三气体源316的第三气体的混合物。然后可将该蚀刻气体转变成蚀刻等离子体(步骤408)。在以上所示的工艺腔室300中,这可通过将来自RF电源348的RF功率提供给下电极308来完成,其激发该蚀刻气体以将该蚀刻气体转变成蚀刻等离子体。
图8A和8B示出计算机系统800,其适合于实施本发明实施例中使用的控制器335。图8A示出了计算机系统的一种可能的物理形式。当然,该计算机系统可具有从集成电路、印刷电路板和小手提装置直至超巨型计算机范围的多种物理形式。计算机系统800包括监视器802、显示器804、外壳806、磁盘驱动器808、键盘810和鼠标812。磁盘814是用于将数据传送给计算机系统800和从计算机系统800传送数据的计算机可读媒质。
图8B是计算机系统800的方块图的实例。附着到系统总线820上的是很多种子系统。处理器822(也称为中央处理单元或CPU)耦接至存储器件,其包括存储器824。存储器824包括随机存取存储器(RAM)和只读存储器(ROM)。如本领域中公知的,ROM用作将数据和指令单向地传送给CPU,且RAM一般用于以双向的方式传送数据和指令。这两种类型的存储器都可包括以下描述的任一合适的计算机可读媒质。固定盘826还双向耦接至CPU 822;它提供另外的数据存储能力且还可包括以下描述的任一计算机可读媒质。固定盘826可用于存储程序、数据等,且一般是比主存储慢的次级存储媒质(如硬盘)。将认识到,在适当的情况下,留在固定盘826内的信息可以以标准的形式并入如存储器824中的虚拟存储器。可移动盘814可采用以下描述的任一计算机可读媒质的形式。
CPU 822还耦接至多种输入/输出装置,如显示器804、键盘810、鼠标812和扬声器830。通常,输入/输出装置可以是视频显示器、跟踪球、鼠标、键盘、传声器、触敏显示器、变频卡阅读机、磁带或纸带阅读机、写字板、输入笔、声音或笔迹识别器、生物测定学阅读机(biometrics reader)、或其它计算机中的任意一种。CPU 822任选地可利用网络接口840耦接至另一计算机或电信网络。利用这种网络接口,期望CPU可从网络接收信息,或可在执行上述方法步骤的过程中将信息输出给网络。此外,本发明的方法实施例可在CPU 822上单独地执行,或者可结合共享一部分处理的远程CPU在网络如因特网上执行。
另外,本发明的实施例进一步涉及具有计算机可读媒质的计算机存储产品,该计算机可读媒质在其上具有计算机代码用于执行多种计算机实施的操作。媒质和计算机代码可以是为了本发明专门设计和构造的那些媒质和计算机代码,或者它们可以是计算机软件领域中的技术人员公知且可获得的类型。计算机可读媒质的实例包括但不限于:磁媒质,如硬盘、软盘和磁带;光学媒质,如CD-ROM和全息照相器件;磁光媒质,如光学软盘;和专门配置用于存储和执行程序代码的硬件器件,如专用集成电路(ASIC)、可编程逻辑器件(PLD)以及ROM和RAM器件。计算机代码的实例包括如由编译器产生的机器代码,和包含由计算机使用解释器执行的更高级代码的文件。计算机可读媒质还可以是由体现为载波的计算机数据信号发送的且表示可由处理器执行的指令序列的计算机代码。
在反应器中,使用蚀刻等离子体来经由掩模蚀刻至少一个特征(步骤112)。通过修正至少一个蚀刻参数来优化该蚀刻(步骤116)。蚀刻等离子体参数是可控制地改变以改变所得到的等离子体构成的任一变量。在优选实施例中,所修正的蚀刻参数是对于形成蚀刻气体的气体中的至少一种来说压力增加和流量增加中的至少一个。在其它实施例中,可修正其它蚀刻参数,如激发功率、偏置功率、RF频率、温度、晶片下面的He流量、限制环位置、间隙高度、或改变等离子体构成(包括但不限于,改变为气体腔室的滞留时间)的任何其它参数。在说明书和权利要求书中,修正被限定为改变等离子体参数以更好地优化在给定层的每一深度的蚀刻的工艺。
等离子体参数的改变导致蚀刻等离子体构成的改变。例如,当气流增加时,新的蚀刻等离子体构成产生了,其可对轮廓具有不同的蚀刻特性、选择性和影响。同样偏置功率的增加可提供对轮廓具有不同的蚀刻特性、选择性和影响的不同蚀刻等离子体构成。通过修正改变等离子体构成的一些原因是:1)基于对于给定制法发生的蚀刻特性随着特征变深的自然改变而对给定结果优化等离子体构成。这种称为与纵横比相关的蚀刻(ARDE或有时为RIE-滞后)的现象通常是由于将包含在蚀刻反应中的种类传输给特征底部的效率降低引起的。因为等离子体构成自然对于不同特征深度不同地影响特征,所以修正了等离子体,并且特定结果的最佳制法随着蚀刻的进行而改变。2)在该工艺期间限制相对“侵蚀性”制法的使用。由于按照需要侵蚀性制法仅用于一部分蚀刻时间,而不是用于整个蚀刻工艺,因此修正最小化了侵蚀性制法的使用。以及3)通过多个步骤修正该工艺最小化了在单个步骤制法中引起的不希望有的效应。
在以下部分中讨论了修正工艺的可能的实施方式。通过修正产生的蚀刻优选可用于获得多种结果,它们中的一些彼此有关。通过修正提供的一种优化可使用修正来增加蚀刻等离子体相对于蚀刻停止和/或相当斜的轮廓的蚀刻侵蚀性。相对于蚀刻停止的侵蚀性蚀刻具有一种制法,该制法如果应用到工艺的整个持续时间,那么将比相对于蚀刻停止不太侵蚀性的蚀刻的制法在更大的深度处蚀刻停止。在蚀刻中相当斜的轮廓产生了超过两度的斜度。相对于锥形轮廓的侵蚀性蚀刻是比相对于锥形轮廓不太侵蚀性的蚀刻产生具有更小角度的斜度的蚀刻。另一优化可以用来保护掩模。在这种实施例中,提供这样的修正,该修正从相对低的掩模蚀刻速率开始,然后随着修正时间的过去而增加掩模蚀刻速率,结果导致掩模蚀刻速率的整体降低和对掩模选择性的整体增强。这种类型的修正保护掩模,因为该修正被优化以最小化用于改变特征深度的掩模蚀刻速率制法。可使用另一优化来减小弯曲。在这种实施例中,提供这样的修正,该修正在由该修正提供的不同蚀刻条件的情况下改变弯曲的位置。在进行上述操作时,利用由于在修正期间弯曲的连续移动引起的弯曲减小来蚀刻该特征。另一优化可提供具有减少的条纹的最终结果的修正。该修正允许仅仅当工艺期间需要时才使用制法,同时在修正工艺开始时利用产生较少的条纹的制法。
图5是形成蚀刻气体的气体之一的流速与时间的关系曲线图。不同的修正方案可用于增加或降低在该修正时间内的蚀刻参数。为了说明的目的,尽管实际上可以修正任何数量的在前列出的参数,但对于该修正方案在此使用了流速参数。线性修正508是流速随时间线性增加的修正,如所示的。子线性修正512是流速随时间以子线性方式增加或降低的修正,如所示的。这种类型的修正的实例是指数、二次或双曲线函数,但许多其它更复杂的函数也是合适的。超线性修正504是流速随时间以超线性方式增加或降低的修正,如所示的。在该图中的所有修正都是实际上可以用软件或模拟该修正的一系列分立步骤逼近的连续修正。优选地,该修正方案是非线性的。
图6是分立的和不连续的梯状函数修正604的曲线图。该分立修正604在分立步骤中随时间增加流量。虚线616示出分立修正604提供流量随时间的线形增加。在该实例中,示出了7个分立步骤。其它实施例可具有更多或更少的步骤。优选地,梯状函数修正具有至少三个步骤。更优选地,该梯状函数修正具有至少五个步骤。更优选地,该梯状函数修正具有至少七个步骤。最优选地,该梯状函数修正具有与软件能合理提供的一样多的步骤,以便最接近地模拟连续修正。对于使用分立步骤的修正来说,修正时间的持续时间限定为从第一步骤的结束到最后步骤的开始。在这种限定下,修正是从时间t1到t2,如所示的。一旦指定了终点,这些步骤就可以一个一个单独地手动输入或者可以由计算机生成。在图5示出的实例中,该修正是线性的,然而在其它实施例中该修正可以是非线性的。
在一个实施例中,仅修正了一种气体。在其它实施例中,修正了更多种气体。多种气体和其它修正参数可在单独的修正函数或在同一修正函数一起修正。
在该实施例中,修正的目的是当首先蚀刻特征时,对于不足的特征深度而优化等离子体。为了相对于小纵横比的掩模选择性来优化该修正,可使用比更高纵横比更接近蚀刻停止的条件。例如在低纵横比下,蚀刻可利用具有保护光致抗蚀剂的等离子体参数的工艺。这提供用于掩模的整体增加的蚀刻选择性和提高的保护。随着特征变得更深,修正等离子体构成直到提供更加侵蚀性的蚀刻来蚀刻该较深的特征,但是这常常会牺牲选择性。通过修正该气体,根据由步骤的深度指定的需要,使蚀刻变得更有侵蚀性。如在三个或更多步骤的修正中提供的使侵蚀性接近适合蚀刻深度有助于最小化工艺牺牲,如掩模蚀刻。在整个蚀刻中利用侵蚀性步骤将更快地侵蚀掩模,从而需要较厚的掩模,这将增加临界尺寸。修正时,仅当较高纵横比需要时才使用侵蚀性蚀刻。
图2B是在高纵横比特征216经由掩模212蚀刻到蚀刻层208中之后,具有蚀刻层208的衬底204的截面示意图。在该实例中,在蚀刻特征216期间去除了几乎所有的(如果不是所有的)掩模212。希望该特征蚀刻尽可能是选择性的以去除尽可能少的掩模材料选择性,以允许较薄的掩模,其会产生较小的临界尺寸。
本发明的优点之一是提供具有较薄掩模的较深的高纵横比蚀刻,其提供较小的临界尺寸。可以同时发生或者可以对在前实施例分别优化的另一优点是弯曲减小。该要求是针对具有垂直侧壁的矩形蚀刻轮廓的。将弯曲宽度限定为顶部的CD和轮廓最宽位置的CD之间的差。弯曲位置的深度可以根据蚀刻工艺改变。一个优点是相对于单个位置处产生的弯曲来平滑通过一系列制法在位置范围内产生的弯曲。如在此所示的,修正的好处是利用单个修正方案立刻优化多个蚀刻特性的能力。可通过本发明提供的修正优化的实例是蚀刻选择性、弯曲控制、条纹控制、顶部和底部CD的控制、蚀刻速率和轮廓控制(优选形成矩形轮廓)。
实例
在本发明的实例中,衬底是硅衬底,蚀刻层是氧化硅介电层,以及掩模是光致抗蚀剂掩模。
基线主蚀刻
利用以下制法在上述的Exelan中进行介电层的基线主蚀刻。工艺腔室压力设置为约45毫托。27MHz的RF源提供约1500瓦的功率给下电极。2MHz的RF源提供约1500瓦的功率给下电极。提供了形成蚀刻气体的约300sccm流量的Ar、30sccm流量的C4F8、和10sccm流量的O2。冷却衬底的氦冷却压力为20托。下电极保持在0℃。上电极保持在140℃。进行基线蚀刻约250秒。
第一修正测试主蚀刻
第一修正测试主蚀刻包括具有以下制法的五个步骤工艺。在每个步骤中,将工艺腔室压力设定为45毫托。27MHz的RF源提供约1500瓦的功率给下电极。2MHz的RF源提供约1500瓦的功率给下电极。冷却衬底的氦冷却压力为20托。下电极保持在0℃。上电极保持在140℃。
在第一步骤中,提供了形成蚀刻气体的约170sccm流量的Ar、15sccm流量的C4F8、和6sccm流量的O2。进行第一步骤50秒。在第二步骤中,提供了形成蚀刻气体的约200sccm流量的Ar、19sccm流量的C4F8、和7sccm流量的O2长达150秒,其提供了试样(coupon)1。在第三步骤中,提供了形成蚀刻气体的约220sccm流量的Ar、21sccm流量的C4F8、和7sccm流量的O2长达70秒。在第四步骤中,提供了形成蚀刻气体的约250sccm流量的Ar、23sccm流量的C4F8、和8sccm流量的O2长达60秒,其提供了试样2。在第五步骤中,提供了形成蚀刻气体的约300sccm流量的Ar、30sccm流量的C4F8、和10sccm流量的O2长达40秒,其提供了试样3。因此,所有三种构成的气体的流速被分别向上修正。
图7是对于基线主蚀刻704和第一修正蚀刻708的光致抗蚀剂选择性的曲线图。如从图可以看到的,第一修正蚀刻的初始选择性比基线主蚀刻的选择性大得多。接近该工艺结束,第一修正蚀刻的修正导致第一修正蚀刻的选择性成为与基线蚀刻的选择性大约相同。大体说来,在第一修正蚀刻期间比基线主蚀刻去除了更少的光致抗蚀剂。因此,第一修正蚀刻可使用更薄的光致抗蚀剂掩模,这改善了特征的临界尺寸。
表1
  弯曲宽度  深度(μm)   纵横比   工艺时间(s)
 基线   0.257  3.12   15.6   250
 试样1   无  2.58   12.9   200
 试样2   0.21  3.55   17.75   330
 试样3   0.217  3.72   18.6   360
表1示出了基线主蚀刻和第一修正蚀刻的不同试样的弯曲宽度、深度、纵横比、和工艺时间。基线主蚀刻的弯曲宽度为0.257微米。第一修正蚀刻的各个阶段的弯曲宽度小于0.257微米。深度示出了第一修正蚀刻提供了较深的蚀刻深度。表1还示出了第一修正蚀刻提供了具有减少的掩模损耗的较高纵横比。
表2
  体累积的pr蚀刻的   累积的选择性
 基线   16
 试样1   0.11   52
 试样2   0.19   27
 试样3   0.23   22
表2示出了对于基线蚀刻和在修正蚀刻的各个阶段的每个试样的体累积光致抗蚀剂蚀刻的和累积的选择性。
图10A是在第一修正蚀刻的第二步骤之后特征1004的截面的显微照片。第一和第二步骤的高选择性提供了大的光致抗蚀剂厚度1008。图10B是在第一修正蚀刻的第四步骤之后特征1004的截面的显微照片。第三和第四蚀刻步骤允许蚀刻到更高的纵横比,如所示的且更接近于基线的选择性。图10C是在第一修正蚀刻的第五步骤之后特征1004的截面的显微照片。第五步骤允许蚀刻到更高的纵横比,如所示的,且现在它的选择性与基线蚀刻的选择性相似。图10D是利用基线主蚀刻所蚀刻的特征1016的截面的显微照片。由于减小的总工艺时间,由基线主蚀刻形成的特征1016不如由第一修正蚀刻形成的特征1004那样深。另外,由基线主蚀刻形成的特征1016看起来显示出比由第一修正蚀刻形成的特征1004更弯,并且仅仅在它已被蚀刻到修正蚀刻的深度时才愈加恶化。另外,即使由基线主蚀刻形成的特征1016不如在第一修正蚀刻的第五步骤之后的特征1004那样深,在第五蚀刻步骤之后的光致抗蚀剂掩模的厚度1010也比基线主蚀刻之后的光致抗蚀剂掩模的厚度1018大。这将允许较薄的掩模用于第一修正蚀刻,以获得比利用具有较厚光致抗蚀剂掩模的基线主蚀刻可获得的更深的特征。相反地,对于利用修正的较深的蚀刻可以使用相同的掩模厚度。基线蚀刻还会显示出自限制效应。
图9A是在第一修正蚀刻的第二步骤之后且在从试样剥离了光致抗蚀剂之后的特征904的截面的显微照片。图9B是在从试样剥离了光致抗蚀剂之后在第一修正蚀刻的第四步骤之后的特征904的截面的显微照片。图9C是在从试样剥离了光致抗蚀剂之后在第一修正蚀刻的第五步骤之后的特征904的截面的显微照片。图9D是在剥离了光致抗蚀剂之后利用基线主蚀刻所蚀刻的特征916的截面的显微照片。去除光致抗蚀剂有助于更好地说明由本发明提供的改进的轮廓。
第二修正测试主蚀刻
第二修正测试主蚀刻包括具有以下制法的三个步骤工艺。27MHz的RF源提供约1500瓦的功率给下电极。2MHz的RF源提供约1500瓦的功率给下电极。冷却衬底的氦冷却压力为20托。下电极保持在0℃。上电极保持在140℃。
在第一步骤中,在30毫托的工艺腔室压力下提供了形成蚀刻气体的约200sccm流量的Ar、15sccm流量的C4F8、和6sccm流量的O2。进行第一步骤150秒。在第二步骤中,在45毫托的工艺腔室压力下提供了形成蚀刻气体的约280sccm流量的Ar、25sccm流量的C4F8、和7sccm流量的O2。第二步骤设置为长达100秒。在第三步骤中,在50毫托的工艺腔室压力下提供了形成蚀刻气体的约330sccm流量的Ar、30sccm流量的C4F8、和8sccm流量的O2长达100秒。因此,所有三种构成的气体的流速和腔室压力被分别向上修正。
图11A是在剥离了光致抗蚀剂之后,利用第二修正测试主蚀刻所蚀刻的特征1104的截面的显微照片。图11B是在剥离了光致抗蚀剂之后,利用基线蚀刻所蚀刻的特征1116的截面的显微照片。去除光致抗蚀剂有助于更好地说明由本发明提供的改进的轮廓。还可看到由第二修正测试主蚀刻提供的较深的蚀刻。
如由第一实例所示的,本发明的修正通过使用较低流速提供了改进的整体选择性,该较低流速具有在开始通过使用不太侵蚀性的条件保护光致抗蚀剂的能力。如由这两个实例所示的,由于弯曲在其位置利用改变的等离子体条件来改变时被平滑,因此本发明的修正提供较窄的整体弯曲宽度。
这些实例从该工艺的主要部分期间提供了修正。在这些实例中,将修正时间的持续时间限定为从第一步骤的结束到最后步骤的开始。在这种限定下,第一修正测试主蚀刻将具有总共370秒蚀刻工艺的约150+70+60=280秒持续时间的修正。在以上限定下,第二修正测试主蚀刻每个都将具有100秒持续时间的修正。优选该修正具有至少30秒的持续时间。更优选该修正具有至少100秒的持续时间。最优选该修正具有至少200秒的持续时间。对于连续修正,该修正时间为从连续修正的开始到结束。
在以上限定下,优选在该修正期间蚀刻至少约0.5微米。更优选地,在修正期间蚀刻至少1微米。最优选地,在修正期间蚀刻至少2微米。对于第一修正测试主蚀刻,在该蚀刻的370秒持续时间的280秒期间进行修正。因此,该修正出现长达蚀刻持续时间的280/370=76%。优选地,该修正出现长达该蚀刻持续时间的至少10%。更优选地,该修正出现长达该蚀刻持续时间的至少30%。最优选地,该修正出现长达该蚀刻持续时间的至少70%。
本发明可应用于任一类型的抗蚀剂,包括但不限于更容易被蚀刻的新近的193nm抗蚀剂,以便增加的选择性是更大的值。利用修正,可以使用较薄的抗蚀剂来获得与用较厚抗蚀剂以其它方式获得的相同的特征深度。相反,通过保护掩模,对于给定的抗蚀剂厚度该修正使更深的蚀刻成为可能。另外,如果需要较深的蚀刻,则代替用不同的参数实验,这可以通过简单继续该修正至较深的深度来实现,以便看到是哪组参数产生了所希望的蚀刻深度和选择性。
在本发明的其它实施例中,蚀刻层可以是导电层,如硅或金属层。
虽然已根据多个优选实施例描述了本发明,但存在改变、置换和多种替代等价物,其落入本发明的范围内。还应当注意到,存在实施本发明的方法和设备的多种替换方式。因此旨在以下所附权利要求被解释为包括如落入本发明的真实精神和范围内的所有的这些改变、置换和多种替代等价物。

Claims (15)

1.一种经由衬底上的掩模蚀刻蚀刻层中的特征的方法,包括:
将衬底放置在工艺腔室中;
将蚀刻等离于体提供给该工艺腔室,在此该蚀刻等离子体开始蚀刻;
用该蚀刻等离子体蚀刻该蚀刻层中的特征;
在该特征的蚀刻期间修正至少一个蚀刻等离子体参数,以优化等离子体参数至改变的蚀刻深度,并用该修正的等离子体蚀刻直至将该特征蚀刻到一特征深度为止。
2.如权利要求1所述的方法,其中在该特征的蚀刻期间修正至少一个蚀刻等离子体参数以优化等离子体参数是从下述的至少一种中选择的:提供相对于蚀刻停止增加蚀刻侵蚀性以增加特征深度的修正,提供相对于锥形轮廓增加蚀刻侵蚀性的修正,提供通过从具有较高掩模选择性的制法修正到较低选择性来增加对于该掩模的整体选择性的修正,提供移动弯曲位置以减小整体弯曲的修正,以及提供减少整体条纹的修正。
3.如权利要求1至2中任何一个所述的方法,其中该蚀刻层是单层。
4.如权利要求3所述的方法,其中该单层是均匀层。
5.如权利要求1至4中任何一个所述的方法,其中该修正存在大于30秒的时间周期。
6.如权利要求1至5中任何一个所述的方法,其中该修正存在大于该蚀刻的持续时间的50%。
7.如权利要求1至6中任何一个所述的方法,其中该修正是非线性修正。
8.如权利要求1至7中任何一个所述的方法,其中该蚀刻层是介电层。
9.如权利要求1至8中任何一个所述的方法,其中该修正提供了相对于蚀刻停止增加蚀刻侵蚀性的修正。
10.如权利要求1至9中任何一个所述的方法,其中该修正降低了该蚀刻层和该掩模之间的蚀刻选择性。
11.一种由权利要求1至10中任何一个的方法形成的半导体芯片。
12.一种用于执行权利要求1至10中任何一个的方法的设备。
13.一种经由衬底上的掩模蚀刻蚀刻层中的特征的设备,包括:
等离子体工艺腔室,包括:
腔室壁,其形成等离子体处理腔室外壳;
衬底支撑,其用于支撑该等离子体处理腔室外壳内的衬底;
压力调节器,其用于调节该等离子体处理腔室外壳中的压力;
至少一个电极,其用于将功率提供给该等离子体处理腔室外壳以维持等离子体;
进气口,其用于将气体提供到该等离子体处理腔室外壳中;以及
出气口,其用于将气体从该等离子体处理腔室外壳中排出;
气体源,其与该进气口流体连接,
控制器,其可控制地连接至该气体源、该至少一个电极、该压力调节器、该进气口、和该出气口中的至少一个,包括:
至少一个处理器;以及
计算机可读媒质,包括:
计算机可读代码,其用于在该特征蚀刻期间修正至少一个蚀刻等离子体参数以根据蚀刻深度来优化等离子体参数,并利用修正的等离子体来蚀刻直至将该特征蚀刻至特征深度为止。
14.一种经由衬底上的掩模蚀刻蚀刻层中的特征的方法,包括:
将该衬底放置在工艺腔室中;
将第一蚀刻等离子体构成提供给该工艺腔室,其中该第一蚀刻等离子体构成开始蚀刻该蚀刻层中的特征;
提供第二蚀刻等离子体构成,其中该第二蚀刻等离子体构成继续蚀刻该蚀刻层中的特征;以及
提供第三蚀刻等离子体构成,其中该第三蚀刻等离子体构成继续蚀刻该蚀刻层中的特征,其中该第三蚀刻等离子体构成相对于蚀刻停止比该第二蚀刻等离子体构成更有侵蚀性,且该第二蚀刻等离子体构成相对于蚀刻停止比该第一蚀刻等离子体构成更有侵蚀性。
15.如权利要求14所述的方法,其中该第一蚀刻等离子体比该第二蚀刻等离子体更有选择性,且该第二蚀刻等离子体比该第三蚀刻等离子体更有选择性。
CNB2004800350669A 2003-09-26 2004-09-15 具有修正的蚀刻 Expired - Fee Related CN100461345C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/672,151 US7135410B2 (en) 2003-09-26 2003-09-26 Etch with ramping
US10/672,151 2003-09-26

Publications (2)

Publication Number Publication Date
CN1886823A true CN1886823A (zh) 2006-12-27
CN100461345C CN100461345C (zh) 2009-02-11

Family

ID=34376289

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800350669A Expired - Fee Related CN100461345C (zh) 2003-09-26 2004-09-15 具有修正的蚀刻

Country Status (6)

Country Link
US (1) US7135410B2 (zh)
JP (1) JP4791964B2 (zh)
KR (1) KR101117053B1 (zh)
CN (1) CN100461345C (zh)
TW (1) TWI357105B (zh)
WO (1) WO2005031835A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142385A (zh) * 2009-12-15 2011-08-03 朗姆研究公司 蚀刻工具工艺指标方法和装置
CN102768933A (zh) * 2009-01-31 2012-11-07 应用材料公司 用于蚀刻的方法
CN107293470A (zh) * 2013-08-02 2017-10-24 朗姆研究公司 用于蚀刻的快速气体切换
CN107924855A (zh) * 2015-09-18 2018-04-17 科磊股份有限公司 用于控制蚀刻工艺的系统及方法
CN115274488A (zh) * 2022-09-27 2022-11-01 浙江大学杭州国际科创中心 碳化硅裸片与碳化硅掩膜层刻蚀深度选择比预测方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053003B2 (en) 2004-10-27 2006-05-30 Lam Research Corporation Photoresist conditioning with hydrogen ramping
US7202178B2 (en) * 2004-12-01 2007-04-10 Lexmark International, Inc. Micro-fluid ejection head containing reentrant fluid feed slots
JP2006173293A (ja) * 2004-12-15 2006-06-29 Toshiba Corp 半導体装置の製造方法
US20070066074A1 (en) 2005-09-19 2007-03-22 Nace Rossi Shallow trench isolation structures and a method for forming shallow trench isolation structures
US7713430B2 (en) * 2006-02-23 2010-05-11 Micron Technology, Inc. Using positive DC offset of bias RF to neutralize charge build-up of etch features
US7341953B2 (en) * 2006-04-17 2008-03-11 Lam Research Corporation Mask profile control for controlling feature profile
ITMI20062271A1 (it) * 2006-11-27 2008-05-28 Stmicroeletronics S R L Processo di deposizione al plasma con parametri di processo variabili
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
KR101588909B1 (ko) 2007-12-21 2016-02-12 램 리써치 코포레이션 실리콘 구조의 제조 및 프로파일 제어를 이용한 딥 실리콘 에칭
US8609548B2 (en) 2011-06-06 2013-12-17 Lam Research Corporation Method for providing high etch rate
US8440473B2 (en) 2011-06-06 2013-05-14 Lam Research Corporation Use of spectrum to synchronize RF switching with gas switching during etch
CN103633014B (zh) * 2012-08-21 2018-03-30 中国科学院微电子研究所 半导体器件制造方法
CN104078418B (zh) * 2013-03-29 2018-05-25 江苏鲁汶仪器有限公司 半导体器件制造方法
US20140342570A1 (en) * 2013-05-16 2014-11-20 Applied Materials, Inc. Etch process having adaptive control with etch depth of pressure and power
JP6411246B2 (ja) * 2015-03-09 2018-10-24 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
KR20170002764A (ko) 2015-06-29 2017-01-09 삼성전자주식회사 반도체 소자의 제조 방법
KR20220010648A (ko) 2020-07-16 2022-01-26 삼성전자주식회사 플라즈마 식각 장치, 플라즈마 식각 방법 및 그를 포함하는 반도체 소자의 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6313334A (ja) 1986-07-04 1988-01-20 Hitachi Ltd ドライエツチング方法
US4729815A (en) * 1986-07-21 1988-03-08 Motorola, Inc. Multiple step trench etching process
JP2522041B2 (ja) * 1989-04-21 1996-08-07 富士電機株式会社 プラズマエッチング方法
US6040619A (en) * 1995-06-07 2000-03-21 Advanced Micro Devices Semiconductor device including antireflective etch stop layer
US5843226A (en) * 1996-07-16 1998-12-01 Applied Materials, Inc. Etch process for single crystal silicon
ATE251341T1 (de) * 1996-08-01 2003-10-15 Surface Technology Systems Plc Verfahren zur ätzung von substraten
US5807789A (en) * 1997-03-20 1998-09-15 Taiwan Semiconductor Manufacturing, Co., Ltd. Method for forming a shallow trench with tapered profile and round corners for the application of shallow trench isolation (STI)
JP4673457B2 (ja) * 1998-12-28 2011-04-20 東京エレクトロンAt株式会社 プラズマ処理方法
EP1145276A1 (en) * 1998-12-30 2001-10-17 Lam Research Corporation Method and apparatus for etch rate stabilization
US6449038B1 (en) * 1999-12-13 2002-09-10 Applied Materials, Inc. Detecting a process endpoint from a change in reflectivity
US6949203B2 (en) * 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
JP2001345380A (ja) * 2000-05-31 2001-12-14 Toshiba Corp 半導体装置の製造方法および半導体装置
US6599839B1 (en) * 2001-02-02 2003-07-29 Advanced Micro Devices, Inc. Plasma etch process for nonhomogenous film
JP2003243361A (ja) * 2002-02-14 2003-08-29 Tokyo Electron Ltd プラズマエッチング方法
US6828251B2 (en) * 2002-02-15 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improved plasma etching control

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102768933A (zh) * 2009-01-31 2012-11-07 应用材料公司 用于蚀刻的方法
CN102142385A (zh) * 2009-12-15 2011-08-03 朗姆研究公司 蚀刻工具工艺指标方法和装置
CN102142385B (zh) * 2009-12-15 2013-11-20 朗姆研究公司 蚀刻工具工艺指标方法和装置
CN107293470A (zh) * 2013-08-02 2017-10-24 朗姆研究公司 用于蚀刻的快速气体切换
CN107293470B (zh) * 2013-08-02 2020-04-21 朗姆研究公司 用于在晶片上对层进行蚀刻的装置和方法
CN107924855A (zh) * 2015-09-18 2018-04-17 科磊股份有限公司 用于控制蚀刻工艺的系统及方法
CN115274488A (zh) * 2022-09-27 2022-11-01 浙江大学杭州国际科创中心 碳化硅裸片与碳化硅掩膜层刻蚀深度选择比预测方法

Also Published As

Publication number Publication date
KR20060090233A (ko) 2006-08-10
JP4791964B2 (ja) 2011-10-12
JP2007507110A (ja) 2007-03-22
US7135410B2 (en) 2006-11-14
TWI357105B (en) 2012-01-21
KR101117053B1 (ko) 2012-03-13
US20050070117A1 (en) 2005-03-31
CN100461345C (zh) 2009-02-11
TW200520089A (en) 2005-06-16
WO2005031835A1 (en) 2005-04-07

Similar Documents

Publication Publication Date Title
CN100461345C (zh) 具有修正的蚀刻
US7491647B2 (en) Etch with striation control
JP5086090B2 (ja) 水素流量傾斜化によるフォトレジストプラズマコンディショニング工程を含むエッチング方法及び装置
KR101160102B1 (ko) 가스 화학물 및 탄화 수소 첨가의 주기적 조절을 이용하는 플라즈마 스트리핑 방법
CN100543946C (zh) 蚀刻掩模特征临界尺寸的减小
KR101083622B1 (ko) 피쳐 임계 치수의 감소
JP5254351B2 (ja) 酸化物スペーサを使用したピッチ低減
US7772122B2 (en) Sidewall forming processes
US7682516B2 (en) Vertical profile fixing
US20120282780A9 (en) Etch with high etch rate resist mask
US20070264830A1 (en) Pitch reduction
US20090050271A1 (en) Mask trimming
TWI405265B (zh) 均勻控制的蝕刻
US8501627B2 (en) Profile control in dielectric etch
KR20070011306A (ko) 라인 에지 러프니스 컨트롤
US8361564B2 (en) Protective layer for implant photoresist
JP2008507137A (ja) 低誘電体のエッチング

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090211