KR20060090233A - 램핑에 의한 에칭 - Google Patents

램핑에 의한 에칭 Download PDF

Info

Publication number
KR20060090233A
KR20060090233A KR1020067005927A KR20067005927A KR20060090233A KR 20060090233 A KR20060090233 A KR 20060090233A KR 1020067005927 A KR1020067005927 A KR 1020067005927A KR 20067005927 A KR20067005927 A KR 20067005927A KR 20060090233 A KR20060090233 A KR 20060090233A
Authority
KR
South Korea
Prior art keywords
etch
plasma
ramping
feature
etching
Prior art date
Application number
KR1020067005927A
Other languages
English (en)
Other versions
KR101117053B1 (ko
Inventor
케렌 카나릭
아론 에플러
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20060090233A publication Critical patent/KR20060090233A/ko
Application granted granted Critical
Publication of KR101117053B1 publication Critical patent/KR101117053B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 기판 상의 마스크를 통해 에칭 층에 피쳐를 에칭하는 방법을 제공한다. 기판은 프로세스 챔버내에 배치된다. 에칭 플라즈마는 프로세스 챔버에 제공되며, 에칭 플라즈마는 에칭하기 시작한다. 에칭 플라즈마에 의해 피쳐가 에칭 층에 에칭된다. 적어도 하나의 에칭 플라즈마 파라미터가, 변경 에칭 깊이까지 플라즈마 파라미터를 최적화시키기 위해 피쳐의 에칭 동안에 램핑되고, 그 피쳐는, 피쳐가 피쳐 깊이까지 에칭될 때까지, 램핑된 플라즈마로 에칭된다.
에칭 플라즈마, 프로세스 챔버, 피쳐

Description

램핑에 의한 에칭{ETCH WITH RAMPING}
본 발명의 배경
본 발명은 플라즈마 에칭에 관한 것이다. 보다 구체적으로, 본 발명은, 제한하려는 것은 아니지만, 고-애스펙트비 콘택트 (HARC) 와 같은 고 애스펙트비를 갖는 깊은 개구를 형성하기 위한 플라즈마 에칭에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 반도체 디바이스의 피쳐 (feature) 는, 널리 공지된 패터닝 프로세스 및 에칭 프로세스를 이용하여 웨이퍼에서 정의된다. 이들 프로세스에서, 포토레지스트 (PR) 재료가 웨이퍼 상에 증착될 수도 있고, 그 후, PR 재료는 레티클 (reticle) 에 의해 필터링된 광에 노출된다. 통상, 레티클은, 레티클을 통하여 광이 전파되는 것을 차단하는 예시적인 피쳐 형상 (geometry) 으로 패터닝된 글라스 판 (glass plate) 이다.
레티클을 통과한 이후에, 광은 포토레지스트 재료의 표면과 접촉한다. 현상액이 포토레지스트 재료의 일부를 제거할 수 있도록, 광이 포토레지스트 재료의 화학적 조성 (chemical composition) 을 변경시킨다. 포지티브 포토레지스트 재료의 경우에는, 노출된 영역이 제거되고, 네가티브 포토레지스트 재료의 경우에는, 노출되지 않은 영역이 제거된다. 그 후에, 웨이퍼를 에칭하여, 포토레지스트 재료에 의해 더 이상 보호받지 않는 영역으로부터 하위 재료 (underlying material) 를 제거함으로써, 웨이퍼가 에칭된다.
통상, 집적 회로의 커플링 캐패시턴스는, 유전체층을 형성하기 위해 이용되는 재료의 유전 상수 (k) 에 정비례한다. 통상적으로, 종래 집적 회로에서의 유전체 층은 약 4.0 의 유전 상수를 갖는 SiO2 로 형성되어 왔다. 반도체 디바이스에서의 선밀도의 증가 및 주파수의 동작의 결과로서, SiO2 로 형성된 유전체 층은, 증가된 커플링 캐패시턴스 레벨을 피하도록 요구된 범위로 도전성 선 (conductive lines) 을 효율적으로 절연시킬 수 없다.
집적 회로에서의 커플링 캐패시턴스 레벨을 감소시키기 위한 노력으로, 반도체 산업은, SiO2 의 유전 상수보다 낮은 유전 상수를 가지며, 집적 회로에 유전체 층을 형성하는데 있어서 이용하기에 적절한 재료를 개발하기 위한 연구에 착수하고 있다. 종종, "로우-k 재료" 라고 지칭되는 다수의 장래성 있는 재료들이 개발되어 왔다. 명세서 및 특허 청구범위에 있어서, 로우-k 재료는 4 미만인 유전 상수 (k) 를 갖는 재료로서 정의된다. 플루오로실리케이트 글라스 (fluorosilicate glass) 는 로우-k 유전체의 일 실시예이며, 이것은 약 3.7 의 유전 상수를 갖는다. 이것은 SiO2 로 도핑된 약 7 내지 9 % 의 플루오르를 포함한다.
로우-k 재료들의 또 다른 관심있는 분류는 유기실리케이트 글라스, 또는 OSG 를 포함하는 화합물이다. 제한하려는 것은 아니지만, 예로써, 이러한 유기실리케이트 유전체는, 캘리포니아주 산호세 소재의 Novellus 의 CORALTM ; 캘리포니아주 산타클라라 소재의 Applied Materials 의 Black DiamondTM ; 네덜란드 소재의 ASM International N.V. 로부터 입수가능한 AuroraTM ; 캘리포니아주 산타클라라 소재의 Sumitomo Chemical America, Inc. 의 Sumika Film® 및 뉴저지주 모리스타운 소재의 Allied Signal 의 HOSPTM 을 포함한다. 유기실리케이트 글라스 재료는 밀도 및 그에 따라 재료의 유전 상수를 낮추는 이산화 규소 격자 (lattice) 에 포함된 탄소 및 수소 원자를 갖는다. 통상, 이러한 필름에 대한 유전 상수는 3.0 미만이다.
고-애스펙트비 개구는 개구 직경 비에 대하여 고 개구부 깊이 (high opening depth) 를 갖는다. 포토레지스트 마스크 또는 하드 마스크와 같은 마스크는, 개구 패턴을 제공하기 위해 이용된다. 고 애스펙트비 개구의 에칭을 허용하기 위해 두꺼운 마스크가 요구되는 경우, 개구의 임계 치수 (critical dimension) 는 마스크의 두께에 의해 제한될 수도 있다.
포토레지스트의 다양한 생성이 개발되고 있다. 새로운 포토레지스트는 에칭하는 것을 덜 방해할 수도 있다. 이러한 포토레지스트를 이용하는 에칭은 낮은 선택도를 가질 수도 있다.
발명의 요약
전술한 것을 달성하기 위해, 그리고 본 발명의 목적에 따라서, 기판 위의 마스크를 통해 에칭 층에 피쳐를 에칭하는 방법이 제공된다. 기판은 프로세스 챔버 내에 배치된다. 에칭 플라즈마가 프로세스 챔버에 제공되며, 그 에칭 플라 즈마는 에칭하기 시작한다. 피쳐는 에칭 플라즈마로 에칭 층에서 에칭된다. 적어도 하나의 에칭 플라즈마 파라미터는 피쳐의 에칭 동안에 램핑되어, 변경 에칭 깊이에 대한 플라즈마 파라미터를 최적화시키고, 그 피쳐가 피쳐 깊이까지 에칭될 때까지, 그 피쳐는 램핑된 플라즈마로 에칭된다.
이하, 본 발명의 상세한 설명에서 그리고 다음의 도면과 관련하여 본 발명의 다양한 특징은 보다 상세히 기술한다.
도면의 간단한 설명
본 발명은 제한하려는 것이 아니라 예로써 도시되며, 첨부된 도면의 도에서, 동일한 참조 부호는 유사한 구성요소를 나타낸다.
도 1 은 본 발명의 일 실시형태의 하이 레벨 플로우 차트이다.
도 2a 및 2b 는 본 발명에 따라 프로세싱된 기판의 개략적인 단면도이다.
도 3 은 본 발명의 바람직한 실시형태에서 이용될 수도 있는 프로세스 챔버의 개략도이다.
도 4 는 프로세스 챔버로의 에칭 플라즈마의 제공에 대한 일 실시형태의 보다 상세한 플로우 차트이다.
도 5 는 에칭 가스를 형성하는 가스들 중 하나의 가스에 대한 플로우 레이트 대 시간의 그래프이다.
도 6 은 이산적이고 불연속적인 스텝 함수 램프의 그래프이다.
도 7 은 기준선 메인 에칭과 제 1 램프 에칭에 대한 포토레지스트 선택도의 그래프이다.
도 8a 및 8b 는, 본 발명의 실시형태에서 이용된 제어기를 구현하기에 적절한 컴퓨터 시스템을 도시한 도면이다.
도 9a 내지 9c 는, 포토레지스트가 스트립된 이후에, 제 1 램프 에칭의 다양한 단계에서 피쳐의 단면에 대한 현미경 사진이다.
도 9d 는, 포토레지스트가 스트립된 이후에, 기준선 메인 에칭을 이용하여 에칭된 피쳐의 단면에 대한 현미경 사진이다.
도 10a 내지 10c 는, 포토레지스트가 스트립되기 이전에, 제 1 램프 에칭의 다양한 단계에서의 피쳐의 단면에 대한 현미경 사진이다.
도 10d 는, 포토레지스트가 스트립되기 이전에, 기준선 메인 에칭을 이용하여 에칭된 피쳐의 단면에 대한 현미경 사진이다.
도 11a 는, 포토레지스트가 스트립된 이후에, 제 2 램프 테스트 메인 에칭을 이용하여 에칭된 피쳐의 단면에 대한 현미경 사진이다.
도 11b 는, 포토레지스트가 스트립된 이후에, 기준선 에칭을 이용하여 에칭된 피쳐의 단면에 대한 현미경 사진이다.
바람직한 실시형태의 상세한 설명
다음으로, 본 발명은 첨부된 도면에 도시된 바와 같이, 본 발명에 대한 다수의 바람직한 실시형태를 참조하여 상세히 기술된다. 다음의 설명에 있어서, 다수의 특정 설명은, 본 발명의 완전한 이해를 제공하기 위하여 설명된다. 그러나, 본 발명은 이런 특정 설명들의 일부 또는 모든 설명 없이도 실시될 수도 있다는 것을 당업자는 알고 있다. 다른 경우에, 널리 공지된 프로세스 스텝 및/또 는 구조는, 본 발명을 불필요하게 모호하게 하지 않기 위해 상세히 기술하지 않았다.
도 1 은 본 발명의 일 실시형태의 하이 레벨 플로우 차트이다. 에칭 층 및 마스크를 갖는 기판이 프로세스 챔버에 제공된다 (단계 104). 도 2a 는, 웨이퍼의 일부 또는 웨이퍼 상의 층일 수도 있는 기판 (204) 의 개략적인 단면도이다. 에칭 층 (208) 은 기판 (204) 상에 형성된다. 에칭 층 (208) 이 기판 (204) 상에 존재하는 것으로 도시되지만, 다른 실시형태에서는, 하나 이상의 층이 에칭 층 (208) 과 기판 (204) 사이에 존재할 수도 있다. 마스크 (212) 는 에칭 층 (208) 상에 형성된다. 마스크 (212) 가 에칭 층 (208) 상에 도시되지만, 다른 실시형태에서는, 반사방지 코팅 (anti-reflective coating) 과 같은 하나 이상의 층이 마스크 (212) 와 에칭 층 (208) 사이에 배치될 수도 있다. 바람직한 실시형태에서, 에칭 층 (208) 은 단일 층이다. 그 단일 층은, 에칭 층을 형성하는 단일 층의 두께가 전부 균일한 것이 바람직하다.
도 3 은 본 발명의 바람직한 실시형태에서 이용될 수도 있는 프로세스 챔버 (300) 의 개략도이다. 이 실시형태에서, 플라즈마 프로세싱 챔버 (300) 는 캘리포니아주 프레몬트 소재의 Lam® Research Corp. 에 의해 제작된 200mm 의 2300 Exelan 이며, 이것은, 구속 링 (confinement ring; 302), 상부 전극 (304), 하부 전극 (308), 가스 소스 (gas source; 310), 및 배기 펌프 (320) 를 포함한다. 가스 소스 (310) 는 제 1 가스 소스 (312), 제 2 가스 소스 (314) 및 제 3 가스 소 스 (316) 를 포함할 수도 있다. 플라즈마 프로세싱 챔버 (300) 내에서, 에칭 층이 증착된 기판 웨이퍼 (204) 는 하부 전극 (308) 상에 위치된다. 하부 전극 (308) 은 기판 웨이퍼 (204) 를 홀딩시키기 위한 적절한 기판 처킹 메커니즘 (substrate chucking mechanism; 예를 들어, 정전형, 기계 클램핑 등) 을 포함한다. 반응기 상부 (reactor top; 328) 는 하부 전극 (308) 에 바로 대향하여 배치되는 상부 전극 (304) 을 포함한다. 상부 전극 (304), 하부 전극 (308) 및 구속 링 (302) 은 구속된 플라즈마 볼륨 (340) 을 정의한다. 가스는, 가스 소스 (310) 에 의해, 가스 인렛 (343) 을 통하여 구속된 플라즈마 볼륨에 공급되고, 구속 링 (302) 을 통하여 구속된 플라즈마 볼륨으로부터 배출되고 배기 펌프 (320) 에 의해 배기 포트로부터 배출된다. 배기 펌프 (320) 는 플라즈마 프로세싱 챔버를 위한 가스 아웃렛을 형성한다. 이 실시형태에서, 상부 전극 (304) 은 접지된다. RF 소스 (348) 는 하부 전극 (308) 에 전기적으로 연결된다. 챔버 벽 (352) 은, 구속 링 (302), 상부 전극 (304) 및 하부 전극 (308) 이 배치된 플라즈마 인클로져 (enclosure) 를 정의한다. RF 소스 (348) 는 27 MHz 전원 및 2 MHz 전원을 포함할 수도 있다. RF 전력을 전극에 연결하는 상이한 결합이 가능하다. 제어기 (335) 는 RF 소스 (348), 배기 펌프 (320), 구속 링 (302), 증착 가스 소스 (312) 에 연결된 제 1 제어 밸브 (337), 에칭 가스 소스 (314) 에 연결된 제 2 제어 밸브 (339) 및 부가적인 가스 소스 (316) 에 연결된 제 3 제어 밸브 (341) 에 제어가능하게 연결된다. 가스 인렛 (343) 은 가스 소스 (312, 314, 316) 로부터 플라즈마 프로세싱 인클로져로 가스를 제공한다. 샤워헤드 (showerhead) 는 가스 인렛 (343) 에 연결될 수도 있다. 가스 인렛 (343) 은, 각각의 가스 소스를 위한 단일 인렛 또는 각각의 가스 소스를 위한 상이한 인렛 또는 각각의 가스 소스 또는 다른 가능한 결합을 위한 복수의 인렛일 수도 있다. 본 발명의 다른 실시형태는, Lam Reaserch Inc. 에 의해 제작된 2300 Exelan 과 같은 플라즈마 프로세스 챔버의 다른 유형을 이용할 수도 있다.
그 후, 에칭 플라즈마가 프로세스 챔버 (300) 에 제공된다 (단계 108). 도 4 는 프로세스 챔버에 에칭 플라즈마를 제공하는 (단계 108) 일 실시형태의 보다 상세한 플로우 차트이다. 이것은, 에칭 가스를 프로세스 챔버 (300) 에 제공함으로써 행해질 수도 있다 (단계 404). 에칭 가스는 하나 이상의 가스들의 혼합물일 수도 있다. 예를 들어, 에칭 가스는 제 1 가스 소스 (312) 로부터의 제 1 가스, 제 2 가스 소스 (314) 로부터의 제 2 가스, 및 제 3 가스 소스 (316) 로부터의 제 3 가스의 혼합물일 수도 있다. 그 후, 에칭 가스는 에칭 플라즈마로 변형될 수도 있다 (단계 408). 상기 도시된 프로세스 챔버 (300) 에서, 이것은, RF 전원 (348) 으로부터, 에칭 가스를 에칭 플라즈마로 변형시키기 위해 에칭 가스를 여기시키는 하부 전극 (308) 으로 RF 전력을 제공함으로써 행해졌다.
도 8a 및 도 8b 는 본 발명의 실시형태에서 이용된 제어기 (335) 를 구현하기에 적절한 컴퓨터 시스템 (800) 을 도시한 것이다. 도 8a 는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 도시한다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 포켓용 디바이스로부터 거대한 슈퍼 컴퓨터까지의 다수의 물리적인 형태를 가질 수도 있다. 컴퓨터 시스템 (800) 은 모니터 (802), 디스 플레이 (804), 하우징 (806), 디스크 드라이브 (808), 키보드 (810), 및 마우스 (812) 를 포함한다. 디스크 (814) 는 컴퓨터 시스템 (800) 으로 및 컴퓨터 시스템 (800) 으로부터 데이터를 전송하기 위해 이용되는 컴퓨터 판독가능 매체이다.
도 8b 는 컴퓨터 시스템 (800) 에 대한 블록도의 일 실시예이다. 광범위한 다양한 서브시스템이 시스템 버스 (820) 에 부착된다. 프로세서 (822; 중앙 프로세싱 유닛, 또는 CPU 라고도 지칭됨) 는 메모리 (824) 를 포함하는, 저장 디바이스에 커플링된다. 메모리 (824) 는 랜덤 액세스 메모리 (RAM) 및 판독 전용 메모리 (ROM) 를 포함한다. 당업계에 널리 공지된 바와 같이, ROM 은 단방향으로, CPU 에 데이터 및 명령을 전송하도록 작동하고, RAM 은 통상, 양방향 방식으로, 데이터 및 명령을 전송하도록 이용된다. 이런 2 가지 유형의 메모리는 하술되는 임의의 적절한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (826) 는, 부가적인 데이터 저장 용량을 제공하고 하술된 컴퓨터 판독가능 매체 중 임의의 매체를 포함할 수도 있는 CPU (822) 에 양방향으로 커플링된다. 고정 디스크 (826) 는 프로그램, 데이터 등을 저장하기 위해 이용될 수도 있고, 통상, 1차 저장 매체 보다 느린 2 차 저장 매체 (하드 디스크와 같은) 이다. 고정 디스크 (826) 내에 유지된 정보는, 적절한 경우에, 메모리 (824) 의 가상 메모리로서 표준 방식으로 포함될 수도 있음을 알 수 있다. 이동식 디스크 (814) 는, 하술된 컴퓨터 판독가능 매체 중 임의의 매체의 형태를 취할 수도 있다.
또한, CPU (822) 는 디스플레이 (804), 키보드 (810), 마우스 (812) 및 스피커 (830) 와 같은 다양한 입/출력 디바이스에 커플링된다. 통상, 입/출력 디바 이스는, 비디오 디스플레이, 트랙볼, 마우스, 키보드, 마이크로폰, 터치 민감형 디스플레이 (touch sensitive displays), 변환기 카드 판독기 (transducer card readers), 마그네틱 또는 페이퍼 테이프 판독기, 태블릿, 자동 기록계, 음성 또는 필체 인식기 (voice or handwriting recognizers), 바이오메트릭 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. 옵션으로, CPU (822) 는 네트워크 인터페이스 (840) 를 이용하여 또 다른 컴퓨터 또는 통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스에 의해, CPU 가 상술된 방법 단계를 수행하는 중에, 네트워크로 정보를 출력하거나, 네트워크로부터 정보를 수신할 수도 있음을 알게 된다. 또한, 본 발명의 방법 실시형태는 오직, CPU (822) 에서만 실행할 수도 있거나, 인터넷과 같은 네트워크를 통해, 프로세싱의 일부를 공유하는 원격 CPU 와 함께 실행할 수도 있다.
또한, 본 발명의 실시형태는, 다양한 컴퓨터 구현 동작을 수행하기 위해 컴퓨터 코드를 포함한 컴퓨터 판독가능 매체를 갖는 컴퓨터 저장 제품 (storage product) 에 관한 것이다. 특히, 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 설계되고 구성될 수도 있고, 또는 컴퓨터 소프트웨어 분야의 당업자에게 널리 공지되어 이용가능한 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 제한하려는 것은 아니지만, 하드 디스크, 플로피 디스크 및 마그네틱 테이프와 같은 마그네틱 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬 디스크 (floptical disks) 와 같은 자기-광학 매체 (magneto-optical media); 및 주문형 집적 회로 (ASIC), 프로그램가능한 논리 디바이스 (PLC) 및 ROM 과 RAM 디바 이스와 같이 프로그램 코드를 저장하고 실행시키도록 특별하게 구성된 하드웨어 디바이스를 포함한다. 컴퓨터 코드의 예는, 컴파일러에 의해 생성된 기계 코드, 및 인터프리터를 이용하여 컴퓨터에 의해 실행된 상위 레벨 코드를 포함한 파일을 포함한다. 또한, 컴퓨터 판독가능 매체는, 반송파에 수록된 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
반응기에서, 에칭 플라즈마는 마스크를 통해 적어도 하나의 피쳐를 에칭하도록 이용된다 (단계 112). 에칭은 적어도 하나의 에칭 파라미터를 램핑 (ramping) 함으로써 최적화된다 (단계 116). 에칭 플라즈마 파라미터는 결과 플라즈마 조성을 변경시키기 위해 제어가능하게 변경될 수도 있는 임의의 변수이다. 바람직한 실시형태에서, 램핑된 에칭 파라미터는, 에칭 가스를 형성하는 가스들 중 적어도 하나에 대한, 압력의 증가 및 플로우의 증가 중 적어도 하나이다. 다른 실시형태에서, 여기 전력 (excitation power), 바이어스 전력, RF 주파수, 온도, 웨이퍼 하의 He 플로우, 구속 링 위치, 갭 길이, 또는 플라즈마 조성을 변경시키는 (제한하려는 것은 아니지만, 가스 챔버의 잔여 시간에 대한 변경을 포함함) 임의의 다른 파라미터을 변경시키는 임의의 다른 파라미터과 같은 다른 에칭 파라미터가 램핑될 수도 있다. 명세서 및 특허 청구범위에서, 램핑은 플라즈마 파라미터를 변경시키는 프로세스로서 정의되어, 소정의 층의 에칭 깊이까지의 에칭을 양호하게 최적화시킨다.
플라즈마 파라미터의 변경은 에칭 플라즈마 조성에 변경을 초래한다. 예 를 들어, 가스 플로우가 증가될 경우, 프로파일에 대한 상이한 에칭 특성, 선택도, 및 효과를 가질 수도 있는 새로운 에칭 플라즈마 조성이 결과로서 생긴다. 또한, 바이어스 전력의 증가는 프로파일에 대한 상이한 에칭 특성, 선택도 및 효과를 갖는 상이한 에칭 플라즈마 조성을 제공할 수도 있다. 램핑에 의해 플라즈마 조성을 변경시키는 이유들 중 일부는: 1) 피쳐가 깊어 짐에 따라 소정의 레시피 (recipe) 에 대해 발생하는 에칭 특성에서의 자연적인 변경에 기초한 소정의 결과에 대해 플라즈마 조성을 최적화시키는 것이다. 애스펙트 비 의존 에칭 (ARDE 또는 RIE-lag) 라고도 하는 이러한 현상은, 통상, 에칭 반응 (reaction) 에 관련된 종들을 피쳐의 저부로 전송하기 위해 감소된 효율성에 기여하게 된다. 물론, 플라즈마 조성이 상이한 피쳐 깊이에 대해 다르게 피쳐에 영향을 주고, 각각의 결과에 대한 최적의 레시피가 에칭 프로세스 대로 변경할 수 있기 때문에, 플라즈마가 램핑된다. 2) 프로세스 동안, 비교적 "공격적인" 레시피의 이용을 제한하는 것이다. 전체 에칭 프로세스 동안이라기보다는, 필요에 따라, 에칭 시간의 일부 동안에만 이용될 때에, 램핑은 공격적인 방법의 이용을 최소화한다. 또한, 3) 다수의 단계를 통해 프로세스를 램핑함으로써 단일 단계의 레시피에 의해 야기된 원하지 않는 효과를 최소화시키는 것이다.
램핑된 프로세스의 가능한 구현은 다음 섹션에서 기술한다. 램핑에 의한 에칭의 최적화는 다양한 결과를 달성하기 위해 이용될 수도 있으며, 다양한 결과들 중 일부는 서로 관련된다. 램핑에 의해 제공되는 하나의 최적화는, 에칭 종료 및/또는 상당히 테이퍼링된 프로파일에 대하여 에칭 플라즈마의 에칭 공격도를 증 가시키기 위해 램핑을 이용할 수도 있다. 에칭 종료에 대한 공격적인 에칭은, 프로세스의 전체 지속기간에 적용된다면, 에칭 종료에 대하여 덜 공격적인 에칭인 레시피 보다 더 큰 깊이에서 에칭 종료하는 레시피를 갖는다. 에칭에서의 상당히 테이퍼링된 프로파일은 2 도 이상의 테이퍼를 야기한다. 테이퍼링된 프로파일에 대해 공격적인 에칭은, 테이퍼링된 프로파일에 대해 덜 공격적인 에칭 보다 더 작은 각을 갖는 테이퍼를 야기하는 에칭이다. 또 다른 최적화는 마스크를 보존하는데 이용될 수도 있다. 이러한 일 실시형태에서, 비교적 낮은 마스크 에칭 레이트로 시작한 후, 램프 시간에 걸쳐 마스크 에칭 레이트를 증가시키는 램핑이 제공되어, 마스크 에칭 레이트의 전체적인 감소 및 마스크에 대한 선택도의 전체적인 향상을 야기한다. 변경 피쳐 깊이에 대한 마스크 에칭 레이트 레시피를 최소화시키기 위해 램프가 최적화되기 때문에, 이런 유형의 램프는 마스크를 유지한다. 또 다른 최적화는 보잉 (bowing) 을 감소시키기 위해 이용될 수도 있다. 이러한 일 실시형태에서, 램프에 의해 제공된 상이한 에칭 조건으로 보우 (bow) 의 위치를 변경시키는 램프가 제공된다. 그렇게 하여, 램프 동안에 보우의 연속적인 이동으로 인한 보우의 감소로 피쳐가 에칭된다. 또 다른 최적화는, 감소된 줄무늬 (striation) 의 네트 결과를 램프에 제공할 수도 있다. 램프 프로세스의 시작 시에 더 적은 줄무늬를 야기하는 레시피를 활용하면서, 램프는 프로세스 동안에 필요로 할 때에만 이용될 레시피를 허용한다
도 5 는 에칭 가스를 형성하는 가스들 중 하나의 가스의 플로우 레이트 대 시간의 그래프이다. 상이한 램프 방식은 램프 시간에 걸쳐 에칭 파라미터를 증 가시키거나 감소시키기 위해 이용될 수도 있다. 도시를 목적으로, 임의의 수의 상기 열거된 파라미터들이 실제로 램핑될 수 있지만, 여기서는, 플로우 레이트 파라미터가 램핑 방식을 위해 이용된다. 선형 램프 (508) 는, 도시된 바와 같이, 플로우 레이트가 시간에 대해 선형적으로 증가하는 램프이다. 서브-선형 램프 (512) 는, 도시된 바와 같이, 플로우 레이트가 시간에 대해 서브 선형 방식으로 증가하거나 감소하는 램프이다. 이러한 유형의 램핑의 일 실시예는, 지수, 2 차 또는 쌍곡선 함수이지만, 더 복잡한 다수의 다른 함수가 또한 적절할 수 있다. 수퍼-선형 램프 (504) 는, 도시된 바와 같이, 플로우 레이트가 시간에 대해 수퍼 선형 방식으로 증가하거나 감소하는 램프이다. 이 그래프에서의 모든 램프들은, 실제로, 그 램프와 유사한 일련의 이산 스텝 또는 소프트웨어와 거의 같아지게 될 수 있는 연속적인 램프이다. 바람직하게, 그 램프 방식은 비 선형이다.
도 6 은 이산적이고 비연속적인 스텝 함수 램프 (604) 의 그래프이다. 이런 이산 램프 (604) 는 시간에 대해 이산적인 스텝으로 플로우를 증가시킨다. 점선 (616) 은, 이산 램프 (604) 가 시간에 대해 플로우의 선형 증가를 제공하는 것을 나타낸다. 이 실시예에서는, 7 개의 이산적인 스텝을 나타낸다. 다른 실시형태는 더 많거나 더 적은 스텝을 가질 수도 있다. 바람직하게, 스텝 함수 램프는 적어도 3 개의 스텝을 갖는다. 보다 바람직하게, 스텝 함수 램프는 적어도 5 개의 스텝을 갖는다. 보다 바람직하게, 스텝 함수 램프는 적어도 7 개의 스텝을 갖는다. 보다 바람직하게, 스텝 함수 램프는, 연속적인 램프와 가장 근접하게 유사하도록 소프트웨어가 합리적으로 제공할 수 있을 만큼 다수의 스텝을 갖는다. 이산적인 스텝을 이용하는 램핑에 대해, 램핑 시간의 지속 기간은 제 1 스텝의 종단으로부터 마지막 스텝의 시작까지로 정의된다. 이러한 정의에 따라, 도시된 바와 같이, 램핑은, 시간 (t1) 으로부터 시간 (t2) 까지이다. 스텝이 개별적으로 수동적으로 기록될 수도 있고, 또는 종점이 특정될 때, 컴퓨터에 의해 생성될 수도 있다. 도 5 에 도시된 실시예에서는, 램핑이 선형이지만, 다른 실시형태에서는, 램핑이 비 선형일 수도 있다.
일 실시형태에서, 오직 단일 가스가 램핑된다. 다른 실시형태에서, 더 많은 가스가 램핑된다. 복수의 가스들 및 다른 램핑 파라미터는 개별적인 램핑 함수로 램핑될 수도 있고 또는 동일한 램프 함수로 함께 램핑될 수도 있다.
이 실시형태에서, 램핑의 목적은, 피쳐가 제 1 에칭될 때, 플라즈마가 짧은 피쳐 깊이에 대해 최적화된다는 것이다. 작은 애스펙트 비를 위한 마스크 선택도에 대해 램프를 최적화시키기 위하여, 더 높은 애스펙트 비 보다 에칭 종료에 더 근접한 조건이 이용될 수도 있다. 예를 들어, 낮은 애스펙트 비로, 포토레지스트를 보존하는 플라즈마 파라미터를 갖는 프로세스를 이용할 수도 있다. 이것은, 전체적으로 증가된 에칭 선택도 및 마스크의 증가된 보존을 제공한다. 피쳐가 더 깊게 될수록, 더 깊은 피쳐를 에칭하기 위해 더 공격적인 에칭을 제공하도록 플라즈마 조성이 램핑-업되지만, 이것은 종종, 선택도를 희생시킨다. 가스를 램핑함으로써, 스텝의 깊이에 의해 특정된 필요에 따라 에칭은 더 공격적이게 된다. 3 개 이상의 계산의 램프에 제공된 바와 같이, 공격도를 에칭 깊이에 근 접하게 맞추는 것은 마스크 에칭과 같은 프로세스 희생을 최소화시킨다. 공격적인 스텝을 이용하면, 전체 에칭에 걸쳐 더 빠르게 마스크를 침식시켜, 임계 치수를 증가시키는 더 두꺼운 마스크를 요구한다. 램핑에서, 공격적인 에칭은 더 높은 애스펙트 비에 대해 필요로 할 때에만 이용된다.
도 2b 는, 고 애스펙트 비 피쳐 (216) 가 마스크 (212) 를 통해 에칭 층 (208) 으로 에칭된 이후에, 에칭 층 (208) 을 갖는 기판 (204) 의 개략적인 단면도이다. 이 실시예에서, (비록 모두는 아니지만) 거의 모든 마스크 (212) 가 피쳐 (216) 의 에칭 단계 동안에 제거된다. 더 작은 임계 치수를 야기하는 더 얇은 마스크를 고려하기 위해, 피쳐 에칭은 가능한 약간의 마스크 재료를 제거하도록 가능한 선택적인 것을 원한다.
본 발명의 이점 중 한가지 이점은, 더 작은 임계 치수를 제공하는 더 얇은 마스크를 사용하여 더 깊은 고 애스펙트 비 에칭을 제공하는 것이다. 동시에 발생할 수 있고 또는 이전의 실시형태와 별도로 최적화될 수 있는 또 다른 이점은 보우 감소이다. 요구는 직사각형 에칭 프로파일이 수직 측벽을 갖는 것이다. 보우 폭은, 프로파일의 상부에서의 CD 와 가장 폭 넓은 위치에서의 CD 사이의 차이로서 정의된다. 보우의 위치의 깊이는 에칭 프로세스에 의존하여 이동할 수 있다. 일련의 레시피에 의한 위치들의 범위내에서 생산된 보우가 단일 위치에서 생산된 보우에 비해 평탄하게 된다는 것이 이점이다. 여기서 도시된 바와 같이, 램프의 이점은, 단일 램프 방식을 사용하여 한번에 다수의 에칭 특성을 최적화시킬 능력이다. 본 발명에 의해 제공될 수도 있는 램핑 최적화의 예는, 에칭 선택도, 보우 제어, 줄무늬 제어, 상부 및 저부 CD 의 제어, 에칭 레이트, 및 프로파일 제어 (바람직하게, 직사각형 프로파일을 형성함) 이다.
실시예
본 발명의 일 실시예에서, 기판은 실리콘 기판이고, 에칭 층은 이산화 규소 절연체층이며, 마스크는 포토레지스트 마스크이다.
기준선 메인 에칭
절연체층의 기준선 메인 에칭은 다음의 레시피를 이용하는 상기 언급된 Exelan 에서 수행된다. 프로세스 챔버 압력은 약 45 millitorr로 설정되었다. 27MHz RF 소스는 하부 전극에 약 1500 와트의 전력을 제공하였다. 2MHz RF 소스는 하부 전극에 약 1500 와트의 전력을 제공하였다. 에칭 가스를 형성하는 300 sccm Ar, 30 sccm C4F8 및 10 sccm O2 의 플로우가 제공되었다. 기판을 냉각시키기 위한 헬륨 냉각 압력은 20 Torr 였다. 하부 전극은 0 ℃ 로 유지되었다. 상부 전극은 140 ℃ 로 유지되었다. 기준선 에칭은 약 250 초 동안 수행되었다.
제 1 램프 테스트 메인 에칭
제 1 램프 테스트 메인 에칭은 다음의 방법을 사용하여 5 스텝 프로세스를 포함하였다. 에칭 단계에서, 프로세스 챔버 압력은 45 millitorr 로 설정되었다. 27MHz RF 소스는 하부 전극에 약 1500 와트의 전력을 제공하였다. 2MHz RF 소스는 하부 전극에 약 1500 와트의 전력을 제공하였다. 기판을 냉각 시키기 위한 헬륨 냉각 압력은 20 Torr 였다. 하부 전극은 0 ℃ 로 유지되었다. 상부 전극은 140 ℃ 로 유지되었다.
제 1 단계에서, 에칭 가스를 형성하는 약 170 sccm Ar, 15 sccm C4F8, 및 6 sccm O2 의 플로우가 제공되었다. 제 1 단계는 50 초 동안 수행되었다. 제 2 단계에서, 에칭 가스를 형성하는 약 200 sccm Ar, 19 sccm C4F8, 및 7 sccm O2 의 플로우는, 쿠폰 1 이 제공된 150 초 동안 제공되었다. 제 3 단계에서, 에칭 가스를 형성하는 약 220 sccm Ar, 21 sccm C4F8, 및 7 sccm O2 의 플로우는 70 초 동안 제공되었다. 제 4 단계에서, 에칭 가스를 형성하는 약 250 sccm Ar, 23 sccm C4F8, 및 8 sccm O2 의 플로우는, 쿠폰 2 가 제공된 60 초 동안 제공되었다. 제 5 단계에서, 에칭 가스를 형성하는 약 300 sccm Ar, 30 sccm C4F8, 및 10 sccm O2 의 플로우는, 쿠폰 3 이 제공된 40 초 동안 제공되었다. 따라서, 모든 3 개의 구성성분 가스들의 플로우 레이트는 개별적으로 램핑-업된다.
도 7 은 기준선 메인 에칭 (704) 와 제 1 램프 에칭 (708) 에 대한 포토레지스트 선택도의 그래프이다. 그래프로부터 볼 수 있는 바와 같이, 제 1 램프 에칭의 초기 선택도는 기준선 메인 에칭의 선택도보다 더 크다. 프로세스의 종료시에, 제 1 램프 에칭의 램핑은, 제 1 램프 에칭의 선택도를 기준선 에칭의 선택도와 거의 유사하게 한다. 전체적으로, 훨씬 더 적은 포토레지스트는, 기준선 메인 에칭보다 제 1 램프 에칭 동안 제거된다. 따라서, 제 1 램프 에칭은, 피쳐 의 임계 치수를 향상시키는 훨씬 더 얇은 포토레지스트 마스크를 이용할 수도 있다.
표 1
Figure 112006021012006-PCT00001
표 1 은, 기준메인선 에칭 및 제 1 램프 에칭의 상이한 쿠폰들에 대한 보우 폭, 깊이, 애스펙트 비, 및 프로세스 시간을 나타낸다. 기준선 메인 에칭의 보우 폭은 0.257 마이크론이다. 제 1 램프 에칭의 다양한 스테이지의 보우 폭은 0.257 마이크론 미만이다. 깊이는, 제 1 램프 에칭이 더 깊은 에칭 깊이를 제공하는 것을 나타낸다. 또한, 표 1 은, 제 1 램프 에칭이 마스크의 감소된 소비로 인해 더 높은 애스펙트 비를 제공하는 것을 나타낸다.
표 2
Figure 112006021012006-PCT00002
표 2 는, 램핑된 에칭의 다양한 스테이지에서의 각각의 쿠폰 및 기준선 에칭에 대한 에칭된 다량의 누적 포토레지스트 및 누적된 선택도를 나타낸다.
도 10a 는, 제 1 램프 에칭의 제 2 단계 이후의 피쳐 (1004) 의 단면의 현미경사진이다. 제 1 단계 및 제 2 단계의 높은 선택도는 큰 포토레지스트 두께 (1008) 를 제공한다. 도 10b 는, 제 1 램프 에칭의 제 4 단계 이후의 피쳐 (1004) 의 단면의 현미경사진이다. 제 3 에칭 단계 및 제 4 에칭 단계는, 도시된 바와 같이, 더 높은 애스펙트 비로 에칭을 허용하고, 기준선의 선택도에 근접하다. 도 10c 는, 제 1 램프 에칭의 제 5 단계 이후의 피쳐 (1004) 의 단면의 현미경사진이다. 제 5 단계는, 도시된 바와 같이, 더 높은 애스펙트 비로 에칭을 허용하고, 그것의 선택도는 기준선 에칭의 것과 유사하다. 도 10d 는, 기준선 메인 에칭을 이용하여 에칭된 피쳐 (1016) 의 단면의 현미경사진이다. 기준선 메인 에칭으로부터 형성된 피쳐 (1016) 는, 총 프로세스 시간의 감소로 인해, 제 1 램프 에칭으로부터 형성된 피쳐 (1004) 만큼 깊지 않다. 또한, 기준선 메인 에칭으로부터의 피쳐 (1016) 는 제 1 램프 에칭으로부터 형성된 피쳐 (1004) 보다 더 보잉한 것을 나타내는 것이며, 오직 더욱 악화되도록, 램핑된 에칭의 깊이까지 그것을 에칭시킨다. 또한, 기준선 메인 에칭으로부터의 피쳐 (1016) 가 제 1 램프 에칭의 제 5 단계 이후의 피쳐 (1004) 만큼 깊지 않더라도, 제 5 에칭 단계 이후의 포토레지스트 마스크의 두께 (1010) 는 기준선 메인 에칭 이후의 포토레지스트 마스크의 두께 (1018) 보다 더 크다. 이것은 더 얇은 마스크를 제 1 램프 에칭용으로 이용하게 하여, 더 두꺼운 포토레지스트 마스크를 갖는 기준선 메인 에칭을 이용하여 획득될 수 있는 것보다 더 깊은 피쳐를 획득한다. 한편, 램핑을 이용하여 더 깊은 에칭을 위해 동일한 마스크 두께를 이용할 수 있다. 또한, 기준선 에칭은 자기 제한적 효과를 나타내게 될 수도 있다.
도 9a 는, 제 1 램프 에칭의 제 2 단계 이후 및 포토레지스트가 쿠폰으로부터 스트립된 이후의 피쳐 (904) 의 단면의 현미경사진이다. 도 9b 는, 포토레지스트가 그 쿠폰으로부터 스트립된 이후에, 제 1 램프 에칭의 제 4 단계 이후의 피쳐 (904) 의 단면의 현미경사진이다. 도 9c 는, 포토레지스트가 그 쿠폰으로부터 스트립된 이후에, 제 1 램프 에칭의 제 5 단계 이후의 피쳐 (904) 의 단면의 현미경사진이다. 도 9d 는, 포토레지스트가 스트립된 이후에, 베이스라인 메인 에칭을 이용하여 에칭된 피쳐 (916) 의 단면의 현미경사진이다. 포토레지스트의 제거는 본 발명에 의해 제공된 향상된 프로파일을 양호하게 도시하게 돕는다.
제 2 램프 테스트 메인 에칭
제 2 램프 테스트 메인 에칭은 다음의 레시피로 3 단계 프로세스를 포함하였다. 27MHz RF 소스는 하부 전극에 약 1500 와트의 전력을 제공하였다. 2MHz RF 소스는 하부 전극에 약 1500 와트의 전력을 제공하였다. 기판을 냉각시키기 위한 헬륨 냉각 압력은 20 Torr 였다. 하부 전극은 약 0 ℃ 로 유지되었다. 상부 전극은 140 ℃ 로 유지되었다.
제 1 단계에서, 에칭 가스를 형성하는 약 200 sccm Ar, 15 sccm C4F8, 및 6 sccm O2 의 플로우는 30 mTorr 의 프로세스 챔버 압력에 제공되었다. 제 1 단계는 150 초 동안 수행되었다. 제 2 단계에서, 에칭 가스를 형성하는 약 280 sccm Ar, 25 sccm C4F8, 및 7 sccm O2 의 플로우는 45 mTorr 의 프로세스 챔버 압력 에 제공되었다. 제 2 단계는 100 초 동안 제공되었다. 제 3 단계에서, 50 mTorr 의 프로세스 챔버 압력으로, 에칭 가스를 형성하는 약 330 sccm Ar, 30 sccm C4F8, 및 8 sccm O2 의 플로우는 100 초 동안 제공되었다. 따라서, 모든 3 개의 구성성분 가스들의 플로우 레이트 및 챔버 압력은 개별적으로 램핑-업된다.
도 11a 는, 포토레지스트가 스트립된 이후에, 제 2 램프 테스트 메인 에칭을 이용하여 에칭된 피쳐 (1104) 의 단면의 현미경사진이다. 도 11b 는, 포토레지스트가 스트립된 이후에, 기준선 에칭을 이용하여 에칭된 피쳐 (1116) 의 단면의 현미경사진이다. 포토레지스트의 제거는 본 발명에 의해 제공된 향상된 프로파일을 양호하게 도시하게 한다. 또한, 제 2 램프 테스트 메인 에칭에 의해 제공된 더 깊은 에칭이 나타내질 수도 있다.
제 1 실시예에 의해 도시된 바와 같이, 본 발명의 램핑은, 공격적인 조건을 덜 이용함으로써 시작시에, 포토레지스트를 보존할 능력을 갖는 더 낮은 플로우 레이트를 이용하여, 전체적으로 향상된 선택도를 제공한다. 두가지 실시예에 의해 도시된 바와 같이, 보우의 위치가 변경 플라즈마 조건으로 변경되는 대로 보우가 평탄화되기 때문에, 본 발명의 램핑은 전체적으로 좁은 보우 폭을 제공한다.
이런 실시예는 프로세스의 상당한 부분 동안에, 램핑을 제공하였다. 이런 실시예에서, 램핑 시간의 지속 기간은 제 1 단계의 종단으로부터 마지막 단계의 시작까지로 정의된다. 이러한 정의에 따라, 제 1 램프 테스트 메인 에칭은 총 370 초 에칭 프로세스 중 약 150+70+60=280 초의 지속기간 동안 램핑을 갖는다. 제 2 램프 테스트 메인 에칭 각각은 상기 정의에 따라 100 초의 지속기간 동안 램프를 갖는다. 램핑은 적어도 30 초의 지속기간을 갖는 것이 바람직하다. 램핑은 적어도 100 초의 지속기간을 갖는 것이 더 바람직하다. 램핑은 적어도 200 초의 지속기간을 갖는 것이 더 바람직하다. 연속적인 램프에 대해서, 램핑 시간은 연속적인 램프의 시작으로부터 종단까지이다.
상기 정의에 따라, 적어도 약 0.5 마이크론이 램핑 동안에 에칭되는 것이 바람직하다. 더 바람직하게는, 적어도 1 마이크론이 램핑 동안에 에칭된다. 더 바람직하게는, 적어도 2 마이크론이 램핑 동안에 에칭된다. 제 1 램프 테스트 메인 에칭에 대해, 램핑은 에칭의 370 초 지속기간 중 280 초 동안에 발생한다. 따라서, 램핑은 에칭 지속기간의 280/370=76% 동안 발생한다. 바람직하게는, 램핑은 에칭의 지속기간의 적어도 10 % 동안 발생한다. 더 바람직하게는, 램핑은 에칭의 지속기간의 적어도 30 % 동안 발생한다. 더 바람직하게는, 램핑은 에칭의 지속기간의 적어도 70% 동안 발생한다.
본 발명은, 제한하려는 것은 아니지만, 보다 쉽게 에칭되는 더 새로운 193nm 레지스트를 포함하는 임의의 유형의 레지스트를 적용할 수 있기 때문에, 증가된 선택도는 훨씬 더 큰 값으로 된다. 램핑으로 인해, 더 얇은 레지스트는, 더 두꺼운 레지스트로 행해질 수 있는 것과 동일한 피쳐 깊이를 달성하기 위해 이용될 수 있다. 대조적으로, 그 램핑은, 마스크의 보존에 의해, 소정의 레지스트 두께에 대해 더 깊은 에칭을 가능케 한다. 또한, 더 깊은 에칭이 요구되는 경우에, 파라미터의 세트가 원하는 에칭 깊이 및 선택도를 산출하는 것을 나타내기 위해, 상 이한 파라미터로 실험하는 대신에, 램프를 더 깊은 깊이까지 간단히 유지함으로써 이것이 달성될 수 있다.
본 발명의 다른 실시형태에서, 에칭 층은 실리콘과 같은 도전성 층 또는 금속 층일 수도 있다.
본 발명은 몇몇 바람직한 실시형태에 의하여 기술되었지만, 본 발명의 범위내에 있는 변형예, 변경예 및 다양한 대체 균등물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 다수의 또 다른 방식이 존재한다는 것을 알 수 있다. 따라서, 다음의 첨부된 특허 청구범위가 본 발명의 진정한 사상 및 범위내에 있는 모든 이러한 변경예, 변형예, 및 다양한 대체 균등물을 포함하는 것으로 해석되도록 의도된다.

Claims (19)

  1. 기판 상의 마스크를 통해 에칭 층에 피쳐를 에칭하는 방법으로서,
    프로세스 챔버내에 기판을 배치하는 단계;
    상기 프로세스 챔버에 에칭 플라즈마를 제공하는 단계로서, 상기 에칭 플라즈마가 에칭하기 시작하는, 상기 제공 단계;
    상기 에칭 플라즈마로 상기 에칭 층에 피쳐를 에칭하는 단계; 및
    변경 에칭 깊이에 대해 플라즈마 파라미터를 최적화시키기 위해 상기 피쳐의 상기 에칭 단계 동안에 적어도 하나의 에칭 플라즈마 파라미터를 램핑하고, 상기 피쳐가 피쳐 깊이까지 에칭될 때까지, 상기 램핑된 플라즈마로 에칭하는 단계를 포함하는, 에칭 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 파라미터를 최적화시키기 위해, 상기 피쳐의 상기 에칭 단계 동안에 적어도 하나의 에칭 플라즈마 파라미터의 상기 램핑은, 피쳐 깊이를 증가시키기 위해 에칭 종료에 대하여 에칭 공격도를 증가시키는 램프를 제공하는 단계, 테이퍼링된 프로파일에 대하여 에칭 공격도를 증가시키는 램프를 제공하는 단계, 더높은 마스크 선택도를 갖는 레시피로부터 더 낮은 선택도로 램핑함으로써 상기 마스크에 대한 전체적인 선택도를 증가시키는 램프를 제공하는 단계, 전체적인 보잉 (bowing) 을 감소시키기 위해 보우 위치를 이동하는 램프를 제공하는 단계, 및 전체적인 줄무늬 (striation) 를 감소시키는 램프를 제공하는 단계 중 적어도 하나로부터 선택되는, 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭 층은 단일 층인, 에칭 방법.
  4. 제 3 항에 있어서,
    상기 단일 층은 균일 층인, 에칭 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 램핑은 30 초보다 큰 시간 주기에 걸쳐 발생하는, 에칭 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 램핑은 상기 에칭의 지속 기간의 50% 보다 큰 지속기간에 걸쳐 발생하는, 에칭 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 램핑은 비 선형 램핑인, 에칭 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 에칭 층은 유전체 층인, 에칭 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 램핑은 에칭 종료에 대해 에칭 공격도를 증가시키는 램핑을 제공하는, 에칭 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 램핑은 상기 에칭 층과 상기 마스크 사이의 에칭 선택도를 감소시키는, 에칭 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 기재된 방법에 의해 형성되는, 반도체 칩.
  12. 제 1 항 내지 제 10 항 중 어느 한 항에 기재된 방법을 수행하는, 장치.
  13. 기판 상의 마스크를 통해 에칭 층에 피쳐를 에칭하는 장치로서,
    플라즈마 프로세싱 챔버로서, 플라즈마 프로세싱 챔버 인클로져를 형성하는 챔버 벽; 상기 플라즈마 프로세싱 챔버 인클로져내에서 기판을 지지하는 기판 지지대; 상기 플라즈마 프로세싱 챔버 인클로져에서의 압력을 조정하는 압력 조정기; 플라즈마를 유지하기 위해 상기 플라즈마 프로세싱 챔버 인클로져에 전력을 제공하 는 적어도 하나의 전극; 상기 플라즈마 프로세싱 챔버 인클로져로 가스를 제공하는 가스 인렛; 및 상기 플라즈마 프로세싱 챔버 인클로져로부터 가스를 배출하는 가스 아웃렛을 포함하는, 상기 플라즈마 프로세싱 챔버,
    상기 가스 인렛과 유체 연결되는 가스 소스, 및
    상기 가스 소스, 상기 적어도 하나의 전극, 상기 압력 조정기, 상기 가스 인렛, 및 상기 가스 아웃렛 중 적어도 하나에 제어가능하게 연결된 제어기로서, 적어도 하나의 프로세서; 및 컴퓨터 판독가능 매체를 포함하는, 상기 제어기를 구비하며,
    상기 컴퓨터 판독가능 매체는, 에칭 깊이에 따라 플라즈마 파라미터를 최적화시키기 위해 상기 피쳐의 상기 에칭 동안에 적어도 하나의 에칭 플라즈마 파라미터를 램핑하고, 상기 피쳐가 피쳐 깊이까지 에칭될 때까지 상기 램핑된 플라즈마로 에칭하기 위한 컴퓨터 판독가능 코드를 포함하는, 에칭 장치.
  14. 기판 상의 마스크를 통해 에칭 층에 피쳐를 에칭하는 방법으로서,
    프로세스 챔버에 상기 기판을 배치하는 단계,
    상기 프로세스 챔버에 제 1 에칭 플라즈마 조성을 제공하는 단계로서, 상기 제 1 에칭 플라즈마 조성은 상기 에칭 층에 피쳐를 에칭하기 시작하는, 상기 제 1 에칭 플라즈마 조성의 제공 단계,
    상기 에칭 층에 상기 피쳐를 계속하여 에칭하는 제 2 에칭 플라즈마 조성을 제공하는 단계, 및
    상기 에칭 층에 상기 피쳐를 계속하여 에칭하는 제 3 에칭 플라즈마 조성을 제공하는 단계로서, 상기 제 3 에칭 플라즈마 조성은 상기 제 2 에칭 플라즈마 조성보다 에칭 종료에 대해 더 공격적이고, 상기 제 2 에칭 플라즈마 조성은 상기 제 1 에칭 플라즈마 조성보다 에칭 종료에 대해 더 공격적인, 상기 제 3 에칭 플라즈마 조성의 제공 단계를 포함하는, 에칭 방법.
  15. 제 14 항에 있어서,
    제 1 에칭 플라즈마는 제 2 에칭 플라즈마 보다 더 선택적이며,
    제 2 에칭 플라즈마는 제 3 에칭 플라즈마 보다 더 선택적인, 에칭 방법.
  16. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 램핑은 연속적인 램핑인, 에칭 방법.
  17. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 램핑은, 연속적인 램핑 및 연속적인 램핑과 유사한 일련의 이산적인 단계 중 적어도 하나인, 에칭 방법.
  18. 제 13 항에 있어서,
    상기 램핑은 연속적인 램핑인, 에칭 장치.
  19. 제 13 항에 있어서,
    상기 램핑은, 연속적인 램핑 및 연속적인 램핑과 유사한 일련의 이산 단계 중 적어도 하나인, 에칭 장치.
KR1020067005927A 2003-09-26 2004-09-15 램핑에 의한 에칭 KR101117053B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/672,151 US7135410B2 (en) 2003-09-26 2003-09-26 Etch with ramping
US10/672,151 2003-09-26
PCT/US2004/030338 WO2005031835A1 (en) 2003-09-26 2004-09-15 Etch with ramping

Publications (2)

Publication Number Publication Date
KR20060090233A true KR20060090233A (ko) 2006-08-10
KR101117053B1 KR101117053B1 (ko) 2012-03-13

Family

ID=34376289

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067005927A KR101117053B1 (ko) 2003-09-26 2004-09-15 램핑에 의한 에칭

Country Status (6)

Country Link
US (1) US7135410B2 (ko)
JP (1) JP4791964B2 (ko)
KR (1) KR101117053B1 (ko)
CN (1) CN100461345C (ko)
TW (1) TWI357105B (ko)
WO (1) WO2005031835A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160110153A (ko) * 2015-03-09 2016-09-21 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 플라즈마 에칭 장치

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053003B2 (en) 2004-10-27 2006-05-30 Lam Research Corporation Photoresist conditioning with hydrogen ramping
US7202178B2 (en) * 2004-12-01 2007-04-10 Lexmark International, Inc. Micro-fluid ejection head containing reentrant fluid feed slots
JP2006173293A (ja) * 2004-12-15 2006-06-29 Toshiba Corp 半導体装置の製造方法
US20070066074A1 (en) * 2005-09-19 2007-03-22 Nace Rossi Shallow trench isolation structures and a method for forming shallow trench isolation structures
US7713430B2 (en) * 2006-02-23 2010-05-11 Micron Technology, Inc. Using positive DC offset of bias RF to neutralize charge build-up of etch features
US7341953B2 (en) * 2006-04-17 2008-03-11 Lam Research Corporation Mask profile control for controlling feature profile
ITMI20062271A1 (it) * 2006-11-27 2008-05-28 Stmicroeletronics S R L Processo di deposizione al plasma con parametri di processo variabili
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
CN101903989B (zh) 2007-12-21 2013-04-17 朗姆研究公司 硅结构的制造和带有形貌控制的深硅蚀刻
WO2010088267A2 (en) * 2009-01-31 2010-08-05 Applied Materials, Inc. Method and apparatus for etching
CN102142385B (zh) * 2009-12-15 2013-11-20 朗姆研究公司 蚀刻工具工艺指标方法和装置
US8609548B2 (en) 2011-06-06 2013-12-17 Lam Research Corporation Method for providing high etch rate
US8440473B2 (en) 2011-06-06 2013-05-14 Lam Research Corporation Use of spectrum to synchronize RF switching with gas switching during etch
CN103633014B (zh) * 2012-08-21 2018-03-30 中国科学院微电子研究所 半导体器件制造方法
CN104078418B (zh) * 2013-03-29 2018-05-25 江苏鲁汶仪器有限公司 半导体器件制造方法
US20140342570A1 (en) * 2013-05-16 2014-11-20 Applied Materials, Inc. Etch process having adaptive control with etch depth of pressure and power
US9275869B2 (en) * 2013-08-02 2016-03-01 Lam Research Corporation Fast-gas switching for etching
KR20170002764A (ko) 2015-06-29 2017-01-09 삼성전자주식회사 반도체 소자의 제조 방법
US10386829B2 (en) * 2015-09-18 2019-08-20 Kla-Tencor Corporation Systems and methods for controlling an etch process
KR20220010648A (ko) 2020-07-16 2022-01-26 삼성전자주식회사 플라즈마 식각 장치, 플라즈마 식각 방법 및 그를 포함하는 반도체 소자의 제조 방법
CN115274488B (zh) * 2022-09-27 2023-02-10 浙江大学杭州国际科创中心 碳化硅裸片与碳化硅掩膜层刻蚀深度选择比预测方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6313334A (ja) 1986-07-04 1988-01-20 Hitachi Ltd ドライエツチング方法
US4729815A (en) 1986-07-21 1988-03-08 Motorola, Inc. Multiple step trench etching process
JP2522041B2 (ja) * 1989-04-21 1996-08-07 富士電機株式会社 プラズマエッチング方法
US6040619A (en) * 1995-06-07 2000-03-21 Advanced Micro Devices Semiconductor device including antireflective etch stop layer
US5843226A (en) 1996-07-16 1998-12-01 Applied Materials, Inc. Etch process for single crystal silicon
DE69725245T2 (de) * 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten
US5807789A (en) 1997-03-20 1998-09-15 Taiwan Semiconductor Manufacturing, Co., Ltd. Method for forming a shallow trench with tapered profile and round corners for the application of shallow trench isolation (STI)
JP4673457B2 (ja) * 1998-12-28 2011-04-20 東京エレクトロンＡｔ株式会社 プラズマ処理方法
WO2000041211A1 (en) * 1998-12-30 2000-07-13 Lam Research Corporation Method and apparatus for etch rate stabilization
US6449038B1 (en) * 1999-12-13 2002-09-10 Applied Materials, Inc. Detecting a process endpoint from a change in reflectivity
US6949203B2 (en) * 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
JP2001345380A (ja) * 2000-05-31 2001-12-14 Toshiba Corp 半導体装置の製造方法および半導体装置
US6599839B1 (en) * 2001-02-02 2003-07-29 Advanced Micro Devices, Inc. Plasma etch process for nonhomogenous film
JP2003243361A (ja) * 2002-02-14 2003-08-29 Tokyo Electron Ltd プラズマエッチング方法
US6828251B2 (en) * 2002-02-15 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improved plasma etching control

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160110153A (ko) * 2015-03-09 2016-09-21 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 플라즈마 에칭 장치

Also Published As

Publication number Publication date
TW200520089A (en) 2005-06-16
CN1886823A (zh) 2006-12-27
US7135410B2 (en) 2006-11-14
CN100461345C (zh) 2009-02-11
JP4791964B2 (ja) 2011-10-12
US20050070117A1 (en) 2005-03-31
TWI357105B (en) 2012-01-21
JP2007507110A (ja) 2007-03-22
KR101117053B1 (ko) 2012-03-13
WO2005031835A1 (en) 2005-04-07

Similar Documents

Publication Publication Date Title
KR101117053B1 (ko) 램핑에 의한 에칭
KR101083622B1 (ko) 피쳐 임계 치수의 감소
JP5081917B2 (ja) フッ素除去プロセス
US8268118B2 (en) Critical dimension reduction and roughness control
US7682480B2 (en) Photoresist conditioning with hydrogen ramping
US7491647B2 (en) Etch with striation control
US8864931B2 (en) Mask trimming
US7307025B1 (en) Lag control
KR20100106347A (ko) 산화물 스페이서를 이용한 피치 감소
US8470715B2 (en) CD bias loading control with ARC layer open
WO2009026297A1 (en) Mask trimming with arl etch
US20110053379A1 (en) Profile control in dielectric etch
US20060011578A1 (en) Low-k dielectric etch

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190125

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200130

Year of fee payment: 9