CN1838292A - 数据处理用集成电路 - Google Patents

Abstract

提供一种音频解码器，包括DSP、SRAM、地址寄存器和SDRAM传送控制单元，SDRAM传送控制单元与作为设置在该音频解码器外部的存储器的SDRAM连接，DSP通过存储在SRAM中的程序的控制，将在DSP实施的解码处理之后的阶段中所使用的程序或数据在SDRAM中的地址设定到地址寄存器中，SDRAM传送控制单元将存储在SDRAM的该地址中的程序或数据传送到SRAM。这样，在用于DVD播放机等的音频解码器中，在不降低处理速度的情况下，可以减少芯片面积。

Description

数据处理用集成电路

技术领域

本发明是将CPU使用的程序或数据从外部存储器传送到内置存储器的集成电路，特别涉及对经过编码的音频数据进行解码的集成电路。

背景技术

在DVD播放机中，对经过编码的视频数据和音频数据进行解码，再生图像和声音。图8是表示搭载在这种DVD播放机中的，对经过编码的音频数据进行解码的音频解码器100的图。音频解码器100备有DSP(Digital Signal Processor：数字信号处理器)101和SRAM与ROM等的内置存储器102。DSP101，用存储在内置存储器102中的程序和数据，对经过编码的音频数据进行解码。

在DVD中的音频数据的编码方式中，存在着杜比数字和DTS、线性PCM等各种标准。存在着将与这些全部标准相应的程序和数据存储在音频解码器100的内置存储器102中的情形。这时，随着对应的编码方式的数量增加，音频解码器100的内置存储器102的容量增加。

又，一般，在音频解码器100等的集成电路中，在集成电路的内部设置容量小的高速缓冲存储器(cashe memory)，在集成电路的外部设置容量大的存储器。在集成电路中的处理中需要的数据存在于高速缓冲存储器中的情形，与从外部存储器取得的情形比较能够高速地取得该数据。进一步，在用高速缓冲存储器的情形中，也进行预测集成电路中将来需要的程序和数据，将这些程序和数据从外部存储器加载到高速缓冲存储器中，所谓的预取出(专利文献1)。

如上所述，需要在音频解码器100的内置存储器102中，存储每个音频数据的编码方式的程序和数据。因此，伴随着内置存储器102的容量增加，音频解码器100的芯片面积增大，导致成本增加。

又，也可以考虑将音频数据的编码中需要的程序和数据存储在音频解码器100的外部存储器中，在音频解码器100的内部设置高速缓冲存储器。但是，当用高速缓冲存储器时，即便根据预测进行预取出，也存在着发生高速缓冲存储器错误的可能性。当发生高速缓冲存储器错误时，DSP101需要从外部存储器取得程序和数据，解码处理的处理速度降低了。因为在音频解码器100中，连续地输入经过编码的音频数据，所以当由于高速缓冲存储器错误降低处理速度时，不能够进行平滑的再生。

专利文献1：日本特开平10-53574号专利公报

发明内容

本发明正是鉴于上述课题提出的发明，其目的在于在用于DVD播放机等的音频解码器中，在不降低处理速度的情况下，能够减少集成电路的芯片面积。

为了达到上述目的，本发明的数据处理用集成电路，包括：CPU、存储器、读出地址存储单元和存储器传送控制单元。所述存储器传送控制单元可以在与设置在所述数据处理用集成电路外部的外部存储器之间发送和接收数据；所述CPU通过存储在所述存储器中的程序的控制，将在所述CPU实施的处理之后的阶段中所使用的数据在所述外部存储器中的地址设定到所述读出地址存储单元中；所述存储器传送控制单元将存储在所述外部存储器的该地址中的数据传送到所述存储器中。

在所述数据处理用集成电路中，也可以设置多个所述存储器；按每个所述存储器设置所述读出地址存储单元；所述CPU通过存储在所述存储器中的程序的控制，将所述地址设定到与没有存储所述CPU使用的数据的所述存储器对应的所述读出地址存储单元中；所述存储器传送控制单元将存储在所述外部存储器的该地址中的数据传送到与该读出地址存储单元对应的所述存储器中。

在所述数据处理用集成电路中，也可以进一步包括写入地址存储单元；所述CPU通过存储在所述存储器中的程序的控制，将存储在所述存储器中的数据在所述外部存储器中的写入目的地的地址设定到所述写入地址存储单元中；所述存储器传送控制单元将存储在所述存储器中的所述数据传送到所述外部存储器的所述写入目的地的地址中。

在所述数据处理用集成电路中，也可以设置多个所述存储器；按每个所述存储器设置所述写入地址存储单元；所述CPU通过存储在所述存储器中的程序的控制，将所述写入目的地的地址设定到与存储写入到所述外部存储器中的所述数据的所述存储器对应的所述写入地址存储单元中；所述存储器传送控制单元将存储在与该写入地址存储单元对应的所述存储器中的所述数据传送到所述外部存储器的所述写入目的地的地址中。

在所述数据处理用集成电路中，也可以是：所述存储器的数据输入输出端口为1个；所述存储器传送控制单元，当对所述存储器存取时将所述存储器的工作时钟切换到所述外部存储器的工作时钟，在该存取完成后将所述存储器的工作时钟切换到所述CPU的工作时钟。

在所述数据处理用集成电路中，也可以进一步包括读出指示数据存储单元，其存储读出指示数据，该读出指示数据是表示初始数据的读出指示的数据；所述存储器传送控制单元，根据所述读出指示数据，将存储在所述外部存储器的预定地址中的所述初始数据传送到所述存储器。

在所述数据处理用集成电路中，也可以进一步包括接收经过编码的音频数据的音频数据接收单元；由所述存储器传送控制单元从所述外部存储器传送到所述存储器的数据是在对所述经过编码的音频数据进行解码处理中需要的数据。

在所述数据处理用集成电路中，也可以进一步包括数字信号处理电路，其接收声音的RF信号，将该RF信号变换为数字信号后输出；所述音频数据接收单元接收包含在所述数字信号中的经过编码的音频数据。

在用于DVD播放机等的音频解码器中，在不降低处理速度的情况下，可以减少集成电路的芯片面积。

附图说明

图1表示作为本发明的一个实施方式的DVD播放机的构成图。

图2表示作为本发明的数据处理用集成电路的一个实施方式的音频解码器的概略构成图。

图3表示SDRAM的地址空间的图。

图4表示在音频解码器中的关于程序读出部分的电路构成图。

图5表示程序下载时的时序图。

图6表示在音频解码器中关于数据的读出和写入部分的电路构成图。

图7表示先读处理的例子的流程图。

图8表示已有的音频解码器的构成图。

图中：1-DVD播放机，2-拾光器，3-DVD再生电路，4-SDRAM，11-CPU，12-前端处理器，13-视频解码器，14-DAC，16-音频解码器，20-DVD，25-监视器，26-DAC，27-扬声器，31-DSP，32-下载模块，33-SRAM，34-地址寄存器，35-SDRAM传送控制单元，41-SDRAM控制单元，51-程序区域，52-数据区域A，53-数据区域B，60-SRAM，61-地址寄存器，62-标记寄存器，63-控制寄存器，64-比较器，65-读出选择器，66-时钟选择器，67-传送命令发行状态机，68-传送次数计数器，69-数据同步电路，70A、70B-SRAM，71A、71B-地址寄存器，72A、72B-标记寄存器，73A、73B-比较器，74A、74B-读出选择器，75A、75B-写入选择器，100-音频解码器，101-DSP，102-内置存储器(SRAM/ROM)。

具体实施方式

——整体构成——

图1是表示作为本发明的一个实施方式的DVD播放机1的构成图。DVD播放机1的构成包含拾光器2、DVD再生电路3和SDRAM(外部存储器)4。DVD再生电路3为1块芯片，在该芯片中，包含控制全体的CPU11、前端处理器(数字信号处理电路)12、系统解码器13、视频解码器14、DAC(DA Converter：DA变换器)15和音频解码器(数据处理用集成电路)16。此外，在SDRAM4中存储着DVD再生电路3使用的程序和数据等。

拾光器2，通过将激光照射到DVD20的表面上，读取记录在DVD20中的信号，输出RF信号(波形信号)。前端处理器12，接收从拾光器2输出的RF信号，将该RF信号变换成0和1的数字数据。在从前端处理器12输出的数字数据中，包含着经过编码的视频数据和经过编码的音频数据，将识别符分别赋予它们。系统解码器13，接收从前端处理器12输出的数字数据，根据识别符将该数字数据分离成视频数据和音频数据，将经过编码的视频数据输入到视频解码器14，将经过编码的音频数据输入到音频解码器16。

视频解码器14，接收经过编码的视频数据，根据MPEG(Moving PictureExperts Group：运动图像专家组)标准等进行解码处理，输出经过解码的视频信号。经过DAC15将从视频解码器14输出的视频信号输出到监视器25。音频解码器16，接收经过编码的音频数据，进行与编码方式相应的解码处理，输出经过解码的音频信号。此外，音频解码器16能够对杜比数据和DTS、线性PCM等多个编码方式的音频数据进行解码。经过DAC26将从音频解码器16输出的音频信号输出到扬声器27中。

——音频解码器的概略构成——

图2是表示作为本发明的数据处理用集成电路的一个实施方式的音频解码器16的概略构成的图。音频解码器16的构成包含DSP(CPU)31和下载模块32。在下载模块32中，包含着多个SRAM(存储器)33、地址寄存器(读出地址存储单元和写入地址存储单元)34和SDRAM传送控制单元(存储器传送控制器)35。

DSP31，通过实施存储在SRAM33中的程序，进行经过编码的音频数据的解码处理。而且，将该解码处理所需的程序和数据存储在位于音频解码器16的外部的SDRAM4中。图3是表示SDRAM4的地址空间的图。在SDRAM4中，设置着存储在解码处理中用的程序的程序区域51、存储在解码处理中用的表等数据的数据区域A52和数据区域B53。此外，从程序区域51的前头到2k字的区域存储着常驻程序(初始数据)，从数据区域A52的前头到512字的区域存储着常驻数据(初始数据)。而且，将它们以外的区域用于例如，实施了解码处理的结果数据的存储和DVD再生电路3内的模块间的数据授受等。

DSP31，当读出SDRAM4上的程序或数据时，在地址寄存器34中设定该程序或数据的在SDRAM4中的地址。通过这样做，SDRAM传送控制单元35向SDRAM控制单元41发送读出存储在该地址中的程序或数据的指示，与该指示相应地将从SDRAM4发送过来的程序或数据存储在SRAM33中。此后，DSP31能够读出存储在SRAM33中的程序或数据。又，DSP31，当将数据写入到SDRAM4时，除了将写入目的地的地址设定在地址寄存器34中外，还将写入对象的数据写入到SRAM33中。此后，DSP31向SDRAM传送控制单元35发出传送指示，SDRAM传送控制单元35向SDRAM控制单元41发送将存储在SRAM33中的数据写入到该地址的指示。此外，SDRAM4中的地址可以是相对于图3所示的各区域51～53的开始地址的相对地址，或者是SDRAM4上的绝对地址。

即，下载模块32能够根据DSP31的指示，将存储在SDRAM4中的程序或数据传送(下载)到SRAM33。而且，DSP31通过预先指示下载模块32下载在实施中的解码处理后的阶段中需要的程序或数据，当使用该程序或数据时，能够从SRAM33读出该程序或数据。又，下载模块32能够根据DSP31的指示，将处于SRAM33上的数据传送(上载)到SDRAM4。

——音频解码器的详细构成和工作——

下面，说明音频解码器16的详细构成和工作。

(1)程序读出

图4是表示在音频解码器16中的，关于程序读出部分的电路构成图。如图4所示，在音频解码器16中，包含DSP31、SRAM60、地址寄存器61、标记寄存器62、控制寄存器63、比较器64、读出选择器65、时钟选择器66和SDRAM传送控制单元35。

而且，作为连接DSP31和周边电路的总线，设置程序地址总线(BPA)、程序读出总线(BP_R)、数据地址总线(BDAB)、数据写入总线(BDB_W)和数据读出总线(BDB_R)。这里，向程序地址总线(BPA)输出读出对象的程序在SDRAM4上的地址，向程序读出总线(BP_R)输出从SRAM60读出的程序。又，向数据地址总线(BDAB)输出寄存器61～63的地址。向数据写入总线(BDB_W)输出写入到寄存器61～63中的数据，向数据读出总线(BDB_R)输出从寄存器61～63读出的数据。

SRAM60包含在上述多个SRAM33中，备有一个存储常驻程序(初始程序)的例如2k字(1字：24比特)的区域(常驻程序区域)、和8个存储其它程序的例如256字的区域(程序区域)。SRAM60的各区域是各备有1个地址端口和数据输入输出端口的存储器，各区域能够独立地进行数据的输入输出。此外，DSP31和SDRAM传送控制单元35共有各区域的地址端口和数据输入输出端口。

地址寄存器61和标记寄存器62包含在上述地址寄存器34中，按RAM60的每个程序区域设置，进行读出对象的程序在SDRAM4上的地址的设定等。又，在控制寄存器63中，包含程序区域开始地址寄存器(PGM寄存器)63A、常驻区域下载指示寄存器(常驻DL寄存器)63B、传送控制寄存器63C、传送大小设定寄存器63D和中断控制寄存器63E。

在程序区域开始地址寄存器63A中，设定着SDRAM4的程序区域51的开始地址。在常驻区域下载指示寄存器63B中，当从SDRAM4下载常驻程序时，例如设定为“1”(读出指示数据)。传送控制寄存器63C，例如，具有与SRAM60的8个程序区域中的各个对应的位，对与设定为“1”的位对应的程序区域进行传送处理。又，传送大小设定寄存器63D，按每个SRAM60的程序区域设置，设定从SDRAM4下载程序时的传送大小。而且，中断控制寄存器63E，例如，具有与SRAM60的8个程序区域中的各个对应的位，在与完成了传送处理的程序区域对应的位中设定为“1”。此外，当在中断控制寄存器63E的某个位中设定为“1”时，将中断信号发送给DSP31。

在SDRAM传送控制单元35中，包含着传送命令发行状态机67、传送次数计数器68和数据同步电路69。传送命令发行状态机67，根据传送控制寄存器63C的设定，对SDRAM4，发送传送请求(SDREQ)、接收对该传送请求的应答信号(SDACK)和发送传送命令(SDCMD)等。又，传送次数计数器68，根据传送大小设定寄存器63D的设定，控制传送命令发行状态机67发行的传送命令的次数。而且，数据同步电路69接收从SDRAM4发送过来的数据(SDD_R)或对SDRAM4发送数据(SDD_W)。

在时钟选择器66中，输入DSP31的工作时钟(DSP_CLK)和SDRAM4的工作时钟(SDRAM_CLK)，根据SDRAM传送控制单元67的控制，将某一方的工作时钟输入到SRAM60的各区域。即，当从SDRAM4将程序传送给SRAM60的某个区域时，将该区域的工作时钟切换到SDRAM4的工作时钟，在传送结束后，切换到DSP31的工作时钟。

比较器64比较设定在8个标记寄存器62中的地址和输出到程序地址总线(BPA)的地址的上位地址(例如上位8比特)，将表示一致的标记寄存器62的信号输出到读出选择器65。又，在SRAM60的各区域的地址端口中，输入程序地址总线(BPA)的下位地址(例如下位8比特)，将存储在各区域的该下位地址中的程序输出到读出选择器65。而且，读出选择器65选择与由从比较器64输出的信号表示的标记寄存器62对应的SRAM60的区域输出的程序，输出到程序读出总线(BP_R)。此外，当读出存储在常驻程序区域中的程序时，地址总线(BPA)的上位地址与任一个标记寄存器62的上位地址均不一致。所以，当比较器64输出表示没有一致的标记寄存器62的信号时，读出选择器65选择从常驻程序区域输出的程序，输出到程序读出总线(BP_R)。

下面，说明DSP31读出存储在SDRAM4中的程序的流程。首先，在音频解码器16外部的CPU11将“1”设定到常驻区域下载指示寄存器63B中。这样，SDRAM传送控制单元35将2k字从在程序区域开始地址寄存器63A中设定的程序区域51的开始地址传送到SRAM60的常驻程序区域。

此后，通过DSP31实施存储在SRAM60中的程序，将存储在SDRAM4中的程序下载到SRAM60的程序区域中。

图5是表示程序下载时的时序图。“DSP I/F”是表示对DSP31的输入输出信号。XCS是当DSP对控制寄存器63存取时输出的信号，通过输出“L”电平的信号，能够使用控制寄存器63。XWR是表示对控制寄存器63的写入指示的信号，能够在输出“L”电平的信号期间，写入数据。XRD是表示来自控制寄存器63的读出指示的信号，能够在输出“L”电平的信号期间，读出数据。又，XPCS是当DSP对SRAM60存取时输出的信号，通过输出“L”电平的信号，能够使用SRAM60。XPRD是表示来自SRAM60的读出指示的信号，能够在输出“L”电平的信号期间，读出数据。此外，在本实施方式中，总是将“L”电平的信号输出到XPCS和XPRD。BDAB、BDB_W、BDM_R、BPA和BP_R是上述的总线。

“SDRAM I/F”是表示对SDRAM4的输入输出信号。SDREQ是到上述SDRAM4的传送请求，在输出传送请求期间成为“H”电平。又，SDACK是来自上述SDRAM4的应答信号，在输出应答信号期间成为“H”电平。SDCMD是表示对上述SDRAM4的传送命令的信号。

“SRAM I/F”是表示对SRAM60的某个区域(X)的输入输出信号。SRAM_XCSx是选择区域(X)的信号，在输入“L电平的信号期间，能够进行对该区域(X)的操作。SRAM_XWEx是对区域(X)的写入控制信号，在输入“L电平的信号期间，能够对该区域(X)写入数据。SRAM_XOEx是来自区域(X)的读出控制信号，在输入“L电平的信号期间，能够从该区域(X)读出数据。SRAM_ADx是输入到区域(X)的地址端口的信号，输入程序地址总线(BPA)的下位地址。SRAM_DINx是输入到区域(X)的数据输入端口的信号。SRAM_DOUTx是从区域(X)的数据输出端口输出的信号。

沿着时序图说明下载程序的流程。首先，在时刻T1，DSP31向XCS和XWR输出“L”电平的信号，将与SRAM60的程序存储目的地的区域(X)对应的地址寄存器61的地址输出到数据地址总线(BDAB)，将相对于下载的程序在SDRAM4上的程序区域51的开始地址的相对地址输出到数据写入总线(BDB_W)。因此，在地址寄存器61中设定相对地址。接着，在时刻T2，DSP31将与该区域(X)对应的传送大小设定寄存器63D的地址输出到数据地址总线(BDAB)，将下载的程序的传送大小输出到数据写入总线(BDB_W)。因此，在传送大小设定寄存器63D中设定传送大小。进一步接着，在时刻T3，DSP31将传送控制寄存器63C的地址输出到数据地址总线(BDAB)，将在与该区域(X)对应的位上设定为“1”的数据输出到数据写入总线(BDB_W)。因此，在传送控制寄存器63C的与该区域(X)对应的位上设定为“1”。

当在传送控制寄存器63C的与区域(X)对应的位上设定为“1”时，从时刻T4，SDRAM传送控制单元35的传送命令发行状态机67输出对SDRAM4的传送请求(SDREQ)，输出表示来自设定在与区域(X)对应的地址寄存器61中的相对地址的读出命令的传送命令(SDCMD)。此外，通过传送次数计数器68的控制，根据设定在传送大小设定寄存器63D中的传送大小重复进行传送命令(SDCMD)的发行。

而且，在时刻T5，SDRAM传送控制单元35，通过时钟选择器66将区域(X)的工作时钟切换到SDRAM4的工作时钟。此后，从时刻T6，数据同步电路69接收从SDRAM4发送过来的程序(SDD_R)。而且，从时刻T7，数据同步电路69将“L”电平的信号输入到SRAM_XCSx和SRAM_XWEx，将存储地址输入到SRAM_ADx，将从SDRAM4接收的程序存储在SRAM60的区域(X)中。此外，在本实施例中，存储在SRAM60中的1个字(24比特)例如由SDRAM4的2个字(16比特×2)构成，数据同步电路69舍弃来自SDRAM4的2个字的上位8比特生成存储在SRAM60中的1个字(24比特)。

而且，在时刻T8，SDRAM传送控制单元35，当完成从SDRAM4到SRAM60的区域(X)的程序传送时，在传送控制寄存器63C的与区域(X)对应的位上设定表示传送完成的“0”，将设定在与区域(X)对应的地址寄存器61中的地址设定在对应的标记寄存器62中。又，SDRAM传送控制单元35，在中断控制寄存器63E的与区域(X)对应的位上设定为“1”。因此，向DSP31发送中断信号。而且，在时刻T9，SDRAM传送控制单元35，通过时钟选择器66将SRAM60的区域(X)的工作时钟切换到DSP31的工作时钟。

DSP31接收中断信号，在时刻T10，将“L”电平的信号输出到XRD，将中断控制寄存器63E的地址输出到数据地址总线(BDAB)。因此，将中断控制寄存器63E的数据输出到数据读出总线(BDB_R)。DSP31，当根据中断控制寄存器63E的数据，确认完成了到区域(X)的传送时，在时刻T11，将读出对象的程序的地址输出到程序地址总线(BPA)。又，DSP31将“L”电平输入到区域(X)的SRAM_XCSx和SRAM_XOEx，将输出到程序地址总线(BPA)的地址的下位地址输入到SRAM60的区域(X)的地址端口(SRAM_ADx)。因此，将存储在区域(X)的该下位地址中的程序输出到数据输出端口(SRAM_DOUTx)。

此外，也将该下位地址输入到区域(X)以外的地址端口，将存储在各区域的该下位地址中的程序输出到数据输出端口，输入到读出寄存器65。而且，读出寄存器65，根据来自比较器64的输出信号，选择从区域(X)的数据输出端口(SRAM_DOUTx)输出的程序，输出到程序读出总线(BP_R)。

(2)数据读出/写入

图6是表示在音频解码器16中的，关于数据的读出和写入的部分的电路构成图。如图6所示，在音频解码器16中，包含着DSP31、SRAM70A、70B、地址寄存器71A、71B、标记寄存器72A、72B、控制寄存器63、比较器73A、73B、读出选择器74A、74B、写入选择器75A、75B、时钟选择器66和SDRAM传送控制单元35。

而且，作为连接DSP31和周边电路的总线，设置着数据地址总线(BDAA、BDAB)、数据写入总线(BDA_W、BDB_W)、数据读出总线(BDA_R、BDB_R)。这里，向数据地址总线(BDAA)输出读出或写入对象的数据的在SDRAM4上的地址，向数据写入总线(BDA_W)输出写入到SRAM70A的数据，向数据读出总线(BDA_R)输出从SRAM70A读出的数据。同样，向数据地址总线(BDAB)输出读出或写入对象的数据的在SDRAM4上的地址，向数据写入总线(BDB_W)输出写入到SRAM70B的数据。又，向数据读出总线(BDB_R)输出从SRAM70B读出的数据。又，将寄存器71A、71B、72A、72B、63的地址输出到数据地址总线(BDAB)，将写入到寄存器71A、71B、72A、72B、63的数据输出到数据写入总线(BDB_W)，将从寄存器71A、71B、72A、72B、63读出的数据输出到数据读出总线(BDB_R)。

SRAM70A、70B包含在上述多个SRAM33中，SRAM70A用于在与SDRAM4的数据区域A52之间的数据传送，SRAM70B用于在与SDRAM4的数据区域B53之间的数据传送。在SRAM70A中，设置1个存储常驻数据的例如512字的区域(常驻数据区域)、和4个存储其它数据的例如512字的区域(数据区域)，在另一个SRAM70B中，设置4个例如512字的区域(数据区域)。SRAM70A、70B的各区域是各备有1个地址端口和数据输入输出端口的存储器，各区域能够独立地进行数据的输入输出。此外，DSP31和SDRAM传送控制单元35共有各区域的地址端口和数据输入输出端口。

地址寄存器71A、71B和标记寄存器72A、72B包含在上述地址寄存器34中，按SRAM70A、70B的每个数据区域设置，进行读出或写入对象的数据的在SDRAM4上的地址的设定等。又，在控制寄存器63中，包含着常驻区域下载寄存器(常驻DL寄存器)63B、数据区域A开始地址寄存器(数据A寄存器)63F、数据区域B开始地址寄存器(数据B寄存器)63G、传送控制寄存器63H、传送大小设定寄存器63J和中断控制寄存器63K。

在数据区域A开始地址寄存器63F中，设定SDRAM4的数据区域A52的开始地址，在数据区域B开始地址寄存器63G中，设定SDRAM4的数据区域B53的开始地址。传送控制寄存器63H，例如，具有对SRAM70A、70B的8个数据区域中的各个指示下载的位和指示上载的位。而且，例如，当在指示对某个数据区域的下载的位中设定为“1”时，进行从SDRAM4到与该位对应的数据区域的传送(下载)。又，例如，当在指示对某个数据区域的上载的位中设定为“1”时，进行从与该位对应的数据区域到SDRAM4传送(上载)。

又，将传送大小设定寄存器63J按SRAM70A、70B的每个数据区域设定，设定在与SDRAM4之间进行数据的下载或上载时的传送大小。而且，中断控制寄存器63E，例如，具有对SRAM70A、70B的8个数据区域中的各个表示完成下载的位和表示完成上载的位。而且，例如，当完成对某个数据区域的下载时，在表示完成该数据区域的下载的位上设定为“1”。又，例如，当完成来自某个区域的上载时，在表示完成该数据区域的上载的位上设定为“1”。此外，当在中断控制寄存器63E的某个位中设定为“1”时，将中断信号发送给DSP31。

将数据下载到SRAM70A、70B中的流程与上述程序的情形相同。即，DSP31，当将存储在SDRAM4的数据区域A52中的数据下载到SRAM70A的数据区域时，将相对于数据区域A52的开始地址的相对地址设定在与SRAM70A的存储目的地的数据区域对应的地址寄存器71A中，将传送大小设定在对应的传送大小设定寄存器63J中。而且，DSP31，当在传送控制寄存器63H的指示该数据区域的下载的位上设定为“1”时，根据SDRAM传送控制单元35设定的地址和传送大小，将数据从SDRAM4传送到SDRAM4的数据区域。关于下载到SRAM4中的数据的读出，也与程序的情形相同。

下面说明DSP31将数据写入到SDRAM4中的流程。当将数据写入到SDRAM4的数据区域A52中时，在地址寄存器71A和标记寄存器72A中设定写入目的地的相对地址。而且，DSP31将该地址输出到SRAM70A的地址总线(BDAA)，将写入对象的数据输出到数据写入总线(BDA_W)。将输出到地址总线(BDAA)的地址的下位地址(例如下位9比特)输入到SRAM70A的各区域的地址端口，将输出到数据写入总线(BDA_W)的数据输入到各区域的数据输入输出端口。又，将输出到地址总线(BDAA)的地址的上位地址(例如上位7比特)、和设定在4个标记寄存器72A中的地址输入到比较器73A中。而且，比较器73A比较该上位地址和设定在标记寄存器72A中的地址的上位7比特，将表示一致的标记寄存器72A的信号输出到写入选择器75A。而且，写入选择器75A将写入输入到数据输入输出端口的数据的信号输出到与表示从比较器73A输出的信号的标记寄存器72A对应的区域中。这样，进行到SRAM70A的区域的写入。

此外，当将数据写入到常驻数据区域时，地址总线(BDAA)的上位地址与任一个标记寄存器72A的上位地址均不一致。所以当比较器73A输出表示没有一致的标记寄存器72A的信号时，写入选择器75A向常驻数据区域输出写入输入到数据输入输出端口的数据的信号。

接着，当将写入到SRAM70A的区域的数据传送到SDRAM4时，DSP31将传送大小设定在与该区域对应的传送大小设定寄存器63J中，在传送控制寄存器的指示对该数据区域的上载的位上设定为“1”。而且，SDRAM传送控制单元35，根据地址寄存器71A和传送大小设定寄存器63J的设定，将存储在SRAM70A的该区域中的数据传送到SDRAM4。在传送结束后，SDRAM传送控制单元35，在传送控制寄存器63H的指示对该区域的上载的位上设定表示完成传送的“0”，在中断控制寄存器63K的表示该区域的上载完成的位上设定“1”。

此外，SDRAM传送控制单元35，当开始从SRAM70A到SDRAM4的传送时，由时钟选择器66将SRAM70A的工作时钟切换到SDRAM4的工作时钟，在传送结束后，由时钟选择器66将SRAM70A的工作时钟切换到DSP31的工作时钟。

又，在上述的说明中，虽然说明了读出或写入根据SDRAM4上的相对地址的数据的例子，但是也可以读出或写入根据绝对地址的数据。

当通过指定绝对地址读出SDRAM4的数据时，DSP31在地址寄存器71A中设定绝对地址。SDRAM传送控制单元35，根据设定在地址寄存器71A中的绝对地址，将数据从SDRAM4传送到SRAM70A。DSP31，因为不能够根据绝对地址对SRAM70A的区域存取，所以将绝对地址变换到数据区域A52中的相对地址，将该相对地址设定在标记寄存器72A中。而且，DSP31，通过将该相对地址输出到地址总线(BDAA)，能够根据绝对地址从SRAM70A读出下载的数据。

又，当通过指定绝对地址将数据写入到SDRAM4时，首先，以与上述同样的顺序用相对地址将数据写入到SRAM70A。此后，因为通过指定绝对地址将写入到SRAM70A的数据写入到SDRAM4，所以将绝对地址写入到地址寄存器71A。而且，SDRAM传送控制单元35，根据设定在地址寄存器71A中的绝对地址，将该数据传送到SDRAM4。

——音频解码器中的先读处理——

下面，说明在音频解码器16中，作为在需要之前从SDRAM4读出在经过编码的音频数据的解码处理中需要的程序和数据的处理的先读处理。图7是表示先读处理的例子的流程图。这里，P0是SRAM60中的常驻程序区域，P1～P8表示SRAM60中的8个程序区域。又，DA0表示SRAM70A中的常驻数据区域，DA1～DA4表示SRAM70A中的4个数据区域，DB1～DB4表示SRAM70B中的4个数据区域。

首先，初始状态(ST1)是将常驻程序下载到P0，将常驻数据下载到DA0后的状态。此外，由粗框包围的区域表示存储DSP31使用的程序和数据的区域。在该状态中，首先，DSP31实施各种初始化处理(S701)。而且，DSP31，通过程序的控制，在解码处理后的阶段将成为需要的程序和数据传送到P1～P3、DA1～DA3、和DB1，进行地址寄存器61、71A、71B等的设定(以后，称为“传送设定”)(S702)。而且，DSP31，使用P0和DA0实施解码处理(S703)。其间，按照上述顺序，SDRAM传送控制单元35，根据传送设定实施相当的程序和数据到P1～P3、DA1～DA3和DB1的传送。而且，DSP31，当根据中断信号等，确认到P1～P3、DA1～DA3和DB1的传送结束时(S704)，迁移到下一个状态(ST2)。

在下一个状态(ST2)，首先，DSP31，通过程序的控制，进行在后面的阶段中成为需要的程序和数据的到P4～P5、DA4和DB2～DB3的传送设定(S705)。而且，根据该传送设定在由SDRAM传送控制单元35进行传送的期间，DSP31，使用结束下载的P1～P3、DA1～DA3和DB1，实施解码处理(S706)。而且，DSP31进行由该处理(S706)更新的数据的从DA1～DA3和DB1到SDRAM4的传送设定(S707)。DSP31，当根据中断信号等，确认到P4～P5、DA4和DB2～DB3的传送结束时(S708)，迁移到下一个状态(ST3)。

在下一个状态(ST3)，首先，DSP31，通过程序的控制，进行在后面的阶段中成为需要的程序和数据的到P1、P6～P8、DA1～DA2、DB1和DB4的传送设定(S709)。而且，DSP31，使用结束下载的P4～P5、DA4和DB2～DB3，实施解码处理(S710)。而且，DSP31进行由该处理(S710)更新的数据的到SDRAM4的传送设定(S711)。DSP31，当根据中断信号等，确认到P1、P6～P8、DA1～DA2、DB1和DB4的传送结束时(S712)，迁移到下一个状态(ST4)。

在下一个状态(ST4)，首先，DSP31，通过程序的控制，进行在后面的阶段中成为需要的程序和数据的到P2～P4、DA3～DA4和DB2～DB3的传送设定(S713)。而且，DSP31，使用结束下载的P1、P6～P8、DA1～DA2、DB1和DB4，实施解码处理(S714)。而且，DSP31进行由该处理(S714)更新的数据的到SDRAM4的传送设定(S715)。DSP31，当根据中断信号等，确认到P2～P4、DA3～DA4和DB2～DB3的传送结束时(S716)，迁移到下一个状态(ST5)。

在下一个状态(ST5)，首先，DSP31，通过程序的控制，进行在后面的阶段中成为需要的程序和数据的到SRAM60、70A、70B的传送设定(S717)。而且，DSP31，使用结束下载的P2～P4、DA3～DA4和DB2～DB3实施解码处理(S718)。而且，DSP31进行由该处理(S718)更新的数据的到SDRAM4的传送设定(S719)。DSP31，当根据中断信号等，确认在后面的阶段中成为需要的程序和数据的传送结束时(S720)，迁移到下一个状态。

即，在解码处理的程序中记叙了进行在后面的阶段中成为需要的程序和数据的传送设定的处理，DSP31，在实施解码处理期间，进行该解码处理的后面的阶段中成为需要的程序和数据的传送设定。因此，DSP31，当解码处理到达该后面的阶段时，能够从SRAM60、70A、70B取得需要的程序和数据。

以上，说明了作为本发明的一个实施方式的音频解码器16和用该音频解码器16的DVD再生电路3。如上所述，将在音频解码器16进行的解码处理中需要的程序和数据存储在设置在音频解码器16外部的SDRAM4中。而且，音频解码器16，通过程序的控制，在解码处理中成为需要前，将与编码方式相应的程序和数据下载在内部的SRAM33中，用该下载的程序和数据进行音频数据的解码。

因为通过这种构成，不需要将用于解码处理的全部程序和数据都存储在音频解码器16的内部存储器中，所以能够削减内部存储器的容量，减少音频解码器16的芯片面积。又，音频解码器16，通过程序的控制，将存储在SDRAM4中的程序和数据，在它们成为需要前下载到SRAM33中。因此，当实施解码处理时，不发生由从SDRAM4下载程序和数据引起的等待时间，也不会降低解码处理的处理速度。又，即便在由于追加对应的编码方式等，程序和数据增加的情形中，通过增加作为外部存储器的SDRAM4的容量，也不需要增加作为音频解码器16的内部存储器的SRAM33的容量。

此外，在本实施方式中，虽然将用于解码处理的全部程序和数据存储在作为外部存储器的SDRAM4中，但是也可以将程序或数据的某一方存储在设置在音频解码器16内部的SRAM和ROM等中。

再有，本发明的数据处理用集成电路，不限于本实施方式的音频解码器16，可以应用于进行种种处理的电路中。即便在这种情形中，通过将在该处理中成为需要的程序和数据存储在设置在数据处理用集成电路外部的SDRAM等中，根据程序的控制，在处理中成为需要前将程序和数据下载在设置在数据处理用集成电路内部的SRAM等中，也可以不降低处理速度地，削减内部存储器的容量，减少芯片面积。

再有，在音频解码器16中，在SRAM33中设置多个区域，当对某个区域从SDRAM4传送程序或数据时，DSP31能够对存储在SRAM33的其它区域中的程序或数据进行存取。所以，即便是以音频数据的解码处理的方式连续地实施的处理，也不会中断处理，不会降低处理速度。

再有，在音频解码器16中，通过将数据写入到SRAM4，进行地址寄存器的设定等的传送设定，能够将数据写入到SRAM4。即，即便在伴随数据更新的情形中，用本发明的数据处理用集成电路，也可以将程序和数据存储在SDRAM等的外部存储器中。进一步，在音频解码器16中，在SRAM33中设置多个区域，在将存储在某个区域中的数据传送到SDRAM4的过程中，DSP31能够用存储在其它区域中的程序和数据连续地进行处理。所以，即便是以音频数据的解码处理的方式连续地实施的处理，也不会中断处理，不会降低处理速度。

再有，在音频解码器16中，SRAM33的各区域的数据输入输出端口为1个，通过切换SRAM33的工作时钟，与来自DSP31的存取和来自SDRAM传送控制单元35的存取对应。也可以在SRAM33的各区域中，对每个DSP31和SDRAM传送控制单元35，分别设置1个数据输入输出端口，但是如本实施方式所示的那样，通过令各区域的数据输入输出端口为1个，能够减少音频解码器16的芯片面积。

再有，在音频解码器16中，也将常驻程序和常驻数据存储在SDRAM4中，通过由处于音频解码器16外部的CPU11等将下载指示设定在寄存器中，将常驻程序和常驻数据传送到SRAM33。这样，因为即便关于常驻程序和常驻数据，也可以存储在SDRAM4中，所以能够进一步削减音频解码器16的内部存储器的容量，减少芯片面积。

再有，在本实施方式中，将音频解码器16作为本发明中的数据处理用集成电路，但是也可以将本实施方式的DVD再生电路3作为本发明中的数据处理用集成电路。即便在这种情形中，通过在DVD再生电路3中用上述音频解码器16，也能够不降低音频数据的解码处理的速度地，减少DVD再生电路3的芯片面积。

以上，虽然说明了作为本发明的实施方式的第1实施方式和第2实施方式，但是上述实施方式是为了容易理解本发明，不是为了限定并解释本发明。在不脱离本发明的宗旨的情况下能够变更、改良本发明，并且本发明也包含其等同的情况。

Claims (8)

1、一种数据处理用集成电路，其特征在于，

包括：CPU、存储器、读出地址存储单元和存储器传送控制单元；

所述存储器传送控制单元可以在与设置在所述数据处理用集成电路外部的外部存储器之间发送和接收数据；

所述CPU通过存储在所述存储器中的程序的控制，将在所述CPU实施的处理之后的阶段中所使用的数据在所述外部存储器中的地址设定到所述读出地址存储单元中；

所述存储器传送控制单元将存储在所述外部存储器的该地址中的数据传送到所述存储器中。

2、根据权利要求1所述的数据处理用集成电路，其特征在于，

设置多个所述存储器；

按每个所述存储器设置所述读出地址存储单元；

所述CPU通过存储在所述存储器中的程序的控制，将所述地址设定到与没有存储所述CPU使用的数据的所述存储器对应的所述读出地址存储单元中；

所述存储器传送控制单元将存储在所述外部存储器的该地址中的数据传送到与该读出地址存储单元对应的所述存储器中。

3、根据权利要求1所述的数据处理用集成电路，其特征在于，

进一步包括写入地址存储单元；

所述CPU通过存储在所述存储器中的程序的控制，将存储在所述存储器中的数据在所述外部存储器中的写入目的地的地址设定到所述写入地址存储单元中；

所述存储器传送控制单元将存储在所述存储器中的所述数据传送到所述外部存储器的所述写入目的地的地址中。

4、根据权利要求3所述的数据处理用集成电路，其特征在于，

设置多个所述存储器；

按每个所述存储器设置所述写入地址存储单元；

所述CPU通过存储在所述存储器中的程序的控制，将所述写入目的地的地址设定到与存储写入到所述外部存储器中的所述数据的所述存储器对应的所述写入地址存储单元中；

所述存储器传送控制单元将存储在与该写入地址存储单元对应的所述存储器中的所述数据传送到所述外部存储器的所述写入目的地的地址中。

5、根据权利要求1～4中任一项所述的数据处理用集成电路，其特征在于，

所述存储器的数据输入输出端口为1个；

所述存储器传送控制单元，当对所述存储器存取时将所述存储器的工作时钟切换到所述外部存储器的工作时钟，在该存取完成后将所述存储器的工作时钟切换到所述CPU的工作时钟。

6、根据权利要求1所述的数据处理用集成电路，其特征在于，

进一步包括读出指示数据存储单元，其存储读出指示数据，该读出指示数据是表示初始数据的读出指示的数据；

所述存储器传送控制单元，根据所述读出指示数据，将存储在所述外部存储器的预定地址中的所述初始数据传送到所述存储器。

7、根据权利要求1～6中任一项所述的数据处理用集成电路，其特征在于，

进一步包括接收经过编码的音频数据的音频数据接收单元；

由所述存储器传送控制单元从所述外部存储器传送到所述存储器的数据是在对所述经过编码的音频数据进行解码处理中需要的数据。

8、根据权利要求7所述的数据处理用集成电路，其特征在于，

进一步包括数字信号处理电路，其接收声音的RF信号，将该RF信号变换为数字信号后输出；

所述音频数据接收单元接收包含在所述数字信号中的经过编码的音频数据。

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