CN101032085A - 数据交织装置 - Google Patents

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Abstract

在数据交织装置中，利用SRAM分配电路(800)判断DMA装置(100)发送的用于解交织的地址信息为存储区域SRAM(700～730)前半部(SRAM700、710)还是后半部(SRAM720、730)，并进行分配。另外，DMA装置(100)每次发送2个地址，与一个地址对应的数据被写入到与上述不同地分割而成的第1存储区域(SRAM700和720的任一个)，同时，与另一个地址对应的数据被写入到第2存储区域(SRAM710和730的任一个)。发送用于选取交织数据的地址的DMA装置(200)，与SRAM分配电路(810)相对应，同样地进行存储区域SRAM中前半区域和后半区域的同时处理以及第1和第2存储区域的同时处理。因此不增加频率地提高处理速度。

Description

数据交织装置
技术领域
本发明涉及在以蓝光光盘(Blu-ray Disc)为代表的大容量光盘中在AV数据、计算机数据等大量数据的传送、再现时进行解交织(deinterleaving)的数据交织装置。
背景技术
以往，在DVD等记录介质中，为了纠正由介质的缺陷、盘表面上附着的灰尘、伤痕等引起的错误，采用了Reed-Solomon码等纠错码。并且，近年来，以比现有DVD更高密度化、大容量化为目标的下一代数字视频记录的研究正在开展。在这样的研究中，伴随着记录介质的高密度化，要求减小由灰尘、伤痕引起的突发错误(burst error)的影响。
针对这样的要求，例如，在专利文献1中，作为用于提高对突发错误的纠正能力的错误纠正方法，提出了将两种纠错码进行交织并将其记录的方式，以该交织方式为基础制成了蓝光光盘。
图1表示数据传送时进行交织(interleaving)、解交织的现有装置。
在本例中，对蓝光光盘的解交织进行说明。
DMA装置1100具有计算用于解交织的地址的交织地址运算器。另外，1700是当进行交织数据1001的解交织时暂时保存数据的SRAM。上述DMA装置1100，输出要求对SRAM1700写入数据的写入(Write)请求1102、和写入到SRAM1700的数据的写入地址1103，进行接收表示写入结束的写入响应(acknowledge)1101的握手(handshake)。蓝光光盘按每1个字节进行了交织，因此上述DMA装置1100每1个字节发出一次地址信息。
DMA装置1200具有计算用于取得解交织后的数据的地址的地址运算器。该DMA装置1200，输出要求从SRAM1700读出被记录的数据的读出(Read)请求1202、和SRAM1700中的读出地址1203，进行接收表示读出结束的读出响应1201的握手。在本例的DMA装置1200中，设每4个字节发出一次地址。
FIFO装置1300，输入交织数据1001，按照上述DMA装置1100的请求输出FIFO数据1301。
FIFO装置1400，输入通过上述DMA装置1200的请求1202得到的FIFO数据1401，输出解交织数据1002。
仲裁(arbitration)电路1500，输入来自上述DMA装置1100的写入请求1102和来自上述DMA装置1200的读出请求1202，选择优先顺序高的请求方。在本例中，设上述DMA装置1100的请求1102比上述DMA装置1200的请求1202优先。
SRAM接口(以下简称I/F)1600，当从上述仲裁电路1500输入请求1501、地址信息1502、写使能信号(write enable)1503以及写入数据1504时，按照SRAM协议(标准)，在写入时，输出片选信号(chip select)1601、字节使能信号(byte enable)1602、写使能信号1603、地址1604以及写入数据1605。另外，在读出时，输出片选信号1601、字节使能信号1602、写使能信号1603以及地址1604，接收读出数据1606，向仲裁电路1500输出读出数据1506和完成通知1505。
接着，使用图2说明图1所示的数据交织装置的时序动作。如图2的(A)所示，上述DMA装置1100从T01时刻到T02时刻进行解交织动作。由该DMA装置1100进行的解交织单位结束时，上述DMA装置1200进行取出从T02时刻到T03时刻间所记录的数据作为解交织后的数据的动作。接着，上述DMA装置1100，对下一数据从T03时刻到T04时刻进行解交织。由DMA装置1100进行的解交织单位再次结束时，上述DMA装置1200从T04时刻到T05时刻之间进行选取解交织后的数据的动作。通过反复进行这样的动作，能够进行解交织。
在实际的蓝光光盘等的数据传送中，往往上述交织数据1001不断地被传送，如图2的(A)中从T02时刻到T03时刻那样，有时不允许上述DMA装置1100处于停止的状态。此时，准备解交织量的2倍以上的存储装置容量，并利用多个存储装置形成2部分以上结构，从而能够进行流水线(pipeline)处理。图2的(B)表示2部分结构的时序动作。
首先，上述DMA装置1100，从T11时刻到T12时刻进行解交织。当该解交织单位结束时，上述DMA装置1200进行从T12时刻开始选取解交织后的数据的动作，但此时，利用另一部分，上述DMA装置1100从T12时刻到T13时刻进行解交织。通过反复进行以上的动作，能够高速地进行解交织。
这样，近年来，光盘领域的高倍速化已成为必需。电路频率取为x(MHz)时，当上述DMA装置1100为1字节存取，上述DMA装置1200为4字节存取，传送总量相同时，该电路的最大传送速度为0.8x(MBps)。因此，为了提高倍速性能需要增大上述电路频率x。
专利文献1：日本特表2002-521789号公报
发明内容
然而，当提高电路的频率时，时序限制更加严格，因此，由用于保障时序制约的电路规模增大而产生功耗增加，而且，还产生在半导体器件等中需要散热板等的成本方面的问题、不能用于笔记本个人电脑等小型驱动器(slim drive)等缺点。
另外，在通常的DMA装置中，能够通过将1字节存取变更为4字节存取等扩大带宽使传送能力提高，但作为本实施例的前提条件按每1字节进行了交织，因此不能抽取无连续性的数据的地址，由此，不能进行2字节以上的存取。
本发明是解决上述现有问题点的发明，本发明的目的在于，将电路频率的增加限制在最小限度，并且能够实现高倍速化。
为了达到上述目的，在本发明中，着眼于在连续输入不连续的地址的数据的交织数据中各个交织数据的地址的特定位具有周期性，基于该周期性同时指定2字节的交织数据，并且在存储装置内设定两个存储区域，通过同时处理这些2字节的交织数据来提高处理速度。
另外，将所输入的交织数据的地址划分为两个范围，并且根据与上述两个存储区域不同的观点在存储装置内设定与这2区域的地址相对应的两个存储区域，通过进行并行处理进而提高处理速度，该并行处理即处理与一个区域地址相对应的交织数据，同时进行与另一个地址相对应的交织数据的处理。
即，本发明的数据交织装置，输入进行了交织的交织数据，输出解交织后的解交织数据，包括：存储装置，具有第一存储区域和第二存储区域的两个存储区域；第一DMA装置，同时发送根据预定的规则从连续被输入的上述交织数据的地址中得到的两个地址，并且，发送用于同时分别将与上述两个地址相对应的交织数据的一个写入到上述存储装置具有的第一存储区域、将另一个写入到上述存储装置具有的第二存储区域的写入请求；以及存储装置接口，根据上述第一DMA装置发送的上述写入请求和上述两个地址，进行同时将分别与上述两个地址相对应的写入数据写入到上述存储装置的第一和第二存储区域的控制。
在本发明的上述数据交织装置中，包括第二DMA装置，发送两个读出数据的两个地址和用于读出上述两个读出数据的读出请求，上述两个地址用于从上述第一和第二存储区域的每一个同时读出将上述被输入的交织数据存储在上述存储装置的上述第一和第二存储区域后的写入数据；以及存储装置接口，根据上述第二DMA装置发送的上述读出请求和上述两个读出数据的地址，进行从上述存储装置的第一和第二存储区域同时读出分别与上述两个地址相对应的两个读出数据的控制。
在本发明的上述数据交织装置中，包括第一请求分配电路，使上述存储装置的第一存储区域和第二存储区域的每一个与上述写入数据的地址的前半区域和后半区域相对应，根据上述第一DMA装置发送的上述写入请求和上述写入数据的地址，将上述写入数据分配给上述第一和第二存储区域的前半区域和后半区域的任一个；第二DMA装置，发送读出请求的同时，发送用于进行存储在上述存储装置的多个上述写入数据的读出的地址；以及第二请求分配电路，使上述存储装置的第一存储区域和第二存储区域的每一个与上述读出数据的地址的前半区域和后半区域相对应，根据上述第二DMA装置发送的上述读出请求和上述读出数据的地址，将上述读出数据分配给上述第一和第二存储区域的前半区域和后半区域的任一个。
在本发明的上述数据交织装置中，上述预定的规则是根据蓝光光盘的交织法则对上述交织数据的地址的最下位的位产生的偶数和奇数的交替排列规则，上述两个地址是这样的两个地址，上述最下位的位由上述偶数和奇数的交替排列中相连续的偶数和奇数的组构成。
在本发明的上述数据交织装置中，包括第二DMA装置，发送从上述被输入的交织数据中存储到上述存储装置的写入数据读出的读出数据的地址、和用于读出上述读出数据的读出请求；以及仲裁装置，接收上述第一DMA装置发送的上述写入请求和上述第二DMA装置发送的上述读出请求，进行确定这些写入和读出请求的优先顺序的仲裁动作，上述存储装置接口的动作频率为上述仲裁装置的动作频率的n倍以上，其中，n为2以上的整数。
在本发明的上述数据交织装置中，包括第一DMA装置，发送上述被输入的交织数据的地址中存储到上述存储装置的写入数据的地址、和用于写入上述写入数据的写入请求；以及仲裁装置，接收上述第一DMA装置发送的上述写入请求和上述第二DMA装置发送的上述读出请求，进行确定这些写入和读出请求的优先顺序的仲裁动作，上述存储装置接口的动作频率为上述仲裁装置的动作频率的n倍以上，其中，n为2以上的整数。
在本发明的上述数据交织装置中，包括仲裁装置，接收上述第一DMA装置和上述第二DMA装置发送的上述写入请求和上述读出请求，进行确定这些写入和读出请求的优先顺序的仲裁动作，上述存储装置接口的动作频率为上述仲裁装置的动作频率的n倍以上，其中，n为2以上的整数。
在本发明的上述数据交织装置中，上述仲裁装置，在同一时刻处理从上述第一DMA装置发送的上述两个地址所对应的上述写入数据的传送请求。
在本发明的上述数据交织装置中，上述仲裁装置，在同一时刻处理从上述第二DMA装置发送的与上述两个地址所对应的上述读出数据的传送请求。
在本发明的上述数据交织装置中，上述存储装置是DRAM或SRAM。
根据以上，在本发明中，对于被输入的交织数据的地址，根据预定的规则，指定写入数据的地址的DMA装置能够同时指定2个地址，并且，通过在存储装置内设定两个存储区域，能够将两个交织数据同时写入到这两个存储区域。
特别是，在本发明中，通过将处理的地址划分成前半部和后半部，对应于该划分地，在存储装置内设定两个存储区域，能够实现对一个存储区域进行数据的写入，同时对另一个存储区域进行读出的处理。
如以上说明的那样，根据本发明的数据交织装置，发送写入数据的地址的DMA装置，能够每次同时发送2个地址，因此，能够不提高动作时钟地提高处理速度。
特别是，根据本发明，将处理的数据的地址划分成前半部和后半部，将各自存储在不同的两个存储区域，因此，能够同时独立地进行对存储装置的写入和读出，因此能够不提高动作时钟地提高处理速度。
附图说明
图1是现有的数据交织装置的框图。
图2的(A)是记录区域为1部分结构的现有的数据交织装置的时序动作图。
图2的(B)是记录区域为2部分结构的数据交织装置的时序动作图。
图3是本发明实施方式的数据交织装置的框图。
具体实施方式
以下，根据附图说明本发明实施方式的数据交织装置。
图3表示本发明的进行解交织的数据交织装置的实施方式。在此，以图2的(B)所示的流水线处理的解交织为例。另外，在本实施方式中，以蓝光光盘的交织数据为例进行说明。
图3所示的数据交织装置，经由FIFO装置300输入交织数据1，将该交织数据1的解交织后的数据存储在SRAM，从SRAM读出该解交织后的数据，经由FIFO装置400作为解交织数据2输出。
在本实施方式中，上述SRAM是将图1所示的现有例的作为存储装置的SRAM700分成SRAM700、SRAM710、SRAM720、SRAM730四部分的结构，由此各容量为SRAM的四分之一。将现有例的SRAM取为4 K字节，在使用与它相同的容量并划分成了四部分的情况下，本实施方式的SRAM700、SRAM710、SRAM720、SRAM730的容量为1K字节。在此，将与现有例容量相当的4K字节分成前半部地址(000～7FF)和后半部地址(800～FFF)。这样，将分成两部分的地址中与前半部地址对应的SRAM的前半区域分配给由SRAM700和SRAM710构成的区域，并且，将与后半部地址对应的SRAM的后半区域分配给由SRAM720和SRAM730构成的区域。
100是具有计算用于对所输入的交织数据1进行解交织的地址的交织地址运算器(未图示)的DMA装置(第1DMA装置)，计算用于解交织的两个地址103和104。在此，根据用于蓝光光盘的交织法则，连续的交织数据的最下位的位，偶数和奇数交替地进行排列(根据预定的规则)，但本实施方式的DMA装置100的交织地址运算器，将该连续的偶数和奇数的两个地址作为1组，即按2字节计算地址。
800是SRAM分配电路，从DMA装置100接收DMA装置100计算出的地址103和104、以及要求将与这两个地址对应的数据写入到上述SRAM的请求(写入请求)102，在写入结束的情况下，将表示写入结束的响应101发送到DMA装置100。SRAM分配电路800，在与DMA装置100之间进行这样的握手。
在此，SRAM分配电路(第1请求分配电路)800，从FIFO 300接收与DMA装置100输出的与地址103和104相应的FIFO数据301和302，进行根据地址103和104为上述SRAM的前半区域的地址或是后半区域的地址而输出的地址803和804、以及与这两个地址对应的写入数据805和806的写入目标的分配，即进行写入请求102的分配。
200是利用与DMA装置100一样地内部具有的地址运算器(未图示)，根据被解交织、并存储在上述SRAM的数据计算用于作为解交织数据2输出的数据的两个地址203和204的DMA装置(第2DMA装置)。
810是SRAM分配电路，从DMA装置200接收DMA装置200计算出的地址203和204、以及要求从上述SRAM读出与这两个地址对应的数据的请求(读出请求)202，在读出结束的情况下，将表示读出结束的响应201发送到DMA装置200。SRAM分配电路810，在与DMA装置200之间进行这样的握手。
在此，SRAM分配电路(第2请求分配电路)810，向FIFO 400输出与DMA装置200输出的地址203和204相应的FIFO数据401和402，进行根据地址203和204为上述SRAM的前半区域的地址或是后半区域的地址而输出的地址803和804、以及与这两个地址相对应的读出数据817和818的读出目标的分配，即进行读出请求202的分配。
500是上述SRAM四个区域中对与SRAM 700和710(分成2部分后的存储区域的一个或前半区域)对应的数据的输入输出进行仲裁的仲裁电路(判优装置)，510是上述SRAM四个区域中对与SRAM720和730(分成2部分后的存储区域的另一个或后半区域)对应的数据的输入输出的优先顺序进行仲裁的仲裁电路(判优装置)。当DAM装置100输出的地址103和104为SRAM的前半区域时，上述SRAM分配电路800输出请求801，并且进行向仲裁电路500的分配，当为后半区域的地址时，上述SRAM分配电路800输出请求802，并且进行向仲裁电路520的分配。另外，当DAM装置200输出的地址203和204为SRAM的前半区域的地址时，SRAM分配电路810输出请求811，并且进行向仲裁电路500的分配，当为后半区域的地址时，SRAM分配电路810输出请求812，并且进行向仲裁电路520的分配。
600是SRAM I/F，根据仲裁电路500的仲裁动作的结果所输出的请求501、地址502和507、写使能信号503、以及与地址502和507相对应的数据504和508，对SRAM700和SRAM710同时分别进行写入或读出。另外，620是SRAM I/F，根据仲裁电路520的仲裁动作的结果所输出的请求521、地址522和527、写使能信号523以及与地址522和527相对应的数据524和528，对SRAM 720和SRAM 730同时分别进行写入或读出。
以下，对图3的数据交织装置进行动作说明。
按1字节输入发生了交织的交织数据001并将该交织数据1保存到内部的触发器的FIFO装置300，输出1字节的FIFO数据301和表示下一个数据值的1字节的FIFO数据302。
DMA装置100，向SRAM分配电路800输出作为对SRAM的写入请求的请求102、相对于SRAM的地址103、以及相对于下一数据的地址104，作为传送完成，从SRAM分配电路800接收响应101。在此，上述地址103与上述FIFO数据301相对应，上述地址104与上述FIFO数据302相对应。
接收到上述FIFO数据301、FIFO数据302、请求102、地址103、以及地址104的SRAM分配电路800，如果上述地址103和上述地址104表示的地址为SRAM的4K字节的前半部地址(000～7FF)，就输出(assert)请求801，将从上述地址103除去上位1位后的11位的地址803、和从上述地址104除去上位1位后的11位的地址804输出到仲裁电路500，将上述FIFO数据301作为与上述地址803对应的1字节的写入数据805输出到仲裁电路500，将上述FIFO数据302作为与上述地址804对应的1字节的写入数据806输出到仲裁电路500。
如果上述地址103和上述地址104表示的地址为4 K字节的后半部地址(800～FFF)，就输出请求802，将从上述地址103除去上位1位后的11位的地址803、和从上述地址104除去上位1位后的11位的地址804输出到仲裁电路520，将上述FIFO数据301作为与上述地址803对应的写入数据805输出到仲裁电路520，将上述FIFO数据302作为与上述地址804对应的写入数据806输出到仲裁电路520。
由于在流水线管理中连续的上述地址103和上述地址104表示两者都为4K字节的前半部地址或后半部地址，因此，上述DMA装置100不会同时输出上述请求801和上述请求802。
接着，说明上述地址103和上述地址104指定了前半部地址的情况。
仲裁电路500，接收上述请求801、上述地址803、上述地址804、上述写入数据805、以及上述写入数据806，与来自DMA装置200的请求信息进行仲裁。但是，在本实施方式中，即使在图2的流水线处理(B)中，DMA装置100和DMA装置200的地址，关于与4K字节的前半部地址和后半部地址的对应具有排他性。因此，上述请求801不需要等待，在相同时刻输出地址502、与该地址502对应的1字节的写入数据504、地址507、以及与该地址507对应的1字节的写入数据508，输出请求501和写使能信号503。
SRAM I/F(存储装置接口)600，判断接收到的上述地址502和上述地址507，如果是偶数地址，就向SRAM 700发出地址604、字节使能信号602、以及写入数据605，并输出片选信号601、写使能信号602。另外，如果是奇数地址，就向SRAM 710发出地址614、字节使能信号612、以及写入数据615，输出片选信号611、写使能信号612。根据交织法则，在连续的地址全部为偶数或奇数且每个地址任何时候均排他的蓝光光盘的解交织中，上述地址502和地址507(两个地址)，具有排他地选择SRAM 700(第1存储区域)和SRAM 710(第2存储区域)，在1周期内两者的存取同时完成的特征。在此，SRAM I/F600的动作频率为仲裁电路500的动作频率n(n为2以上的整数)倍以上。
同样地，说明上述地址103、上述地址104指定了后半部地址的情况。
仲裁电路520，接收上述请求802、上述地址803、上述地址804、上述写入数据805、以及上述写入数据806，与来自DMA装置200的请求信息进行仲裁。与上述前半部地址同样地，上述请求802不需要等待，在同一时刻输出地址522、与该地址522对应的1字节的写入数据524、地址527、以及与该地址527对应的1字节的写入数据528，输出请求521和写使能信号523。
SRAM I/F620，判断接收到的上述地址522和上述地址527，如果是偶数地址，就向SRAM720发出地址624、字节使能信号622、以及写入数据625，输出片选信号621、写使能信号622。另外，如果是奇数地址，就向SRAM730发出地址634、字节使能信号632、以及写入数据635，输出片选信号631、写使能信号632。用与上述的方式同样的方式，在1周期内完成这些存取。
根据以上的动作，上述DMA装置100的动作不会受到上述DMA装置200的影响，且能够以现有速度的2倍速度进行解交织动作。当与现有例一样取电路频率为x(MHz)时，能够在1周期处理2字节，不受上述DMA200的影响，因此，最大传送速度就是2x(Mbps)，能够得到2倍以上的性能。
在本实施方式中，还进行了对解交织数据进行选取的上述DMA装置200的高速化。
FIFO装置400，同时接收作为解交织后的数据的4字节FIFO数据401和下一FIFO数据402，存储在触发器，输出解交织后的4字节的解交织数据002。
DMA装置200，输出作为对SRAM的读出请求的请求202、相对于SRAM的地址203、以及相对于下一数据的地址204，作为传送完成接收响应201。在此，上述地址203与上述FIFO数据401相对应，上述地址204与上述FIFO数据402相对应。
从上述DMA装置200接收了请求202、地址203以及地址204的SRAM分配电路800，如果上述地址203和上述地址204表示的地址为4 K字节的前半部地址(000～7FF)，就输出请求811，将从上述地址203除去了上位1位后的11位的地址813、从上述地址204除去了上位1位后的11位的地址814输出到仲裁电路500，得到读出数据807作为上述FIFO数据401，得到读出数据808作为上述FIFO数据402。
如果上述地址203和上述地址204表示的地址为4K字节的后半部地址(800～FFF)，就输出请求812，将从上述地址203除去了上位1位后的11位的地址813、从上述地址204除去了上位1位后的11位的地址814输出到仲裁电路520，得到读出数据817作为上述FIFO数据401，得到读出数据818作为上述FIFO数据402。
与上述DMA装置100一样，在流水线处理中连续的上述地址203和上述地址204，两者都排他地表示为4K字节的前半部地址或后半部地址，因此，上述DMA装置200不会同时输出上述请求811和上述请求812。
接着，说明上述地址103、上述地址104指定了前半部地址的情况。
仲裁电路500，接收上述请求801、上述地址803、以及上述地址804，与来自DMA装置200的请求信息进行仲裁。但是，在本实施方式中，如在图2的流水线处理(B)的同时处理所示的那样，DMA装置100和DMA装置200的地址，在4K字节的前半部地址和后半部地址之间具有排他性。因此，DMA装置100的请求801不需要等待，向SRAM I/F600输出地址502和地址507，输出与地址502对应的1字节的写入数据504和与地址507对应的1字节的写入数据508。另外输出请求501和写使能信号503。
SRAM I/F600，判断接收到的上述地址502和上述地址507，如果是偶数地址，就向SRAM700发送地址604、字节使能信号602、以及写入数据605，输出片选信号601、写使能信号602。另外，如果是奇数地址，就向SRAM710发送地址614、字节使能信号612、以及写入数据615，输出片选信号611、写使能信号612。根据交织法则，在任意连续的两个地址中的一个为偶数另一个为奇数且任何时候都为排他关系的蓝光光盘的解交织中，上述地址502和上述地址507，具有排他地选择SRAM700和SRAM710，在1周期内完成两者的存取的特征。
同样地，说明上述地址103、上述地址104指定了后半部地址的情况。
仲裁电路520，接收上述请求802、上述地址803、上述地址804，与来自DMA装置200的请求信息进行仲裁。在这种情况下，也与指定了前半部地址的情况相同，DMA装置100和DMA装置200的地址，在4K字节的前半部地址和后半部地址之间具有排他性，由于这一特征，上述请求802不需要等待，向SRAM I/F620输出地址522和与该地址522对应的1字节的写入数据524，并且输出地址527和与该地址527对应的1字节的写入数据528，并输出请求521和写使能信号523。
SRAM I/F620，判断接收到的上述地址522和上述地址527，如果是偶数地址，就向SRAM720发出地址624、字节使能信号622、以及写入数据625，输出片选信号621、写使能信号622。另外，如果是奇数地址，就向SRAM730发出地址634、字节使能信号632、以及写入数据635，输出片选信号631、写使能信号632。用与上述方式同样的方式，在1周期内完成这些存取。
这样，DMA装置100的动作，相对于选取存储在SRAM的解交织后的数据的DMA装置200，独立地进行，因此能够谋求高速化。
在本实施方式中，示出了使用SRAM作为存储解交织后的数据的存储装置的例子，但它也可以是DRAM。
如以上说明的那样，本发明的数据交织装置，具有能够不提高动作时钟地使处理速度提高的效果，因此，适用于传送、再现以蓝光光盘为代表的大容量光盘中的大量数据时的解交织等。

Claims (10)

1.一种数据交织装置，输入进行了交织的交织数据，输出解交织后的解交织数据，包括：
存储装置，具有包括第一存储区域和第二存储区域的两个存储区域；
第一DMA装置，同时发送根据预定的规则从连续被输入的上述交织数据的地址中得到的两个地址，并且，发送用于同时分别将与上述两个地址相对应的交织数据的一个写入到上述存储装置具有的上述第一存储区域、将另一个写入到上述存储装置具有的上述第二存储区域的写入请求；以及
存储装置接口，根据上述第一DMA装置发送的上述写入请求和上述两个地址，进行同时将分别与上述两个地址相对应的写入数据写入到上述存储装置的第一和第二存储区域的控制。
2.根据权利要求1所述的数据交织装置，其特征在于：
包括第二DMA装置，发送两个读出数据的两个地址和用于读出上述两个读出数据的读出请求，上述两个地址用于从上述第一和第二存储区域的每一个同时读出将上述被输入的交织数据存储在上述存储装置的上述第一和第二存储区域后的写入数据；以及
存储装置接口，根据上述第二DMA装置发送的上述读出请求和上述两个读出数据的地址，进行从上述存储装置的第一和第二存储区域同时读出分别与上述两个地址相对应的两个读出数据的控制。
3.根据权利要求1所述的数据交织装置，其特征在于：
包括第一请求分配电路，使上述存储装置的第一存储区域和第二存储区域的每一个与上述写入数据的地址的前半区域和后半区域相对应，根据上述第一DMA装置发送的上述写入请求和上述写入数据的地址，将上述写入数据分配给上述第一和第二存储区域的前半区域和后半区域的任一个；
第二DMA装置，发送读出请求的同时，发送用于读出存储在上述存储装置的多个上述写入数据的地址；以及
第二请求分配电路，使上述存储装置的第一存储区域和第二存储区域的每一个与上述读出数据的地址的前半区域和后半区域相对应，根据上述第二DMA装置发送的上述读出请求和上述读出数据的地址，将上述读出数据分配给上述第一和第二存储区域的前半区域和后半区域的任一个。
4.根据权利要求1所述的数据交织装置，其特征在于：
上述预定的规则是根据蓝光光盘的交织法则对上述交织数据的地址的最下位的位产生的偶数和奇数的交替排列规则，
上述两个地址是这样的两个地址，上述最下位的位由上述偶数和奇数的交替排列中相连续的偶数和奇数的组构成。
5.根据权利要求1所述的数据交织装置，其特征在于：
包括第二DMA装置，发送从上述被输入的交织数据中存储到上述存储装置的写入数据读出的读出数据的地址、和用于读出上述读出数据的读出请求；以及
仲裁装置，接收上述第一DMA装置发送的上述写入请求和上述第二DMA装置发送的上述读出请求，进行确定这些写入和读出请求的优先顺序的仲裁动作，
上述存储装置接口的动作频率为上述仲裁装置的动作频率的n倍以上，其中，n为2以上的整数。
6.根据权利要求2所述的数据交织装置，其特征在于：
包括第一DMA装置，发送上述被输入的交织数据的地址中存储到上述存储装置的写入数据的地址、和用于写入上述写入数据的写入请求；以及
仲裁装置，接收上述第一DMA装置发送的上述写入请求和上述第二DMA装置发送的上述读出请求，进行确定这些写入和读出请求的优先顺序的仲裁动作，
上述存储装置接口的动作频率为上述仲裁装置的动作频率的n倍以上，其中，n为2以上的整数。
7.根据权利要求3所述的数据交织装置，其特征在于：
包括仲裁装置，接收上述第一DMA装置和上述第二DMA装置发送的上述写入请求和上述读出请求，进行确定这些写入和读出请求的优先顺序的仲裁动作，
上述存储装置接口的动作频率为上述仲裁装置的动作频率的n倍以上，其中，n为2以上的整数。
8.根据权利要求5所述的数据交织装置，其特征在于：
上述仲裁装置，在同一时刻处理从上述第一DMA装置发送的上述两个地址所对应的上述写入数据的传送请求。
9.根据权利要求6所述的数据交织装置，其特征在于：
上述仲裁装置，在同一时刻处理从上述第二DMA装置发送的上述两个地址所对应的上述读出数据的传送请求。
10.根据权利要求1～9的任一项所记载的数据交织装置，其特征在于：
上述存储装置是DRAM或SRAM。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102037514A (zh) * 2008-05-21 2011-04-27 Nxp股份有限公司 包括重排网络的数据处理系统
CN101188429B (zh) * 2007-12-24 2011-11-16 北京创毅视讯科技有限公司 一种比特交织器和进行比特交织的方法
CN101453302B (zh) * 2008-12-19 2011-12-21 深圳国微技术有限公司 解交织器、数据传输系统中的数据交织/解交织实现方法
CN103678199A (zh) * 2012-09-26 2014-03-26 深圳市中兴微电子技术有限公司 一种传输数据的方法和设备
US9490848B2 (en) 2008-05-21 2016-11-08 Nxp B.V. Data handling system comprising memory banks and data rearrangement
CN116860185A (zh) * 2023-09-05 2023-10-10 深圳比特微电子科技有限公司 Sram阵列的数据访问装置、系统、方法、设备、芯片和介质

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159109A (ja) * 2006-12-21 2008-07-10 Matsushita Electric Ind Co Ltd データ転送装置
US7779216B2 (en) * 2007-04-11 2010-08-17 Honeywell International Inc. Method and system of randomizing memory locations
GB2505446B (en) 2012-08-30 2014-08-13 Imagination Tech Ltd Memory address generation for digital signal processing
GB2497154B (en) 2012-08-30 2013-10-16 Imagination Tech Ltd Tile based interleaving and de-interleaving for digital signal processing
US9471521B2 (en) * 2013-05-15 2016-10-18 Stmicroelectronics S.R.L. Communication system for interfacing a plurality of transmission circuits with an interconnection network, and corresponding integrated circuit
US9740411B2 (en) 2014-09-04 2017-08-22 National Instruments Corporation Configuring circuitry with memory access constraints for a program
US10764455B2 (en) 2018-12-31 2020-09-01 Kyocera Document Solutions Inc. Memory control method, memory control apparatus, and image forming method that uses memory control method
US10922038B2 (en) * 2018-12-31 2021-02-16 Kyocera Document Solutions Inc. Memory control method, memory control apparatus, and image forming method that uses memory control method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308173B1 (ko) * 1996-02-29 2001-11-02 가나이 쓰도무 부분불량메모리를탑재한반도체기억장치
JPH10307787A (ja) * 1997-05-09 1998-11-17 Nec Corp バッファメモリ装置
JPH11149786A (ja) * 1997-11-18 1999-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体メモリ
JP3445525B2 (ja) * 1999-04-02 2003-09-08 松下電器産業株式会社 演算処理装置及び方法
JP3551881B2 (ja) * 2000-02-17 2004-08-11 株式会社デンソー インタリーブ装置およびデインタリーブ装置
US6687803B1 (en) * 2000-03-02 2004-02-03 Agere Systems, Inc. Processor architecture and a method of processing
DE10337284B4 (de) * 2003-08-13 2014-03-20 Qimonda Ag Integrierter Speicher mit einer Schaltung zum Funktionstest des integrierten Speichers sowie Verfahren zum Betrieb des integrierten Speichers

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101188429B (zh) * 2007-12-24 2011-11-16 北京创毅视讯科技有限公司 一种比特交织器和进行比特交织的方法
CN102037514A (zh) * 2008-05-21 2011-04-27 Nxp股份有限公司 包括重排网络的数据处理系统
US9490848B2 (en) 2008-05-21 2016-11-08 Nxp B.V. Data handling system comprising memory banks and data rearrangement
CN101453302B (zh) * 2008-12-19 2011-12-21 深圳国微技术有限公司 解交织器、数据传输系统中的数据交织/解交织实现方法
CN103678199A (zh) * 2012-09-26 2014-03-26 深圳市中兴微电子技术有限公司 一种传输数据的方法和设备
WO2014048349A1 (zh) * 2012-09-26 2014-04-03 中兴通讯股份有限公司 一种传输数据的方法和设备
CN103678199B (zh) * 2012-09-26 2017-05-10 深圳市中兴微电子技术有限公司 一种传输数据的方法和设备
US9697153B2 (en) 2012-09-26 2017-07-04 Zte Corporation Data transmission method for improving DMA and data transmission efficiency based on priorities of at least two arbitration units for each DMA channel
CN116860185A (zh) * 2023-09-05 2023-10-10 深圳比特微电子科技有限公司 Sram阵列的数据访问装置、系统、方法、设备、芯片和介质

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