JP3445525B2

JP3445525B2 - 演算処理装置及び方法

Info

Publication number: JP3445525B2
Application number: JP09700299A
Authority: JP
Inventors: 隆太朗山中
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-04-02
Filing date: 1999-04-02
Publication date: 2003-09-08
Anticipated expiration: 2019-04-02
Also published as: CN1297615A; AU3453300A; WO2000060749A1; EP1093232A1; JP2000295117A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信システ
ムにおける移動局装置及び基地局装置などに組み込ま
れ、特に行方向に書き込みによってマトリックス配列さ
れたデータを、列方向に読み出すブロックインタリービ
ング処理を効率的に実行する演算処理装置及び方法に関
する。

【０００２】

【従来の技術】近年、ディジタル信号処理プロセッサ
（以下これをＤＳＰと呼ぶ）は、移動体通信分野のディ
ジタル化の動きに合わせて、例えば、携帯電話機への機
器組込み型プロセッサとして多用されている。

【０００３】移動無線通信回線におけるデータ通信で
は、マルチパスフェージングなどの影響によるバースト
誤りが頻繁に発生する。このようなバースト誤り通信路
では、一般的に、畳み込み符号などの誤り訂正符号と共
に、インターリービング技術が使用される。

【０００４】インターリービング技術とは、送信側（チ
ャネルコーダ）で入力系列を出力側で大きく離し、バー
スト誤りを分散化させるインターリーブ処理と、受信側
（チャネルデコーダ）では予め決められた順序で受信デ
ータを読み出すデインターリーブ処理であり、この処理
をＤＳＰが行うことが大半である。

【０００５】以下に一般に使用されるブロックインター
リービング法について図９及び図１０を参照して説明す
る。

【０００６】インターリーブ処理では、図９に示すよう
に、Ｌ＝Ｎ×Ｍビットの入力データに対し、縦方向にＮ
ビット、横方向にＭビットで区切られたメモリ空間を考
えた場合、入力データを図９の横方向に書き込み、出力
データを縦方向に読み出す｛以下、これをＬ（Ｎ，Ｍ）
と表す｝。

【０００７】一方、デインタリーブ処理では、図１０に
示すように、縦方向にＭビット、横方向にＮビットで区
切られたメモリ空間を考えた場合、入力データを図１０
の横方向に書き込み、出力データを縦方向に読み出す。
つまりデインターリーブ処理は、Ｌ（Ｍ，Ｎ）と表すこ
とができる。

【０００８】以上のことから、インタリーブ処理及びデ
インタリーブ処理では、縦方向と横方向のビット数を交
換するだけで動作としては同じである。

【０００９】以上のインターリーブ処理を、ＤＳＰで処
理すると、Ｌビットのデータを転送する為に、少なくと
も１クロック分のＬマシンサイクル要し、その他、読み
出し側、或いは、書き込み側のアドレスをＭビット、ま
たは、Ｎビット毎に再設定する為に、Ｎマシンサイク
ル、または、Ｍマシンサイクル余分に要す為、合計Ｌ＋
ＮもしくわＬ＋Ｍマシンサイクルは、最低必要になる。

【００１０】ここで、今後、移動無線通信によるデータ
伝送等の非音声通信の需要は、ますます増加することが
見込まれている。一般的に非音声通信は音声通信に比べ
情報量が多く、情報量が多ければそれだけインターリー
ブ／デインターリーブ処理に要す処理量が増加する。

【００１１】一方、移動無線通信等では、携帯端末機の
バッテリーの寿命を長時間持続させることが望まれてい
るが、ＤＳＰの処理量が少なければ少ないほどバッテリ
ーを長時間持続させることができる。

【００１２】これと同時に携帯端末機の小型化・軽量化
・低価格化も望まれている。このため携帯端末機では、
従来、専用ＬＳＩで処理していた領域もＤＳＰ処理によ
る１チップ化が図られている。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
装置においては、インターリーブ／デインターリーブ処
理に要す処理量が増加する傾向にあり、その処理を行う
ＤＳＰ（演算処理装置）による演算量もそれに比例して
増加する傾向にある。

【００１４】このため演算時の消費電力が増加し、ＤＳ
Ｐが用いられる携帯端末機のバッテリーを長時間持続さ
せることは困難であるという問題がある。

【００１５】また、演算量が増加すれば、もはや既存の
ＤＳＰの処理能力を超えてしまい、ＤＳＰを１チップで
実現することができなくなるという問題がある。

【００１６】また、ＤＳＰを高機能化させるため、大規
模なハードウェア投資はそれだけＤＳＰ自身のコストの
高騰化を招き、この結果、携帯端末機の小型化・軽量化
・低価格化が実現できなくなるという問題がある。

【００１７】本発明はかかる点に鑑みてなされたもので
あり、インターリーブ／デインターリーブ処理を極力少
ない演算量で実現することにより、その回路規模を小型
化することができ、これによって１チップ化、低消費電
力化、低価格化を図ることができる演算処理装置及び方
法を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明は、インターリー
ブ・デインターリーブ処理で、入力系列を記憶手段の連
続したアドレスに配置し、それを順に倍精度でロード
し、その偶数番地のデータを、偶数番地専用のアドレス
生成器で指定される番地に格納し、それと同時に奇数番
地のデータを、奇数番地専用のアドレス生成器で指定さ
れる番地に格納することで、２データのインターリーブ
またはデインターリーブ処理を、１マシンサイクルで処
理するように構成することによって、情報量が大きな場
合でも、比較的少ない処理量でＤＳＰによる高速、かつ
効率的な演算処理が得られるようにした。

【００１９】

【発明の実施の形態】本発明の第１の態様は、入力デー
タを第１記憶手段の連続するアドレスの記憶領域に配置
して記憶し、この記憶データをアドレス順に倍精度で読
み出し、この読み出されたデータの内、一方のデータを
第２記憶手段の偶数アドレスの記憶領域に記憶し、他方
のデータを前記第２記憶手段の偶数アドレスから一定値
離れた奇数アドレスの記憶領域に記憶するインターリー
ブ／デインターリーブ処理を１マシンサイクルで実行す
る機能、を具備する構成を採る。

【００２０】この構成によれば、インターリーブ／デイ
ンターリーブ処理を極力少ない演算量で実現することが
でき、これによって演算処理装置の回路規模を小型化す
ることができ、更に１チップ化、低消費電力化、低価格
化を図ることができる。

【００２１】本発明の第２の態様は、第１の態様におい
て、第１記憶手段からのデータ読み出しを開始するアド
レスが設定される第１設定手段と、この第１設定手段の
設定アドレスを２づつ増加させた読出アドレスを生成す
る第１生成手段と、前記第２記憶手段へのデータ書き込
みを開始するアドレスが設定される第２設定手段と、前
記第２設定手段の設定アドレスと一定値離れ、且つ前記
第２記憶手段へのデータ書き込みを開始するアドレスが
設定される第３設定手段と、前記第２設定手段の設定ア
ドレスを１づつ増加させた第１書込アドレス及び、この
第１書込アドレスに所定値を加算した第２書込アドレス
を交互に生成する第２生成手段と、前記第３設定手段の
設定アドレスを１づつ増加させた第３書込アドレス及
び、この第３書込アドレスに所定値を加算した第４書込
アドレスを交互に生成する第３生成手段とを備え、前記
第１及び第３書込アドレスが対となり、前記第２及び第
４書込アドレスが対となって前記第２記憶手段へ出力さ
れる構成を採る。

【００２２】この構成によれば、インターリーブ／デイ
ンターリーブ処理におけるデータ読み出し及び、データ
書き込みのアドレスを任意に設定することができる。

【００２３】本発明の第３の態様は、ディジタル信号処
理プロセッサに、第１の態様又は第２の態様記載の演算
処理装置を具備する構成を採る。

【００２４】この構成によれば、ディジタル信号処理プ
ロセッサにおいて第１の態様又は第２の態様と同様の作
用効果を得ることができる。

【００２５】本発明の第４の態様は、移動局装置の、受
信信号を復調して復号化すると共に送信信号を符号化し
て変調するベースバンド信号処理部の、少なくとも前記
受信信号の復号化を行う機能部に、第３の態様記載のデ
ィジタル信号処理プロセッサを具備する構成を採る。

【００２６】この構成によれば、パイプライン処理で１
マシンサイクルに２データのインタリービング処理が実
現でき、これにより高速に比較的少ない処理量でインタ
ーリービング処理が実現でき、携帯端末機（移動局装
置）の小型化・軽量化・低価格化・バッテリーの長寿命
化が可能になる。

【００２７】本発明の第５の態様は、移動局装置のベー
スバンド信号処理部が、ＣＤＭＡ通信方式の変調及び復
調を行う構成を採る。

【００２８】この構成によれば、ＣＤＭＡ方式の移動局
装置においても、パイプライン処理で１マシンサイクル
に２データのインタリービング処理が実現でき、これに
より高速に比較的少ない処理量でインターリービング処
理が実現でき、携帯端末機（移動局装置）の小型化・軽
量化・低価格化・バッテリーの長寿命化が可能になる。

【００２９】本発明の第６の態様は、基地局装置の、受
信信号を復調して復号化すると共に送信信号を符号化し
て変調するベースバンド信号処理部の、少なくとも前記
受信信号の復号化を行う機能部に、第３の態様記載のデ
ィジタル信号処理プロセッサを具備する構成を採る。

【００３０】この構成によれば、パイプライン処理で１
マシンサイクルに２データのインタリービング処理が実
現でき、これにより高速に比較的少ない処理量でインタ
ーリービング処理が実現できる。

【００３１】本発明の第７の態様は、基地局装置のベー
スバンド信号処理部が、ＣＤＭＡ通信方式の変調及び復
調を行う構成を採る。

【００３２】この構成によれば、ＣＤＭＡ方式の基地局
装置においても、パイプライン処理で１マシンサイクル
に２データのインタリービング処理が実現でき、これに
より高速に比較的少ない処理量でインターリービング処
理が実現できる。

【００３３】本発明の第８の態様は、移動体通信システ
ムに、第４の態様又は第５の態様記載の移動局装置と、
第６の態様又は第７の態様記載の基地局装置とを具備す
る構成を採る。

【００３４】この構成によれば、移動体通信システムに
おいても、第４の態様又は第５の態様及び第６の態様又
は第７の態様と同様の作用効果を得ることができる。

【００３５】本発明の第９の態様は、第１の態様又は第
２の態様記載の演算処理装置の機能を実行させるための
プログラムを記録した構成を採る。

【００３６】この構成によれば、インターリーブ／デイ
ンターリーブ処理を行う装置で、容易に本発明の演算処
理装置の機能を実現することができる。

【００３７】本発明の第１０の態様は、入力データを第
１記憶手段の連続するアドレスの記憶領域に配置して記
憶し、この記憶データをアドレス順に倍精度で読み出
し、この読み出された偶数／奇数アドレスのデータの
内、偶数アドレスのデータを第２記憶手段の偶数アドレ
スの記憶領域に記憶し、奇数アドレスのデータを前記第
２記憶手段の偶数アドレスから一定値離れた奇数アドレ
スの記憶領域に記憶するインターリーブ／デインターリ
ーブ処理を１マシンサイクルで実行するようにした。

【００３８】この方法によれば、インターリーブ／デイ
ンターリーブ処理を極力少ない演算量で実現することが
でき、これによって演算処理装置の回路規模を小型化す
ることができ、更に１チップ化、低消費電力化、低価格
化を図ることができる。

【００３９】本発明の第１１の態様は、第１記憶手段か
らのデータ読み出しを開始する第１設定アドレスを設定
し、この第１設定アドレスを２づつ増加させた読出アド
レスを生成し、第２記憶手段へのデータ書き込みを開始
する第２設定アドレスを設定すると共に、この第２設定
アドレスと一定値離れ、且つ前記第２記憶手段へのデー
タ書き込みを開始する第３設定アドレスを設定し、前記
第２設定アドレスを１づつ増加させた第１書込アドレス
及び、この第１書込アドレスに所定値を加算した第２書
込アドレスを交互に生成し、この時、前記第３設定アド
レスを１づつ増加させた第３書込アドレスを前記第１書
込アドレスと対にし、前記第３書込アドレスに所定値を
加算した第４書込アドレスを前記第２書込アドレスと対
にして生成するようにした。

【００４０】この方法によれば、インターリーブ／デイ
ンターリーブ処理におけるデータ読み出し及び、データ
書き込みのアドレスを任意に設定することができる。

【００４１】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。

【００４２】（実施の形態１）図１は、本発明の実施の
形態１に係る演算処理装置の構成を示すブロック図であ
る。

【００４３】この図1に示す演算処理装置１００は、第
一のポインタ１０１が示すアドレス等の転送を行うアド
レスバス１０２、加算器１０３、フリップフロップ１０
４及びマルチプレクサ（ＭＵＸ）１０５を有して成るア
ドレス発生器１０６と、ＲＡＭ１０７と、データの転送
を行う２つのデータバス１０８，１０９と、第二のポイ
ンタ１１０が示すアドレス等の転送を行うアドレスバス
１１１、加算器１１２、フリップフロップ１１３、マル
チプレクサ１１４、アドレスバス１１５、加算器１１
６、フリップフロップ１１７、マルチプレクサ１１８を
有して成るアドレス発生器１１９と、この第二のポイン
タ１１０が接続されたアドレス発生器１１９と同じ構成
のもう一系統の第三のポインタ１２０が接続されたアド
レス発生器１２１と、ＲＡＭ１２２と、制御部１２３と
を備えて構成されている。

【００４４】加算器１０３は、アドレスバス１０２を介
して入力される第一のポインタ１０１の示すアドレス
と、設定アドレス「２」との加算を行うものである。

【００４５】フリップフロップ１０４は、制御部１２３
から出力されるライトイネーブル信号ＥＮ０に応じて、
加算器１０３の加算結果得られるアドレスを保持するも
のである。

【００４６】マルチプレクサ１０５は、制御部１２３か
ら出力されるセレクト信号ＳＥＬ０に応じて、フリップ
フロップ１０４に保持されたアドレスと、第一のポイン
タ１０１が示すアドレスとを選択してアドレスバス１０
２へ出力するものである。

【００４７】アドレス発生器１０６は、第一のポインタ
１０１が示すアドレスに応じて、ＲＡＭ１０７のアドレ
スを発生するものである。

【００４８】ＲＡＭ１０７は、アドレス発生器１０６に
よって指定されたアドレスの記憶領域に記憶されたデー
タを、データバス１０８，１０９へ出力するものであ
る。

【００４９】加算器１１２は、アドレスバス１１１を介
して入力される第二のポインタ１１０の示すアドレス
と、設定アドレス「１」との加算を行うものである。

【００５０】フリップフロップ１１３は、制御部１２３
から出力されるライトイネーブル信号ＥＮ１に応じて、
加算器１１２の加算結果得られるアドレスを保持するも
のである。

【００５１】マルチプレクサ１１４は、制御部１２３か
ら出力されるセレクト信号ＳＥＬ１に応じて、フリップ
フロップ１１３に保持されたアドレスと、第二のポイン
タ１１０が示すアドレスとを交互に選択してアドレスバ
ス１１１を介してマルチプレクサ１１８へ出力するもの
である。

【００５２】加算器１１６は、アドレスバス１１５を介
して入力されるマルチプレクサ１１８から出力されるア
ドレスと、制御部１２３から出力されるアドレス「２
Ｎ」との加算を行うものである。

【００５３】フリップフロップ１１７は、制御部１２３
の出力端子ＥＮ２から出力されるライトイネーブル信号
に応じて、加算器１１６の加算結果得られるアドレスを
保持するものである。

【００５４】マルチプレクサ１１８は、制御部１２３か
ら出力されるセレクト信号ＳＥＬ２に応じて、フリップ
フロップ１１７に保持されたアドレスと、アドレスバス
１１１を介して入力されるマルチプレクサ１１４からの
アドレスとを交互に選択してアドレスバス１１５へ出力
するものである。

【００５５】アドレス発生器１１９は、第二のポインタ
１１０が示すアドレスに応じて、ＲＡＭ１２２のアドレ
スを発生するものである。

【００５６】アドレス発生器１２１は、第三のポインタ
１２０が示すアドレスに応じて、ＲＡＭ１２２のアドレ
スを発生するものである。

【００５７】ＲＡＭ１２２は、データバス１０８，１０
９のデータを、それぞれアドレス発生器１１９，１２１
によって指定されるアドレスの記憶領域に記憶するもの
である。

【００５８】制御部１２３は、従来例で説明したブロッ
クインタリービング処理の入力データ形式であるＬ
（Ｎ，Ｍ）のＮとＭを入力とし、３つのアドレス発生器
１０６，１１９，１２１のフリップフロップ１０４，１
１３，１１７へライトイネーブル信号ＥＮ０，ＥＮ１，
ＥＮ２を出力し、マルチプレクサ１０５，１１４，１１
８へセレクト信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２を出力
し、また加算器１１６へデータ２Ｎを出力する制御を行
うものである。

【００５９】次に、このような構成の演算処理装置１
００におけるブロックインタリーブのデータ転送の動作
を、図２を参照して説明する。

【００６０】但し、一例としてＲＡＭ１０７の２０００
ｈ番地から順に２０ビット記憶されている入力データ
に、Ｌ（Ｎ，Ｍ）＝２０（５，４）のブロックインター
リービングを施して、ＲＡＭ１２２の４０００ｈ番地以
降に記憶する処理を示す。

【００６１】図２に示すようにＲＡＭ１０７の２０００
ｈ番地のデータｄ（０）は、ＲＡＭ１２２の４０００ｈ
番地に、２００１ｈ番地のデータｄ（１）は、４０００
ｈ＋Ｎ＝４００５ｈ番地に記憶される。

【００６２】次に、２００２ｈ番地のデータｄ（２）
は、４０００ｈ＋２Ｎ＝４００Aｈ番地に、２００３ｈ
番地のデータｄ（３）は、４０００ｈ＋３Ｎ＝４００Ｆ
ｈ番地に記憶される。

【００６３】このようにＭ＝４ビットの転送が完了する
と、次の２００４ｈ〜２００７ｈ番地のＭ＝４データ
は、上記と同様に、それぞれ４００１ｈ、４００６ｈ、
４００Ｂh、４０１０ｈ番地にＮ＝５番地づつ離れた番
地に記憶される。

【００６４】この一連のＭ＝４ビットの転送を合計Ｎ＝
５回繰り返して、インターリーブ処理が完了する。この
インターリーブ処理におけるＲＡＭ１２２への書き込み
順序を図２に〜10で示す。

【００６５】次に、このインターリーブ処理の動作を図
３の動作タイミング図を参照して説明する。

【００６６】但し、演算処理装置１００は、図４に示す
パイプライン構造の演算処理に適しており、命令０にお
ける１サイクル時間（クロックに対応）の命令解読ステ
ージ４０１で、制御部１２３に、Ｎ＝５，Ｍ＝４の各値
が入力され、この入力値に応じてメモリアクセスステー
ジ４０２で、ＲＡＭ１０７からデータが読み出され、こ
の読み出されたデータが、演算実行ステージ４０３で、
ＲＡＭ１２２に書き込まれるようになっている。

【００６７】また、命令０におけるメモリアクセスステ
ージ４０２の処理時に、次の命令１における命令解読ス
テージ４０４の処理が実行され、更に、命令０における
演算実行ステージ４０３の処理時に、命令１におけるメ
モリアクセスステージ４０５の処理が実行されると共
に、次の命令２における命令解読ステージ４０６の処理
が実行されるようになっている。

【００６８】このようなパイプライン構造の演算処理で
次に説明するインターリーブ処理を実行する。

【００６９】まず初期設定として、図３に示す命令解読
ステージ３０１において、第一のポインタ１０１に読み
出しアドレスを２０００ｈに設定し、第二のポインタ１
１０に書き込みアドレスを４０００ｈ、第三のポインタ
１２０に書き込みアドレスを第二のポインタ１１０のア
ドレスよりＮ＝５だけ大きい４００５ｈ番地に設定す
る。また、制御部１２３にはＮ＝５，Ｍ＝４の情報を設
定する。

【００７０】インターリーブ処理では、図３に示すよう
に、第一のポインタ１０１によってアドレス２０００ｈ
が指定されると、メモリアクセスステージ３０２におい
て、ＲＡＭ１０７から２０００ｈ番地のデータと２００
１ｈ番地のデータといった具合に倍精度で読み出しが実
行され、それぞれがデータバス１０８，１０９へ出力さ
れる。

【００７１】また、アドレス発生器１０６は、アドレス
バス１０２上のデータ（このとき２０００ｈ）と設定ア
ドレス「２」とを加算器１０３で加算した結果のアドレ
ス２００２ｈを、セレクト信号ＳＥＬ０に応じて、次の
読み出しアドレスとしてフリップフロップ１０４に記憶
する。

【００７２】即ち、マルチプレクサ１０５は、初回は、
セレクト信号ＳＥＬ０の「Ｈ」レベルに応じて、第一の
ポインタ１０１を選択してアドレスバス１０２へ出力す
るが、２回目以降は、セレクト信号ＳＥＬ０の「Ｌ」レ
ベルに応じて、フリップフロップ１０４の出力を選択し
てアドレスバス１０２へ出力する。

【００７３】そして、演算実行ステージ３０３におい
て、データバス１０８上のデータは、第二のポインタ１
１０で指定されたＲＡＭ１２２のアドレス４０００ｈの
記憶領域に記憶され、一方データバス１０９上のデータ
は、図３には示さないが、第三のポインタ１２０で指定
されたＲＡＭ１２２のアドレス４００５ｈの記憶領域に
記憶される。

【００７４】また、アドレス発生器１１９は、アドレス
バス１１５上のデータ（このとき４０００ｈ）と２Ｎ＝
１０とを、加算器１６で加算した結果のアドレス４００
Ａｈを、次の書き込みアドレスとしてフリップフロップ
１１７に記憶する。

【００７５】マルチプレクサ１１８は、初回は、セレク
ト信号ＳＥＬ２の「Ｈ」レベルに応じて、アドレスバス
１１１を選択してアドレスバス１１５へ出力するが、Ｍ
／２＝２回目までセレクト信号ＳＥＬ２の「Ｌ」レベル
に応じて、フリップフロップ１１７の出力を選択してア
ドレスバス１１５へ出力する。

【００７６】加算器１１２は、第二のポインタ１１０と
設定アドレス「１」との加算を行い、この加算結果４０
０１ｈがフリップフロップ１１３で記憶される。

【００７７】マルチプレクサ１１４は、初回は、セレク
ト信号ＳＥＬ１の「Ｈ」レベルに応じて、第二のポイン
タ１１０を選択してアドレスバス１１１へ出力するが、
以降は、セレクト信号ＳＥＬ１の「Ｌ」レベルに応じ
て、フリップフロップ１１３を選択してアドレスバス１
１１へ出力する。

【００７８】このように、ＤＳＰ（演算処理装置１０
０）によるパイプライン動作で、２０ビットの連続した
データのインターリーブ処理を倍精度読み出しすること
により、１０マシンサイクルで実現することができる。

【００７９】また、メモリから２データを読み出す機能
は、ＤＳＰの他の倍精度演算機能と兼用することが可能
であり、また、アドレス発生器１０６，１１９，１２１
も、少量の変更を加えるだけで、ＤＳＰの他のメモリに
アクセスする機能と兼用することが可能である。

【００８０】また、上記では簡単のため、Ｌ＝２０、Ｎ
＝５、Ｍ＝４の場合を例に示したが、その他の値でも同
様に実施可能である。

【００８１】また、上記では簡単のため、ＲＡＭ上の１
アドレスに１ビットのデータが記憶されている表現を行
ったが、１アドレスに任意のビットを割り当てても原理
は同じであるので同様に実施可能である。

【００８２】このように、実施の形態１の演算処理装置
１００によれば、入力データをＲＡＭ１０７の連続する
アドレスの記憶領域に配置して記憶し、この記憶データ
をアドレス順に倍精度で読み出し、この読み出されたデ
ータの内、一方のデータをＲＡＭ１２２の偶数アドレス
の記憶領域に記憶し、他方のデータをＲＡＭ１２２の偶
数アドレスから一定値離れた奇数アドレスの記憶領域に
記憶するインターリーブ／デインターリーブ処理を１マ
シンサイクルで実行するようにしたので、インターリー
ブ／デインターリーブ処理を極力少ない演算量で実現す
ることができ、これによって演算処理装置の回路規模を
小型化することができ、更に１チップ化、低消費電力
化、低価格化を図ることができる。

【００８３】また、第一のポインタ１０１に、ＲＡＭ１
０７からのデータ読み出しを開始する第１設定アドレス
を設定し、アドレス発生器１０６で、その第１設定アド
レスを２づつ増加させた読出アドレスをＲＡＭ１０７へ
生成し、第二のポインタ１１０に、ＲＡＭ１２２へのデ
ータ書き込みを開始する第２設定アドレスを設定すると
共に、第三のポインタ１２０に、その第２設定アドレス
と一定値離れ、且つＲＡＭ１２２へのデータ書き込みを
開始する第３設定アドレスを設定し、アドレス発生器１
１９で、第２設定アドレスを１づつ増加させた第１書込
アドレス及び、この第１書込アドレスに所定値を加算し
た第２書込アドレスを交互に生成し、この時、アドレス
発生器１２１で、第３設定アドレスを１づつ増加させた
第３書込アドレスを第１書込アドレスと対にし、第３書
込アドレスに所定値を加算した第４書込アドレスを第２
書込アドレスと対にしてＲＡＭ１２２へ生成するように
したので、インターリーブ／デインターリーブ処理にお
けるデータ読み出し及び、データ書き込みのアドレスを
任意に設定することができる。

【００８４】また、演算処理装置１００をソフトウェア
で実現したプログラムを、磁気ディスク、光磁気ディス
クＲＯＭカードリッジ等の記録媒体に記憶させれば、イ
ンターリーブ／デインターリーブ処理を行う装置で、容
易に演算処理装置１００の機能を実現することができ
る。

【００８５】（実施の形態２）図５は、本発明の実施の
形態２に係る移動局装置の構成を示すブロック図であ
る。

【００８６】この図５に示す移動局装置５００は、実施
の形態１の演算処理装置１００を用いて構成したもので
あり、送受信共用のアンテナ部５０１と、受信部５０２
及び送信部５０３から成る無線部５０４と、信号の変調
及び復調と符号化及び復号化とを行うベースバンド信号
処理部５０５と、音声を放音するスピーカ５２０と、音
声を入力するマイク５０６と、送受信するデータを外部
装置との間で入出力するデータ入出力部５０７と、動作
状態を表示する表示部５０８と、テンキーなどの操作部
５０９と、アンテナ部５０１、無線部５０４、ベースバ
ンド信号処理部５０５、表示部５０８及び操作部５０９
などを制御する制御部５１０とを備えている。

【００８７】また、ベースバンド信号処理部５０５は、
受信信号を復調する復調部５１１と、送信信号を変調す
る変調部５１２と、１チップのＤＳＰ５１３とで構成さ
れ、ＤＳＰ５１３は、実施の形態１の演算処理装置１０
０から成り、受信信号を復号するチャネルデコーダ５１
４及び送信信号を符号化するチャネルコーダ５１５と、
音声信号の符復号化を行う音声コーデック部５１６と、
送受信のタイミングを計って受信信号を復調部５１１か
らチャネルデコーダ５１５に、送信信号をチャネルコー
ダ５１５から変調部５１２に送るタイミング制御部５１
７とを、それぞれソフトウェアで形成している。

【００８８】この移動局装置５００の制御部５１２は、
移動局装置５００全体の動作を制御し、例えば、操作部
５０９から入力した信号を表示部５０８に表示したり、
操作部５０９から入力した信号を受けて、発着呼の動作
を行うための制御信号を、通信シーケンスに従って、ア
ンテナ部５０１と、無線部５０４及びベースバンド信号
処理部５０５などへ出力する。

【００８９】移動局装置５００から音声が送信される場
合には、マイク５０６から入力した音声信号がＡ／Ｄ変
換され（図示なし）、ＤＳＰ５１３の音声コーデック部
５１６で符号化され、この符号化データがチャネルコー
ダ５１５に入力される。

【００９０】また、データが送信される場合には、外部
から入力されたデータがデータ入出力部５０７を介して
チャネルコーダ５１５に入力される。チャネルコーダ５
１５は、入力されたデータを符号化し、タイミング制御
部５１７へ出力する。

【００９１】タイミング制御部５１７は、入力されたデ
ータの送信出力タイミングの調整を行って、変調部５１
２へ出力する。変調部５１２に入力されたデータは、デ
ィジタル変調されたのちＤ／Ａ変換されて（図示な
し）、無線部５０４の送信部５０３へ出力される。送信
部５０３は、これを無線信号に変換してアンテナ部５０
１へ送り、アンテナ部５０１から電波として送信され
る。

【００９２】一方、受信時には、アンテナ部５０１で受
信された電波が、無線部５０４の受信部５０２で受信さ
れたのちＡ／Ｄ変換されて、ベースバンド信号処理部５
０５の復調部５１１へ出力される。復調部５１１で復調
されたデータは、タイミング制御部５１７でタイミング
を調整した後、チャネルデコーダ５１４に入力され、こ
こで復号される。

【００９３】チャネルデコーダ５１４で復号されたデー
タは、音声通信時には、音声コーデック部５１６で音声
復号化され、Ｄ／Ａ変換された後、スピーカ５２０から
音声として出力される。

【００９４】また、データ通信時には、チャネルデコー
ダ５１４で復号されたデータは、データ入出力部５０７
を介して図示せぬ外部装置へ出力される。

【００９５】このように、実施の形態２の移動局装置５
００によれば、実施の形態１の演算処理装置１００の機
能を備えたＤＳＰ５１３を、受信信号を復調して復号化
すると共に送信信号を符号化して変調するベースバンド
信号処理部５０５の、少なくとも受信信号の復号化を行
うチャネルコーダ５１４に具備したので、パイプライン
処理で１マシンサイクルに２データのインタリービング
処理が実現でき、これにより高速に比較的少ない処理量
でインターリービング処理が実現でき、携帯端末機（移
動局装置）の小型化・軽量化・低価格化・バッテリーの
長寿命化が可能になる。

【００９６】また、チャネルデコーダ５１４、チャネル
コーダ５１５、音声コーデック部５１６及びタイミング
制御部５１７の各部を１チップのＤＳＰ５１３のソフト
ウェアで形成しているため、少ない部品点数で組み立て
ることができる。

【００９７】なお、ここでは、復調部５１１及び変調部
５１２をＤＳＰ５１３と区別して示しているが、それら
をＤＳＰ５１３のソフトウェアで構成することも可能で
ある。

【００９８】また、ＤＳＰとして、第１の実施の形態の
演算処理装置１００を使用し、チャネルコーダ部５１
４、音声コーデック部５１６及びタイミング制御部５１
７をそれぞれ別の部品で構成することも可能である。

【００９９】（実施の形態３）図６は、本発明の実施の
形態３に係る移動局装置の構成を示すブロック図であ
る。但し、この図６に示す実施の形態３において図５の
実施の形態２の各部に対応する部分には同一符号を付
し、その説明を省略する。

【０１００】この図６に示す移動局装置６００が、実施
の形態２の移動局装置５００と異なる点は、復調部５１
１に逆拡散部６０１を設け、また、変調部５１２に拡散
部６０２を設けたＣＤＭＡ（Code Division Multiple A
ccess）通信方式の移動局装置としたことにある。

【０１０１】即ち、復調部５１１に入力された受信信号
が逆拡散部６０１で逆拡散され、また、変調部５１２に
入力された送信信号が拡散部６０２で拡散される。

【０１０２】これ以外の構成及び動作は実施の形態２と
類似の点が多いが、ＣＤＭＡ通信の場合、タイミング制
御部５１７に、遅延プルファイル等（図示なし）から選
択された複数のフィンガを合わせ込むＲＡＫＥ受信部が
含まれることもある。

【０１０３】このように、実施の形態３の移動局装置６
００によれば、復調部５１１に逆拡散部６０１を、ま
た、変調部５１２に拡散部６０２を設けて構成したの
で、ＣＤＭＡ通信に適用することができる。

【０１０４】（実施の形態４）図７は、本発明の実施の
形態４に係る基地局装置の構成を示すブロック図であ
る。

【０１０５】この図７に示す移動局装置７００は、実施
の形態１の演算処理装置１００を用いて構成したもので
あり、受信用のアンテナ７０１及び送信用のアンテナ７
０２から成るアンテナ部７０３と、受信部７０４及び送
信部７０５から成る無線部７０６と、信号の変調及び復
調と符号化及び復号化とを行うベースバンド信号処理部
７０７と、送受信するデータを有線回線との間で入出力
するデータ入出力部７１４と、アンテナ部７０３、無線
部７０６、ベースバンド信号処理部７０７などを制御す
る制御部７１５とを備えている。

【０１０６】また、ベースバンド信号処理部７０７は、
受信信号を復調する復調部７０８と、送信信号を変調す
る変調部７０９と、１チップのＤＳＰ７１０とで構成さ
れ、ＤＳＰ７１０は、実施の形態１の演算処理装置１０
０から成るチャネルデコーダ７１１と、送信信号を符号
化するチャネルコーダ７１２と、送受信のタイミングを
計って受信信号を復調部７０８からチャネルデコーダ７
１１に、送信信号をチャネルコーダ７１２から変調部７
０９に送るタイミング制御部７１３とを、それぞれソフ
トウェアで形成している。

【０１０７】この基地局装置７００は、制御部７１５の
制御の下に送信／受信の動作が行われ、有線回線から入
力したデータがデータ入出力部７１４を介してチャネル
コーダ７１２に入力される。チャネルコーダ７１２は、
入力されたデータを符号化し、タイミング制御部７１３
へ出力する。

【０１０８】タイミング制御部７１３は、入力されたデ
ータの送信出力タイミングの調整を行って、変調部７０
９へ出力する。変調部７０９に入力されたデータは、デ
ィジタル変調され、Ｄ／Ａ変換されて（図示なし）、無
線部７０６の送信部７０５へ出力される。送信部７０５
は、これを無線信号に変換してアンテナ部７０３へ送
り、アンテナ７０２から電波として送信する。

【０１０９】一方、受信時には、アンテナ７０１で受信
された電波が、無線部７０６の受信部７０４で受信され
たのちＡ／Ｄ変換されて、ベースバンド信号処理部７０
７の復調部７０８へ出力される。復調部７０８で復調さ
れたデータは、タイミング制御部７１３で入力タイミン
グが調整されたのちチャネルデコーダ７１１に入力さ
れ、ここで復号される。

【０１１０】チャネルデコーダ７１１で復号されたデー
タは、データ入出力部７１４を介して有線回線に出力さ
れる。

【０１１１】このように、実施の形態４の基地局装置７
００によれば、実施の形態１の演算処理装置１００の機
能を備えたＤＳＰ７１０を、受信信号を復調して復号化
すると共に送信信号を符号化して変調するベースバンド
信号処理部７０７の、少なくとも受信信号の復号化を行
うチャネルコーダ７１１に具備したので、パイプライン
処理で１マシンサイクルに２データのインタリービング
処理が実現でき、これにより高速に比較的少ない処理量
でインターリービング処理が実現できる。

【０１１２】また、基地局装置７００は、チャネルデコ
ーダ７１１、チャネルコーダ７１２、及びタイミング制
御部７１３の各部を１チップのＤＳＰ７１０のソフトウ
ェアで形成しているので、少ない部品点数で組み立てる
ことができる。

【０１１３】なお、ここでは、復調部７０８及び変調部
７０９をＤＳＰ７１０と区別して示しているが、それら
をＤＳＰ７０７のソフトウェアで構成することも可能で
ある。

【０１１４】また、ＤＳＰとして、第１の実施の形態の
演算処理装置１００を使用し、チャネルコーダ７１１及
びタイミング制御部７１３をそれぞれ別の部品で構成す
ることも可能である。

【０１１５】（実施の形態５）図８は、本発明の実施の
形態５に係る移動局装置の構成を示すブロック図であ
る。但し、この図８に示す実施の形態５において図７の
実施の形態４の各部に対応する部分には同一符号を付
し、その説明を省略する。

【０１１６】この図８に示す基地局装置８００が、実施
の形態４の基地局装置７００と異なる点は、復調部７０
８に逆拡散部８０１を設け、また、変調部７０９に拡散
部８０２を設けたＣＤＭＡ通信方式の基地局装置とした
ことにある。

【０１１７】即ち、復調部７０８に入力された受信信号
が逆拡散部８０１で逆拡散され、また、変調部７０９に
入力された送信信号が拡散部８０２で拡散される。

【０１１８】これ以外の構成及び動作は実施の形態４と
類似の点が多いが、ＣＤＭＡ通信の場合、タイミング制
御部７１３に、遅延プルファイル等（図示なし）から選
択された複数のフィンガを合わせ込むＲＡＫＥ受信部が
含まれることもある。

【０１１９】このように、実施の形態５の移動局装置８
００によれば、復調部７０８に逆拡散部８０１を、ま
た、変調部７０９に拡散部８０２を設けて構成したの
で、ＣＤＭＡ通信に適用することができる。

【０１２０】

【発明の効果】以上説明したように、本発明によれば、
インターリーブ／デインターリーブ処理を極力少ない演
算量で実現することにより、その回路規模を小型化する
ことができ、これによって１チップ化、低消費電力化、
低価格化を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る演算処理装置の構
成を示すブロック図

【図２】実施の形態１に係る演算処理装置におけるブロ
ックインタリーブのデータ転送の動作を説明するための
アドレス／データ構成図

【図３】実施の形態１に係る演算処理装置におけるブロ
ックインタリーブのデータ転送の動作を説明するための
タイミング図

【図４】実施の形態１に係る演算処理装置におけるパイ
プライン動作を説明するためのタイミング図

【図５】本発明の実施の形態２に係る移動局装置の構成
を示すブロック図

【図６】本発明の実施の形態３に係る移動局装置の構成
を示すブロック図

【図７】本発明の実施の形態４に係る基地局装置の構成
を示すブロック図

【図８】本発明の実施の形態５に係る基地局装置の構成
を示すブロック図

【図９】入力データがＬ（Ｎ，Ｍ）のブロックインタリ
ーブの動作説明図

【図１０】入力データがＬ（Ｍ，Ｎ）のブロックインタ
リーブの動作説明図

【符号の説明】

１００演算処理装置１０１第一のポインタ１０６，１１９，１２１アドレス発生器１０７，１２２ＲＡＭ１１０第二のポインタ１２０第三のポインタ

Claims

(57)【特許請求の範囲】

【請求項１】入力データを第１記憶手段の連続するア
ドレスの記憶領域に配置して記憶し、この記憶データを
アドレス順に倍精度で読み出し、この読み出されたデー
タの内、一方のデータを第２記憶手段の偶数アドレスの
記憶領域に記憶し、他方のデータを前記第２記憶手段の
偶数アドレスから一定値離れた奇数アドレスの記憶領域
に記憶するインターリーブ／デインターリーブ処理を１
マシンサイクルで実行する機能、を具備することを特徴
とする演算処理装置。
【請求項２】第１記憶手段からのデータ読み出しを開
始するアドレスが設定される第１設定手段と、この第１
設定手段の設定アドレスを２づつ増加させた読出アドレ
スを生成する第１生成手段と、前記第２記憶手段へのデ
ータ書き込みを開始するアドレスが設定される第２設定
手段と、前記第２設定手段の設定アドレスと一定値離
れ、且つ前記第２記憶手段へのデータ書き込みを開始す
るアドレスが設定される第３設定手段と、前記第２設定
手段の設定アドレスを１づつ増加させた第１書込アドレ
ス及び、この第１書込アドレスに所定値を加算した第２
書込アドレスを交互に生成する第２生成手段と、前記第
３設定手段の設定アドレスを１づつ増加させた第３書込
アドレス及び、この第３書込アドレスに所定値を加算し
た第４書込アドレスを交互に生成する第３生成手段とを
備え、前記第１及び第３書込アドレスが対となり、前記
第２及び第４書込アドレスが対となって前記第２記憶手
段へ出力されることを特徴とする請求項１記載の演算処
理装置。
【請求項３】請求項１又は請求項２記載の演算処理装
置を具備することを特徴とするディジタル信号処理プロ
セッサ。
【請求項４】受信信号を復調して復号化すると共に送
信信号を符号化して変調するベースバンド信号処理部
の、少なくとも前記受信信号の復号化を行う機能部に、
請求項３記載のディジタル信号処理プロセッサを具備す
ることを特徴とする移動局装置。
【請求項５】ベースバンド信号処理部が、ＣＤＭＡ通
信方式の変調及び復調を行うことを特徴とする請求項４
記載の移動局装置。
【請求項６】受信信号を復調して復号化すると共に送
信信号を符号化して変調するベースバンド信号処理部
の、少なくとも前記受信信号の復号化を行う機能部に、
請求項３記載のディジタル信号処理プロセッサを具備す
ることを特徴とする基地局装置。
【請求項７】ベースバンド信号処理部が、ＣＤＭＡ通
信方式の変調及び復調を行うことを特徴とする請求項６
記載の基地局装置。
【請求項８】請求項４又は請求項５記載の移動局装置
と、請求項６又は請求項７記載の基地局装置とを具備す
ることを特徴とする移動体通信システム。
【請求項９】請求項１又は請求項２記載の演算処理装
置の機能を実行させるためのプログラムを記録したこと
を特徴とするコンピュータ読み取り可能な記録媒体。
【請求項１０】入力データを第１記憶手段の連続する
アドレスの記憶領域に配置して記憶し、この記憶データ
をアドレス順に倍精度で読み出し、この読み出された偶
数／奇数アドレスのデータの内、偶数アドレスのデータ
を第２記憶手段の偶数アドレスの記憶領域に記憶し、奇
数アドレスのデータを前記第２記憶手段の偶数アドレス
から一定値離れた奇数アドレスの記憶領域に記憶するイ
ンターリーブ／デインターリーブ処理を１マシンサイク
ルで実行することを特徴とする演算処理方法。
【請求項１１】第１記憶手段からのデータ読み出しを
開始する第１設定アドレスを設定し、この第１設定アド
レスを２づつ増加させた読出アドレスを生成し、第２記
憶手段へのデータ書き込みを開始する第２設定アドレス
を設定すると共に、この第２設定アドレスと一定値離
れ、且つ前記第２記憶手段へのデータ書き込みを開始す
る第３設定アドレスを設定し、前記第２設定アドレスを
１づつ増加させた第１書込アドレス及び、この第１書込
アドレスに所定値を加算した第２書込アドレスを交互に
生成し、この時、前記第３設定アドレスを１づつ増加さ
せた第３書込アドレスを前記第１書込アドレスと対に
し、前記第３書込アドレスに所定値を加算した第４書込
アドレスを前記第２書込アドレスと対にして生成するこ
とを特徴とする請求項１０記載の演算処理方法。