CN1297615A

CN1297615A - 运算处理装置及运算处理方法

Info

Publication number: CN1297615A
Application number: CN00800421A
Authority: CN
Inventors: 山中隆太朗
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-04-02
Filing date: 2000-03-29
Publication date: 2001-05-30
Also published as: JP2000295117A; EP1093232A1; AU3453300A; JP3445525B2; WO2000060749A1

Abstract

用1个机器周期来执行下述交织/解交织处理:将输入数据配置、存储在RAM103的连续地址的存储区域中,按照第一指针101的地址及来自地址产生器102的地址,按RAM 103的地址顺序以双精度读出该存储数据,在该读出的数据内,将一个数据存储到第二指针106的地址及来自地址产生器107的地址、即RAM110的偶数地址的存储区域中,将另一个数据存储到第三指针108的地址及来自地址产生器109的地址、即从RAM110的偶数地址起相隔一定值的奇数地址的存储区域中。由此,能够实现DSP的小型化、单片化、低价格化、便携终端机的电池低耗电化、轻量化及低价格化。

Description

运算处理装置及运算处理方法

技术领域

本发明涉及嵌入在移动通信系统的通信终端装置及基站装置等中、特别是高效地执行将沿行方向通过写入而矩阵排列的数据沿列方向读出的块交织处理的运算处理装置及运算处理方法。

背景技术

近年来，数字信号处理器(以下将其称为DSP)随着移动通信领域数字化的动向，正在被较多用作例如便携电话机的机器嵌入型处理器。

在移动无线通信线路的数据通信中，频繁发生因多径衰落等的影响而造成的突发差错。在这种突发差错通信线路中，一般与卷积码等纠错码一起使用交织技术。

所谓交织技术包括：在发送端(信道编码器)将输入序列在输出端大大散开、使突发差错分散化的交织处理，和在接收端(信道解码器)按预定顺序读出接收数据的解交织处理，这些处理主要由DSP进行。

以下，参照图2及图1来说明交织技术之一、一般广泛使用的块交织法。

在交织处理中，如图1所示，在对L=N×M比特的输入数据考虑纵方向按N比特、横方向按M比特来划分的存储器空间的情况下，将输入数据沿图1的横方向写入，将输出数据沿纵方向读出(以下，将其表示为L(N、M))。

另一方面，在解交织处理中，如图2所示，在考虑纵方向按M比特、横方向按N比特来划分的存储器空间的情况下，将输入数据沿图2的横方向写入，将输出数据沿纵方向读出。即，解交织处理可以表示为L(M、N)。

由以上可知，在交织处理及解交织处理中，如果只交换纵方向和横方向的比特数，则作为操作是相同的。

如果用DSP来处理以上的交织处理，则为了传送L比特的数据，1块至少需要L个机器周期，此外，为了每隔M比特、或N比特重设读出端、或写入端的地址，又多需要N个机器周期、或M个机器周期，所以最低也需要合计L+N或L+M个机器周期。

可以预见，今后通过移动无线通信进行的数据传输等非话音通信的需要将日益增加。一般非话音通信与话音通信相比，信息量大，而如果信息量大，则交织/解交织处理所需的处理量也相应地增加。

另一方面，在移动无线通信等中，使便携终端机的电池寿命持续很长时间非常重要，DSP的处理量越少，则能够使电池持续越长时间。

与此同时，也希望便携终端机的小型化、轻量化、低价格化。因此，在便携终端机中，以往用专用LSI来处理的领域也谋求通过DSP处理来实现单片化。

然而，在现有装置中，交织/解交织处理所需的处理量倾向于增加，进行该处理的DSP(运算处理装置)的运算量也倾向于与其成比例地增加。

因此，存在下述问题：运算时的耗电增加，难以使采用DSP的便携终端机的电池持续很长时间。

此外，如果运算量增加，则已经超过现存的DSP的处理能力，不能用单片来实现DSP。

此外，为了使DSP强功能化，大规模的硬件投资招致DSP自身的成本也相应地高昂化，其结果是，不能实现便携终端机的小型化、轻量化、低价格化。

发明概述

本发明的目的在于提供一种运算处理装置及运算处理方法，能够极力用少的运算量来实现交织/解交织处理，从而能够实现DSP的小型化、单片化及低价格化、便携终端机的电池低耗电化、轻量化及低价格化。

上述目的是如下实现的：在交织、解交织处理中，将输入序列配置在存储器的连续的地址上，将其依次用双精度进行加载，将其偶数地址的数据存储到偶数地址专用的地址产生器所指定的地址上，与此同时，将奇数地址的数据存储到奇数地址专用的地址产生器所指定的地址上，从而能够用1个机器周期来处理2个数据的交织或解交织处理。

附图的简单说明

图1是输入数据为L(N、M)的块交织的操作说明图；

图2是输入数据为L(M、N)的块交织的操作说明图；

图3是本发明实施例1的运算处理装置的结构方框图；

图4是用于说明本发明实施例1的运算处理装置中块交织的数据传送操作的地址/数据结构图；

图5是用于说明本发明实施例1的运算处理装置中流水线操作的时序图；

图6是用于说明本发明实施例1的运算处理装置中块交织的数据传送操作的时序图；

图7是本发明实施例2的通信终端装置的结构方框图；

图8是本发明实施例3的通信终端装置的结构方框图；

图9是本发明实施例4的基站装置的结构方框图；以及

图10是本发明实施例5的基站装置的结构方框图。

实施发明的最好形式

以下，用附图来说明本发明的实施例。

(实施例1)

图3是本发明实施例1的运算处理装置的结构方框图。

图3所示的运算处理装置100包括：第一指针101；地址产生器102；RAM 103；进行数据传送的2个数据总线104、105；第二指针106；地址产生器107；第三指针108；地址产生器109；RAM 110；以及控制部111。

地址产生器102具有：地址总线201；加法器202；触发器203；以及多路选择器(MUX)204。地址产生器102按照第一指针101所示的地址来产生RAM 103的地址。RAM 103将地址产生器102所指定的地址的存储区域中存储的数据输出到数据总线104、105。

地址产生器107及地址产生器109具有：地址总线301；加法器302；触发器303；多路选择器304；地址总线305；加法器306；触发器307；以及多路选择器308。地址产生器107按照第二指针106所示的地址，产生RAM110的地址。此外，地址产生器109按照第三指针108所示的地址，产生RAM110的地址。

RAM 110将数据总线104、105的数据分别存储到地址产生器107、108所指定的地址的存储区域。

控制部111将现有例中说明的块交织处理的输入数据形式L(N、M)的N和M作为输入来进行如下控制：向3个地址产生器102、107、109的触发器203、303、307输出写使能信号EN0、EN1、EN2，向多路选择器204、304、308输出选择信号SEL0、SEL1、SEL2，而向加法器306输出数据2N。

地址总线201进行第一指针101所示的地址等的传送。加法器202进行经地址总线201输入的第一指针101所示的地址、和设定地址“2”之间的加法。

触发器203按照从控制部111输出的写使能信号EN0，保持加法器202的加法结果所得的地址。

多路选择器204按照从控制部111输出的选择信号SEL0，选择触发器203所保持的地址、和第一指针101所示的地址，输出到地址总线201。

地址总线301进行第二指针106所示的地址等的传送。加法器302进行经地址总线301输入的第二指针106所示的地址、和设定地址“1”之间的加法。

触发器303按照从控制部111输出的写使能信号EN1，保持加法器302的加法结果所得的地址。

多路选择器304按照从控制部111输出的选择信号SEL1，交替地选择触发器303所保持的地址、和第二指针106所示的地址，经地址总线301输出到多路选择器308。

加法器306进行经地址总线305输入的从多路选择器308输出的地址、和从控制部111输出的地址“2N”之间的加法。

触发器307按照从控制部111的输出端子EN2输出的写使能信号，保持加法器306的加法结果所得的地址。

多路选择器308按照从控制部111输出的选择信号SEL2，交替地选择触发器307所保持的地址、和经地址总线301输入的来自多路选择器304的地址，输出到地址总线305。

接着，参照图4来说明上述结构的运算处理装置100中块交织的数据传送操作。

其中，作为一例，示出对从RAM 103的地址2000h起依次存储了20比特的输入数据施加L(N、M)=20(5、4)的块交织、存储到RAM 110的地址4000h以后的处理。

如图4所示，RAM 103的地址2000h的数据d(0)被存储到RAM 110的地址4000h，而地址2001h的数据d(1)被存储到地址4000h+N=4005h。

接着，地址2002h的数据d(2)被存储到地址4000h+2N=400Ah，而地址2003h的数据d(3)被存储到地址4000h+3N=400Fh。

这样，M=4比特的传送完成后，下面的地址2004h～2007h的M=4数据与上述同样分别被存储到地址相隔N=5的地址4001h、4006h、400Bh、4010h。

合计重复N=5次该一系列M=4比特的传送，交织处理完成。该交织处理中向RAM 110的写入顺序在图4中由①～⑩表示。

这里，运算处理装置100适于图5所示的流水线结构的运算处理，在指令0的1周期时间(对应于时钟)的指令译码阶段401中，向控制部111输入N=5、M=4各值，按照该输入值，在存储器访问阶段402中，从RAM 103读出数据，该读出的数据在运算执行阶段403中被写入到RAM 110中。

此外，在指令0的存储器访问阶段402的处理时，执行下一指令1的指令译码阶段404的处理，进而在指令0的运算执行阶段403的处理时，执行指令1的存储器访问阶段405的处理，并且执行下一指令2的指令译码阶段406的处理。

以下，参照图6的操作时序图来说明这种流水线结构的运算处理情况下交织处理的操作。

首先，作为初始设定，在第一指针101中将读出地址设定为2000h，在第二指针106中将写入地址设定为4000h，在第三指针108中将写入地址设定为比第二指针106的地址大N=5的地址4005h。此外，在控制部111中设定N=5、M=4的信息。

在交织处理中，如图6所示，如果由第一指针101指定地址2000h，则在存储器访问阶段452中，从RAM 103以双精度读出地址2000h的数据和地址2001h的数据，分别输出到数据总线104、105。

此外，地址产生器102按照选择信号SEL0，将地址总线201上的数据(此时为2000h)和设定地址“2”由加法器202相加所得的结果、即地址2002h作为下一读出地址，存储到触发器203中。

即，多路选择器204第一次按照选择信号SEL0的“H”电平，选择第一指针101，输出到地址总线201，而在第二次以后，按照选择信号SEL0的“L”电平，选择触发器203的输出，输出到地址总线201。

然后，在运算执行阶段453中，数据总线104上的数据被存储到第二指针106所指定的RAM 110的地址4000h的存储区域中，另一方面，数据总线105上的数据被存储到第三指针108所指定的RAM 110的地址4005h的存储区域中，这在图6中未示出。

此外，地址产生器107将地址总线305上的数据(此时为4000h)和2N=10由加法器306相加所得的结果、即地址400Ah作为下一写入地址，存储到触发器307中。

多路选择器308第一次按照选择信号SEL2的“H”电平，选择地址总线301，输出到地址总线305，而在第M/2=2次之前，按照选择信号SEL2的“L”电平，选择触发器307的输出，输出到地址总线305。

加法器302进行第二指针106和设定地址“1”之间的加法，该加法结果4001h被存储到触发器303中。

多路选择器304第一次按照选择信号SEL1的“H”电平，选择第二指针106，输出到地址总线301，而在第二次以后，按照选择信号SEL1的“L”电平，选择触发器303，输出到地址总线301。

这样，在DSP(运算处理装置100)的流水线操作中，通过以双精度进行读出，能够用10个机器周期来实现20比特的连续数据的交织处理。

此外，从存储器中读出2个数据的功能可以和DSP的其他双精度运算功能兼用，此外，地址产生器102、107、109也只需施加少量的变更，就能够与DSP的其他访问存储器的功能兼用。

此外，在上述中，为了简单，示出L=20、N=5、M=4的情况作为例子，但是对其他值也可以同样实施。

此外，在上述中，为了简单，描述了在RAM上的1个地址上存储1比特数据，但是对1个地址分配任意比特在原理上也是相同的，所以可以同样实施。

这样，用1个机器周期来执行下述交织/解交织处理：将输入数据配置、存储在RAM 103的连续地址的存储区域中，按地址顺序以双精度读出该存储数据，在该读出的数据内，将一个数据存储到RAM 110的偶数地址的存储区域中，将另一个数据存储到从RAM 110的偶数地址起相隔一定值的奇数地址的存储区域中。由此，能够极力用少的运算量来实现交织/解交织处理，能够将运算处理装置的电路规模小型化，进而能够实现单片化、低耗电化、低价格化。

此外，在第一指针101中，设定开始从RAM 103读出数据的第1设定地址，在地址产生器102中，为RAM 103生成将该第1设定地址逐次增加2所得的读出地址。在第二指针106中设定开始向RAM 110写入数据的第2设定地址，并且在第三指针108中设定与该第2设定地址相隔一定值、开始向RAM 110写入数据的第3设定地址。在地址产生器107中，交替地生成将第2设定地址逐次增加1所得的第1写入地址及将该第1写入地址加上规定值所得的第2写入地址。此时，在地址产生器109中，为RAM 110生成将第3设定地址逐次增加1所得的第3写入地址以与第1写入地址作为一对，生成将第3写入地址加上规定值所得的第4写入地址以与第2写入地址作为一对。由此，能够任意设定交织/解交织处理中的数据读出及、数据写入的地址。

此外，如果将用软件来实现运算处理装置100的程序存储到磁盘、光磁盘盒式ROM等记录媒体中，则用进行交织/解交织处理的装置能够容易地实现运算处理装置100的功能。

(实施例2)

图7是本发明实施例2的通信终端装置的结构方框图。

图7所示的通信终端装置500用实施例1的运算处理装置100构成。通信终端装置500包括：发送接收共用的天线部501；由接收部502及发送部503构成的无线部504；以及进行信号的调制及解调和编码及解码的基带信号处理部505。此外，通信终端装置500包括：播放话音的扬声器520；输入话音的话筒506；在与外部装置之间输入输出要发送接收的数据的数据输入输出部507；显示操作状态的显示部508；以及十个数字键等操作部509。此外，通信终端装置500包括控制天线部501、无线部504、基带信号处理部505、显示部508及操作部509等的控制部510。

基带信号处理部505包括：对接收信号进行解调的解调部511；对发送信号进行调制的调制部512；以及单片DSP 513。DSP 513由实施例1的运算处理装置100构成，分别用软件来形成：对接收信号进行解码的信道解码器514及对发送信号进行编码的信道编码器515；进行话音信号的编解码的话音编解码部516；以及定时控制部517。定时控制部517计算发送接收的定时，将接收信号从解调部511送至信道解码器514，将发送信号从信道编码器515送至调制部512。

该通信终端装置500的控制部510控制整个通信终端装置500的操作。例如，控制部510将从操作部509输入的信号显示在显示部508上，或接受从操作部509输入的信号，根据通信序列，将用于进行呼叫被叫操作的控制信号输出到天线部501、无线部504及基带信号处理部505。

在从通信终端装置500发送话音的情况下，对从话筒506输入的话音信号进行A/D变换(未图示)，由DSP 513的话音编解码部516进行编码，该编码数据被输入到信道编码器515。

此外，在发送数据的情况下，从外部输入的数据经数据输入输出部507被输入到信道编码器515。信道编码器515对输入的数据进行编码，输出到定时控制部517。

定时控制部517进行输入的数据的发送输出定时的调整，输出到调制部512。在对输入到调制部512中的数据进行数字调制后进行D/A变换(未图示)，输出到无线部504的发送部503。发送部503将其变换为无线信号，送至天线部501，从天线部501作为电波来发送。

另一方面，在接收时，由天线部501接收到的电波由无线部504的接收部502接收到后进行A/D变换，输出到基带信号处理部505的解调部511。由解调部511解调过的数据由定时控制部517调整定时后，输入到信道解码器514，在这里进行解码。

由信道解码器514解码过的数据在话音通信时由话音编解码部516进行话音解码，进行D/A变换后，从扬声器520作为话音来输出。

此外，在数据通信时，由信道解码器514解码过的数据经数据输入输出部507输出到未图示的外部装置。

这样，实施例2的通信终端装置500将实施例1的运算处理装置100包括在DSP 513的、至少进行接收信号的解码的信道解码器514中。由此，能够用流水线处理在1个机器周期中实现2个数据的交织处理，从而能够高速地用比较少的处理量来实现交织处理，能够实现便携终端机(通信终端装置)的小型化、轻量化、低价格化、电池的长寿命化。

此外，信道解码器514、信道编码器515、话音编解码部516及定时控制部517各部由单片DSP 514的软件来形成，所以能够用少的部件个数来组装。

这里，是将解调部511及调制部512与DSP 513区别来示出的，但是也可以将其用DSP 513的软件来构成。

此外，作为DSP，也可以使用实施例1的运算处理装置，分别用不同的部件来构成信道解码器514、话音编解码部516及定时控制部517。

(实施例3)

图8是本发明实施例3的通信终端装置的结构方框图。在图8所示的通信终端装置600中，对与图7所示的通信终端装置500相同的构成部分附以与图7相同的符号，并且省略其说明。

图8所示的通信终端装置600与实施例2的通信终端装置500相比，不同点在于，作为CDMA(Code Division Multiple Access，码分复用)通信方式的通信终端装置，在解调部511中设有解扩部601，而在调制部512中设有扩频部602。

即，输入到解调部511中的接收信号由解扩部601进行解扩，而输入到调制部512中的发送信号由扩频部602进行扩频。

其他结构及操作与实施例2的类似点很多，但是在CDMA通信的情况下，也有时在定时控制部517中包含RAKE接收部，包括根据延迟分布等(未图示)来选择的多个指状器(フインガ)。

这样，根据实施例3的通信终端装置600，在解调部511中设有解扩部601，而在调制部512中设有扩频部602，所以能够应用于CDMA通信。

(实施例4)

图9是本发明实施例4的基站装置的结构方框图。

图9所示的基站装置700用实施例1的运算处理装置100来构成。基站装置700包括：由接收天线701及发送天线702构成的天线部703；由接收部704及发送部705构成的无线部706；进行信号的调制及解调和编码及解码的基带信号处理部707；以及在与有线线路之间输入输出要发送接收的数据的数据输入输出部714。此外，基站装置700包括控制天线部703、无线部706、基带信号处理部707等的控制部715。

此外，基带信号处理部707包括：对接收信号进行解调的解调部708；对发送信号进行调制的调制部709；以及单片DSP 710。DSP 710分别用软件来形成：信道解码器711，由实施例1的运算处理装置100构成；信道编码器712，对发送信号进行编码；以及定时控制部713，计算发送接收的定时，将接收信号从解调部708送至信道解码器711，将发送信号从信道编码器712送至调制部709。

该基站装置700在控制部715的控制下进行发送/接收的操作，从有线线路输入的数据经数据输入输出部714被输入到信道编码器712。信道编码器712对输入的数据进行编码，输出到定时控制部713。

定时控制部713进行输入的数据的发送输出定时的调整，输出到调制部709。对输入到调制部709中的数据进行数字调制，进行D/A变换(未图示)，输出到无线部706的发送部705。发送部705将其变换为无线信号，送至天线部703，从天线702作为电波来发送。

另一方面，在接收时，由天线部701接收到的电波由无线部706的接收部704接收到后进行A/D变换，输出到基带信号处理部707的解调部708。由解调部708解调过的数据由定时控制部713调整定时后，输入到信道解码器711，在这里进行解码。

由信道解码器711解码过的数据经数据输入输出部714输出到有线线路。

这样，实施例4的基站装置700将实施例1的运算处理装置100包括在DSP 710的、至少进行接收信号的解码的信道解码器711中。由此，能够用流水线处理在1个机器周期中实现2个数据的交织处理，从而能够高速地用比较少的处理量来实现交织处理。

此外，基站装置700用单片DSP 710的软件来形成信道解码器711、信道编码器712、及定时控制部713各部，所以能够用少的部件个数来组装。

这里，是将解调部708及调制部709与DSP 710区别来示出的，但是也可以将其用DSP 710的软件来构成。

此外，作为DSP，也可以使用实施例1的运算处理装置100，分别用不同的部件来构成信道编码器711及定时控制部713。

(实施例5)

图10是本发明实施例5的基站装置的结构方框图。在图10所示的基站装置800中，对与图9所示的基站装置700相同的构成部分附以与图9相同的标号，并且省略其说明。

图10所示的基站装置800与基站装置700相比，不同点在于，作为CDMA通信方式的基站装置，在解调部708中设有解扩部801，而在调制部709中设有扩频部802。

即，输入到解调部708中的接收信号由解扩部801进行解扩，而输入到调制部709中的发送信号由扩频部802进行扩频。

其他结构及操作与实施例4的类似点很多，但是在CDMA通信的情况下，也有时在定时控制部713中包含RAKE接收部，包括根据延迟分布等(未图示)来选择的多个指状器(フインガ)。

这样，根据实施例5的基站装置800，在解调部708中设有解扩部801，而在调制部709中设有扩频部802，所以能够应用于CDMA通信。

如上所述，根据本发明，能够极力用少的运算量来实现交织/解交织处理，能够将其电路规模小型化，从而能够实现单片化、低耗电化、低价格化。

本说明书基于1999年4月2日申请的特愿平11-097002号。其内容包含于此。

Claims

1、一种运算处理装置，包括用1个机器周期来执行下述交织/解交织处理的功能：将输入数据配置、存储在第1存储部件的连续地址的存储区域中，按地址顺序以双精度读出该存储数据，在该读出的数据内，将一个数据存储到第2存储部件的偶数地址的存储区域中，将另一个数据存储到从上述第2存储部件的偶数地址起相隔一定值的奇数地址的存储区域中。

2、如权利要求1所述的运算处理装置，包括：第1设定部件，设定开始从第1存储部件读出数据的地址；第1生成部件，生成将该第1设定部件的设定地址逐次增加2所得的读出地址；第2设定部件，设定开始向上述第2存储部件写入数据的地址；第3设定部件，设定与上述第2设定部件的设定地址相隔一定值、开始向上述第2存储部件写入数据的地址；第2生成部件，交替地生成将上述第2设定部件的设定地址逐次增加1所得的第1写入地址、及将该第1写入地址加上规定值所得的第2写入地址；以及第3生成部件，交替地生成将上述第3设定部件的设定地址逐次增加1所得的第3写入地址、及将该第3写入地址加上规定值所得的第4写入地址；上述第1及第3写入地址成为一对，而上述第2及第4写入地址成为一对，输出到上述第2存储部件。

3、一种数字信号处理器，包括权利要求1所述的运算处理装置。

4、一种通信终端装置，其中，对接收信号进行解调、解码并且对发送信号进行编码、调制的基带信号处理部的至少进行上述接收信号的解码的功能部包括权利要求3所述的数字信号处理器。

5、如权利要求4所述的通信终端装置，其中，基带信号处理部进行CDMA通信方式的调制及解调。

6、一种基站装置，其中，对接收信号进行解调、解码并且对发送信号进行编码、调制的基带信号处理部的至少进行上述接收信号的解码的功能部包括权利要求3所述的数字信号处理器。

7、如权利要求6所述的基站装置，其中，基带信号处理部进行CDMA通信方式的调制及解调。

8、一种计算机可读的记录媒体，记录用于执行权利要求1所述的运算处理装置的功能的程序。

9、一种运算处理方法，用1个机器周期来执行下述交织/解交织处理：将输入数据配置、存储在第1存储器的连续地址的存储区域中，按地址顺序以双精度读出该存储数据，在该读出的偶数/奇数地址的数据内，将偶数地址的数据存储到第2存储器的偶数地址的存储区域中，将奇数地址的数据存储到从上述第2存储器的偶数地址起相隔一定值的奇数地址的存储区域中。

10、如权利要求9所述的运算处理方法，设定开始从第1存储器读出数据的第1设定地址，生成将该第1设定地址逐次增加2所得的读出地址，设定开始向上述第2存储器写入数据的第2设定地址，并且设定与该第2设定地址相隔一定值、开始向上述第2存储器写入数据的第3设定地址，交替地生成将上述第2设定地址逐次增加1所得的第1写入地址、及将该第1写入地址加上规定值所得的第2写入地址，此时，生成将上述第3设定地址逐次增加1所得的第3写入地址以与上述第1写入地址作为一对，生成将上述第3写入地址加上规定值所得的第4写入地址以与上述第2写入地址作为一对。