JPH10240614A - メモリ読み出し回路 - Google Patents
メモリ読み出し回路Info
- Publication number
- JPH10240614A JPH10240614A JP3743297A JP3743297A JPH10240614A JP H10240614 A JPH10240614 A JP H10240614A JP 3743297 A JP3743297 A JP 3743297A JP 3743297 A JP3743297 A JP 3743297A JP H10240614 A JPH10240614 A JP H10240614A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- odd
- memory control
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 インターリーブ構成のメモリにおいてラッチ
などの周辺回路を不要にし、コストアップを防ぐ。 【解決手段】 メモリ制御回路１２から偶数アドレス用
メモリ１３と奇数アドレス用メモリ１４へ別々にアドレ
ス信号とＯＥ信号を出力する。一方のメモリアクセス中
に、他方のメモリには次のアドレスを与える。これによ
り高速にメモリを読み出すことができる。また、同一ペ
ージ内で、偶数、奇数交互のアクセスならばランダムに
高速読み出しが可能となる。
などの周辺回路を不要にし、コストアップを防ぐ。 【解決手段】 メモリ制御回路１２から偶数アドレス用
メモリ１３と奇数アドレス用メモリ１４へ別々にアドレ
ス信号とＯＥ信号を出力する。一方のメモリアクセス中
に、他方のメモリには次のアドレスを与える。これによ
り高速にメモリを読み出すことができる。また、同一ペ
ージ内で、偶数、奇数交互のアクセスならばランダムに
高速読み出しが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ読み出し回
路、特にインターリーブ方式を採用したメモリ読み出し
回路に関する。
路、特にインターリーブ方式を採用したメモリ読み出し
回路に関する。
【０００２】
【従来の技術】従来のこの種のメモリ読み出し回路の１
例を図６に示す。
例を図６に示す。
【０００３】図６において、偶数アドレス用メモリ６３
はアドレスが偶数のデータ奇数アドレス用メモリ６４は
アドレスが奇数のデータをそれぞれ記憶する。ＣＰＵ６
１は連続的なメモリ読み出しを行うことができメモリ制
御回路６２は偶数アドレス用メモリ６３及び奇数アドレ
ス用メモリ６４へのアドレスとアウトプットイネーブル
信号（ＯＥ信号）を出力する。バッファ６５は偶数アド
レス用メモリ６３のデータをＣＰＵ６１へ渡すための制
御を行い、ラッチ６６は奇数アドレス用メモリ６４のデ
ータを保持するために設けられる。
はアドレスが偶数のデータ奇数アドレス用メモリ６４は
アドレスが奇数のデータをそれぞれ記憶する。ＣＰＵ６
１は連続的なメモリ読み出しを行うことができメモリ制
御回路６２は偶数アドレス用メモリ６３及び奇数アドレ
ス用メモリ６４へのアドレスとアウトプットイネーブル
信号（ＯＥ信号）を出力する。バッファ６５は偶数アド
レス用メモリ６３のデータをＣＰＵ６１へ渡すための制
御を行い、ラッチ６６は奇数アドレス用メモリ６４のデ
ータを保持するために設けられる。
【０００４】次に、本例の動作を説明する。ＣＰＵ６１
が連続的なメモリ読み出し要求を行うと、メモリ制御回
路６２は偶数アドレス用メモリ６３と奇数アドレス用メ
モリ６４に、両方のメモリに値が共通するアドレスビッ
ト（最下位のアドレスビット以外のアドレスビット）を
第１のアドレスとして与える。同時にバッファ６５を開
き、偶数アドレス用メモリ６３からのデータをＣＰＵ６
１に渡し、奇数アドレス用メモリ６４からのデータをラ
ッチ６６に保持する。ＣＰＵ６１が偶数アドレス用メモ
リ６３からのデータを受け取ると、メモリ制御回路６２
はバッファ６５を閉じ、ラッチ６６を開き、上述のよう
に保持したデータをＣＰＵ６１に渡す。
が連続的なメモリ読み出し要求を行うと、メモリ制御回
路６２は偶数アドレス用メモリ６３と奇数アドレス用メ
モリ６４に、両方のメモリに値が共通するアドレスビッ
ト（最下位のアドレスビット以外のアドレスビット）を
第１のアドレスとして与える。同時にバッファ６５を開
き、偶数アドレス用メモリ６３からのデータをＣＰＵ６
１に渡し、奇数アドレス用メモリ６４からのデータをラ
ッチ６６に保持する。ＣＰＵ６１が偶数アドレス用メモ
リ６３からのデータを受け取ると、メモリ制御回路６２
はバッファ６５を閉じ、ラッチ６６を開き、上述のよう
に保持したデータをＣＰＵ６１に渡す。
【０００５】これと同時に、次の、両方のメモリに値が
共通するアドレスビットを第２のアドレスとして偶数ア
ドレス用メモリ６３と奇数アドレス用メモリ６４に与え
る。ラッチ６６からのデータをＣＰＵ６１が受け取ると
再びバッファ６５を開き、偶数アドレス用メモリ６３か
らのデータを出力する。以下のような動作をＣＰＵ６１
が要求する連続的なメモリ読み出し回数に達するまで繰
り返す。
共通するアドレスビットを第２のアドレスとして偶数ア
ドレス用メモリ６３と奇数アドレス用メモリ６４に与え
る。ラッチ６６からのデータをＣＰＵ６１が受け取ると
再びバッファ６５を開き、偶数アドレス用メモリ６３か
らのデータを出力する。以下のような動作をＣＰＵ６１
が要求する連続的なメモリ読み出し回数に達するまで繰
り返す。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のメモリ読み出し回路では、偶数アドレス用メモ
リのアドレスと奇数アドレス用メモリのアドレスを別々
に制御できないため、メモリを高速に読み出すのに、ラ
ッチなどの周辺回路を必要とするという第１の問題点が
ある。
た従来のメモリ読み出し回路では、偶数アドレス用メモ
リのアドレスと奇数アドレス用メモリのアドレスを別々
に制御できないため、メモリを高速に読み出すのに、ラ
ッチなどの周辺回路を必要とするという第１の問題点が
ある。
【０００７】また、偶数アドレス用メモリのアドレスと
奇数アドレス用メモリのアドレスを別々に制御できない
ため、最初のアドレスが偶数でないと高速にならないと
いう第２の問題点がある。
奇数アドレス用メモリのアドレスを別々に制御できない
ため、最初のアドレスが偶数でないと高速にならないと
いう第２の問題点がある。
【０００８】本発明の第１の目的は、回路規模が小さい
にもかかわらず高速にデータを読み出せるメモリ読み出
し回路を提供することにある。
にもかかわらず高速にデータを読み出せるメモリ読み出
し回路を提供することにある。
【０００９】本発明の第２の目的は、連続的なデータ読
み出しのスタートアドレスが奇数であっても偶数であっ
ても高速にデータを読み出せるメモリ読み出し回路を提
供することにある。
み出しのスタートアドレスが奇数であっても偶数であっ
ても高速にデータを読み出せるメモリ読み出し回路を提
供することにある。
【００１０】また、本発明の第３の目的は、連続的なデ
ータの読み出しが、奇数アドレス，偶数アドレス交互に
行われるならば、そのアドレスがランダムであっても高
速にデータを読み出せるメモリ読み出し回路を提供する
ことにある。
ータの読み出しが、奇数アドレス，偶数アドレス交互に
行われるならば、そのアドレスがランダムであっても高
速にデータを読み出せるメモリ読み出し回路を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明のメモリ読み出し
回路は、偶数アドレス用メモリと奇数アドレス用メモリ
をインターリーブ方式により連続してアクセス可能なメ
モリ読み出し回路において、アクセス元からのアドレス
に基づいて前記偶数アドレス用メモリと奇数アドレス用
メモリのいずれかに、必要なアドレスビット及び起動信
号を交互に供給するメモリ制御回路を設けたことを特徴
とする。
回路は、偶数アドレス用メモリと奇数アドレス用メモリ
をインターリーブ方式により連続してアクセス可能なメ
モリ読み出し回路において、アクセス元からのアドレス
に基づいて前記偶数アドレス用メモリと奇数アドレス用
メモリのいずれかに、必要なアドレスビット及び起動信
号を交互に供給するメモリ制御回路を設けたことを特徴
とする。
【００１２】本発明では、偶数アドレス用メモリと奇数
アドレス用メモリに出力するアドレスが個別に出力され
るこのため、別途、ラッチ等の周辺回路を設ける必要が
なくなり、またＣＰＵからの連続的なメモリ読み出しの
動作のアドレスがシーケンシャルでなくても、容易に高
速に読み出しができるようになる。
アドレス用メモリに出力するアドレスが個別に出力され
るこのため、別途、ラッチ等の周辺回路を設ける必要が
なくなり、またＣＰＵからの連続的なメモリ読み出しの
動作のアドレスがシーケンシャルでなくても、容易に高
速に読み出しができるようになる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。先ず、図１は本発明
の第１の実施の形態の概略ブロック図であり、ＣＰＵ１
１はメモリ制御回路１２及び発振器１５により、偶数ア
ドレス用メモリ１３及び奇数アドレス用メモリ１４を連
続的に読み出すことができる。なお、偶数アドレス用メ
モリ１３はアドレスが偶数のデータ、奇数アドレス用メ
モリ１４はアドレスが奇数のデータを記憶する。
て図面を参照して詳細に説明する。先ず、図１は本発明
の第１の実施の形態の概略ブロック図であり、ＣＰＵ１
１はメモリ制御回路１２及び発振器１５により、偶数ア
ドレス用メモリ１３及び奇数アドレス用メモリ１４を連
続的に読み出すことができる。なお、偶数アドレス用メ
モリ１３はアドレスが偶数のデータ、奇数アドレス用メ
モリ１４はアドレスが奇数のデータを記憶する。
【００１４】メモリ制御回路１２は、ＣＰＵ１１からの
連続的なメモリの読み出しの要求を受け付けると、ＣＰ
Ｕ１１からのアドレスと、後述のようにしてあらかじめ
設定されているアドレスの出力方法と、何番目のリード
であるかの情報により、偶数アドレス用メモリ１３と奇
数アドレス用メモリ１４に出力するアドレスを判断し、
かつ偶数アドレス用メモリ１３からデータを読み出す
か、奇数アドレス用メモリ１４からデータを読み出すか
を判断し、該当するメモリに対してＯＥ信号を出力す
る。
連続的なメモリの読み出しの要求を受け付けると、ＣＰ
Ｕ１１からのアドレスと、後述のようにしてあらかじめ
設定されているアドレスの出力方法と、何番目のリード
であるかの情報により、偶数アドレス用メモリ１３と奇
数アドレス用メモリ１４に出力するアドレスを判断し、
かつ偶数アドレス用メモリ１３からデータを読み出す
か、奇数アドレス用メモリ１４からデータを読み出すか
を判断し、該当するメモリに対してＯＥ信号を出力す
る。
【００１５】図２は、図１におけるメモリ制御回路１２
の詳細を示すブロック図である。
の詳細を示すブロック図である。
【００１６】図２において、メモリ制御回路１２は、ア
ドレスの切り替えタイミングや、アドレスの出力方法を
設定するためのメモリ制御レジスタ２１と、リードの回
数を数える第１のカウンタ２２と、アドレスやＯＥ信号
を切替えるタイミングを作るために発振器１５からのク
ロック信号を計数する第２のカウンタ２３と、第２のカ
ウンタ２３とメモリ制御レジスタ２１の設定値から、ア
ドレスやＯＥ信号の切りかえタイミングを生成する比較
器２４と、ＣＰＵ１１からのアドレスとメモリ制御レジ
スタ２１における設定値と第１のカウンタ２２のカウン
ト値からアドレス用メモリ１３又は奇数アドレス用メモ
リ１４に出力するアドレスを判断し、出力するアドレス
生成回路２５と、ＣＰＵ１１からのアドレスから偶数ア
ドレス用メモリ１３側あるいは奇数アドレス用メモリ１
４側のどちらのＯＥ信号を有効にするかを判断し出力す
るＯＥ生成回路２６とから構成される。
ドレスの切り替えタイミングや、アドレスの出力方法を
設定するためのメモリ制御レジスタ２１と、リードの回
数を数える第１のカウンタ２２と、アドレスやＯＥ信号
を切替えるタイミングを作るために発振器１５からのク
ロック信号を計数する第２のカウンタ２３と、第２のカ
ウンタ２３とメモリ制御レジスタ２１の設定値から、ア
ドレスやＯＥ信号の切りかえタイミングを生成する比較
器２４と、ＣＰＵ１１からのアドレスとメモリ制御レジ
スタ２１における設定値と第１のカウンタ２２のカウン
ト値からアドレス用メモリ１３又は奇数アドレス用メモ
リ１４に出力するアドレスを判断し、出力するアドレス
生成回路２５と、ＣＰＵ１１からのアドレスから偶数ア
ドレス用メモリ１３側あるいは奇数アドレス用メモリ１
４側のどちらのＯＥ信号を有効にするかを判断し出力す
るＯＥ生成回路２６とから構成される。
【００１７】メモリ制御レジスタ２１には、上述のアド
レスを切替えるタイミングを初回のアクセス用（図３に
おけるＴ1 ）と２回目以降のアクセス用（図３における
Ｔ2）の２つが設定され、また、ＣＰＵ１１の連続的な
メモリ読み出しが何ワード単位で行われるかを設定する
ためのレジスタがあり、これによって、アドレス生成回
路２５からメモリに供給されるアドレスのビット数が決
定される。さらに、メモリ制御レジスタ２１には、アド
レスをカウントアップするか、ダウンにするか、又は他
の方法例えばアクセスアドレスが飛番地となる（０，１
→４，５→８，９等）かの設定も可能である。
レスを切替えるタイミングを初回のアクセス用（図３に
おけるＴ1 ）と２回目以降のアクセス用（図３における
Ｔ2）の２つが設定され、また、ＣＰＵ１１の連続的な
メモリ読み出しが何ワード単位で行われるかを設定する
ためのレジスタがあり、これによって、アドレス生成回
路２５からメモリに供給されるアドレスのビット数が決
定される。さらに、メモリ制御レジスタ２１には、アド
レスをカウントアップするか、ダウンにするか、又は他
の方法例えばアクセスアドレスが飛番地となる（０，１
→４，５→８，９等）かの設定も可能である。
【００１８】次に、本実施の形態の動作について、図３
のタイムチャートを参照して説明する。ここでは、ＣＰ
Ｕ１１からの連続的なメモリ読み出し要求のスタートア
ドレスが偶数であるものとして説明する。
のタイムチャートを参照して説明する。ここでは、ＣＰ
Ｕ１１からの連続的なメモリ読み出し要求のスタートア
ドレスが偶数であるものとして説明する。
【００１９】ＣＰＵ１１から連続的なメモリの読み出し
要求が発生すると、アドレス生成回路２５はＣＰＵから
の１１のアドレスと、メモリ制御用レジスタ２１に設定
してある、アドレスの出力方法の設定値と、第１のカウ
ンタ２２の値（ここでは初回のアクセスなので０）の３
つの要素により、第１のアドレスとして、偶数アドレス
用メモリ１３にアドレス１（図３参照）を、奇数アドレ
ス用メモリ１４にアドレス２を供給する。同時に、ＯＥ
生成回路２６は、ＣＰＵ１１からのアドレスを判断し
て、偶数アドレス用メモリ１３側のＯＥ信号を有効にす
る。また、第２のカウンタ２３は、初回のメモリへのア
クセス時間であるＴ1 を確保するためのカウントを始め
る（ここまでは図３のＡ点まで）。
要求が発生すると、アドレス生成回路２５はＣＰＵから
の１１のアドレスと、メモリ制御用レジスタ２１に設定
してある、アドレスの出力方法の設定値と、第１のカウ
ンタ２２の値（ここでは初回のアクセスなので０）の３
つの要素により、第１のアドレスとして、偶数アドレス
用メモリ１３にアドレス１（図３参照）を、奇数アドレ
ス用メモリ１４にアドレス２を供給する。同時に、ＯＥ
生成回路２６は、ＣＰＵ１１からのアドレスを判断し
て、偶数アドレス用メモリ１３側のＯＥ信号を有効にす
る。また、第２のカウンタ２３は、初回のメモリへのア
クセス時間であるＴ1 を確保するためのカウントを始め
る（ここまでは図３のＡ点まで）。
【００２０】第２のカウンタ２３のカウント値とメモリ
制御レジスタ２１のＴ1 の間隔を設定した値が一致する
と、比較器２４はアドレス切替えパルスを発生する。ア
ドレス切替えパルスが発生するとＯＥ生成回路２６は偶
数アドレス用メモリ１３側のＯＥ信号を無効にして奇数
アドレス用メモリ１４側のＯＥ信号を有効にする。同時
に、偶数アドレス用メモリ１３へのアドレスを切替える
（ここまではＡ点からＢ点）。
制御レジスタ２１のＴ1 の間隔を設定した値が一致する
と、比較器２４はアドレス切替えパルスを発生する。ア
ドレス切替えパルスが発生するとＯＥ生成回路２６は偶
数アドレス用メモリ１３側のＯＥ信号を無効にして奇数
アドレス用メモリ１４側のＯＥ信号を有効にする。同時
に、偶数アドレス用メモリ１３へのアドレスを切替える
（ここまではＡ点からＢ点）。
【００２１】奇数アドレス用メモリ１４のアドレス２は
データ１をＣＰＵ１１に渡している時点から与えられて
いるので、２回目以降のメモリへのアクセス時間Ｔ2 は
Ｔ1よりも短く設定できる。第２のカウンタ２３のカウ
ント値とメモリ制御レジスタ１１のＴ2 の間隔を設定し
た値が一致すると、比較器２４はアドレス切替えパルス
を発生する。アドレス切替えパルスが発生すると、ＯＥ
生成回路２６は奇数アドレス用メモリ１４側から偶数ア
ドレス用メモリ１３側のＯＥ信号を有効にする。同時
に、奇数アドレス用メモリ１４へのアドレスを切替える
（ここまでは点Ｂから点Ｃ）。以下、上述の動作をメモ
り制御レジスタ２１に設定した回数だけ繰り返す。な
お、図３において、アドレス１，アドレス２，アドレス
５，アドレス６は“０”、アドレス３，アドレス４は
“１”となるが、これはアドレスが歩進することによ
る。
データ１をＣＰＵ１１に渡している時点から与えられて
いるので、２回目以降のメモリへのアクセス時間Ｔ2 は
Ｔ1よりも短く設定できる。第２のカウンタ２３のカウ
ント値とメモリ制御レジスタ１１のＴ2 の間隔を設定し
た値が一致すると、比較器２４はアドレス切替えパルス
を発生する。アドレス切替えパルスが発生すると、ＯＥ
生成回路２６は奇数アドレス用メモリ１４側から偶数ア
ドレス用メモリ１３側のＯＥ信号を有効にする。同時
に、奇数アドレス用メモリ１４へのアドレスを切替える
（ここまでは点Ｂから点Ｃ）。以下、上述の動作をメモ
り制御レジスタ２１に設定した回数だけ繰り返す。な
お、図３において、アドレス１，アドレス２，アドレス
５，アドレス６は“０”、アドレス３，アドレス４は
“１”となるが、これはアドレスが歩進することによ
る。
【００２２】次に、図１〜図３に示した以上の本発明の
第１の実施の形態の実施例について説明する。
第１の実施の形態の実施例について説明する。
【００２３】ここでは、ＣＰＵ１１は３２ビット幅であ
るとし、４ワード単位で連続的にメモリを読み出すもの
とし、したがってメモり制御レジスタ２１には４ワード
単位であることを設定する。
るとし、４ワード単位で連続的にメモリを読み出すもの
とし、したがってメモり制御レジスタ２１には４ワード
単位であることを設定する。
【００２４】メモリは偶数側、奇数側共にアクセスタイ
ムが７０ｎｓ品で、１番地が３２ビットのＲＯＭである
とする。４ワード単位で３２ビット幅であるので、アド
レス生成回路２５からは偶数アドレス用メモリ１３又は
奇数アドレス用メモリ１４へは、最下位ビットから４番
目のビットが供給され、その他の上位のアドレスビット
はＣＰＵ１１から与えられる。
ムが７０ｎｓ品で、１番地が３２ビットのＲＯＭである
とする。４ワード単位で３２ビット幅であるので、アド
レス生成回路２５からは偶数アドレス用メモリ１３又は
奇数アドレス用メモリ１４へは、最下位ビットから４番
目のビットが供給され、その他の上位のアドレスビット
はＣＰＵ１１から与えられる。
【００２５】このような動作環境の下では、ＣＰＵ１１
はアドレスビットのうち下位のアドレスビットが例え
ば、ｃｈ，ｏｈ，４ｈ，８ｈの順番（スタートアドレス
がｃｈの場合）で対応するデータを読み込まなければな
らず、メモリ制御レジスタ１１にもそのように設定して
おく。ｃｈ等における“ｈ”は１６進数であることを表
す。また、初回のアクセスは７０ｎｓで、２回目以降は
３５ｎｓでアクセス可能と思われるので、そのようにメ
モり制御レジスタ２１に設定しておく。
はアドレスビットのうち下位のアドレスビットが例え
ば、ｃｈ，ｏｈ，４ｈ，８ｈの順番（スタートアドレス
がｃｈの場合）で対応するデータを読み込まなければな
らず、メモリ制御レジスタ１１にもそのように設定して
おく。ｃｈ等における“ｈ”は１６進数であることを表
す。また、初回のアクセスは７０ｎｓで、２回目以降は
３５ｎｓでアクセス可能と思われるので、そのようにメ
モり制御レジスタ２１に設定しておく。
【００２６】次に、本実施例の動作について図４を参照
して説明する。なお、図４において、アドレスの後につ
いている“ｂ”は２進数であることを示す。
して説明する。なお、図４において、アドレスの後につ
いている“ｂ”は２進数であることを示す。
【００２７】図４におけるＡ点において、ＣＰＵ１１が
４ワードのメモリ読み出しをスタータアドレスｃｈで要
求してきたとする。最下位アドレスビットから３番目と
４番目のアドレスビットで考えるとｃｈは奇数であるの
で、奇数アドレス用メモリ１３へアドレス１ｂを供給す
ると共に奇数アドレス用メモリ１３側のＯＥ信号を有効
にする。同時に偶数アドレス用メモリ１３には次のアド
レスが０ｂであるのでアドレス０を供給しておく。７０
ｎｓ後にＣＰＵ１１が、アドレスｃｈに対応するデータ
１を読み、アドレス切替えパルスが比較器２４から発生
すると、上述の有効にしてあるＯＥ信号を奇数アドレス
用メモリ１４側から偶数アドレス用メモリ１３側へ切替
える。それと同時に奇数アドレス用メモリ１４には次の
アドレスである０ｂを供給する、以降３５ｎｓ毎にＯＥ
信号とアドレスを図４のように切替える。
４ワードのメモリ読み出しをスタータアドレスｃｈで要
求してきたとする。最下位アドレスビットから３番目と
４番目のアドレスビットで考えるとｃｈは奇数であるの
で、奇数アドレス用メモリ１３へアドレス１ｂを供給す
ると共に奇数アドレス用メモリ１３側のＯＥ信号を有効
にする。同時に偶数アドレス用メモリ１３には次のアド
レスが０ｂであるのでアドレス０を供給しておく。７０
ｎｓ後にＣＰＵ１１が、アドレスｃｈに対応するデータ
１を読み、アドレス切替えパルスが比較器２４から発生
すると、上述の有効にしてあるＯＥ信号を奇数アドレス
用メモリ１４側から偶数アドレス用メモリ１３側へ切替
える。それと同時に奇数アドレス用メモリ１４には次の
アドレスである０ｂを供給する、以降３５ｎｓ毎にＯＥ
信号とアドレスを図４のように切替える。
【００２８】次に、本発明の第２の実施の形態について
図５を参照して説明する。図５は、ｎウエイインターリ
ーブの場合を示し、メモリ制御回路５２から出力される
アドレスもＯＥ信号の出力もｎ個に増やす。接続される
メモリの数も第１のメモリ５３第２のメモリ５４、第３
のメモリ５５というようにｎ個まで増設する。このよう
な構成により、ＣＰＵ５１の動作周波数が高くなった場
合、２回目以降のアクセスがさらに高速になり得る。
図５を参照して説明する。図５は、ｎウエイインターリ
ーブの場合を示し、メモリ制御回路５２から出力される
アドレスもＯＥ信号の出力もｎ個に増やす。接続される
メモリの数も第１のメモリ５３第２のメモリ５４、第３
のメモリ５５というようにｎ個まで増設する。このよう
な構成により、ＣＰＵ５１の動作周波数が高くなった場
合、２回目以降のアクセスがさらに高速になり得る。
【００２９】
【発明の効果】本発明では、偶数アドレス用メモリと奇
数アドレス用メモリにアドレスをそれぞれ個別に出力し
ているため、ラッチ等の周辺回路なしでインターリーブ
を構成でき、高速にメモリをアクセスできるという効果
がある。
数アドレス用メモリにアドレスをそれぞれ個別に出力し
ているため、ラッチ等の周辺回路なしでインターリーブ
を構成でき、高速にメモリをアクセスできるという効果
がある。
【００３０】また、アクセスアドレスが同一ページ内で
あり、偶数アドレス，奇数アドレス交互ならば、ランダ
ムにしかも高速にメモリにアクセスできるという効果も
ある。
あり、偶数アドレス，奇数アドレス交互ならば、ランダ
ムにしかも高速にメモリにアクセスできるという効果も
ある。
【図１】本発明の第１の実施の形態の要部を示す構成図
である。
である。
【図２】図１に示した第１の実施の形態の全体を示す概
略ブロック図である。
略ブロック図である。
【図３】図１と図２に示した実施の形態の動作を示すタ
イムチャートである。
イムチャートである。
【図４】図１と図２に示した実施の形態の実施例のタイ
ムチャートである。
ムチャートである。
【図５】本発明の他の実施の形態を示す構成図である。
【図６】従来例を示す構成図である。
１１，５１，６１ ＣＰＵ １２，５２，６２ メモリ制御回路 １３，６３ 偶数アドレス用メモリ １４，６４ 奇数アドレス用メモリ １５，５５ 発振器 ２１ メモリ制御用レジスタ ２２ 第１のカウンタ ２３ 第２のカウンタ ２４ 比較器 ２５ アドレス生成回路 ２６ ＯＥ生成回路 ５３ 第１のメモリ ５４ 第２のメモリ ５５ 第３のメモリ ５ｎ 第ｎのメモリ ６５ バッファ ６６ ラッチ
Claims (5)
- 【請求項１】 偶数アドレス用メモリと奇数アドレス用
メモリをインターリーブ方式により連続してアクセス可
能なメモリ読み出し回路において、アクセス元からのア
ドレスに基づいて前記偶数アドレス用メモリと奇数アド
レス用メモリのいずれかに、必要なアドレスビット及び
起動信号を交互に供給するメモリ制御回路を設けたこと
を特徴とするメモリ読み出し回路。 - 【請求項２】 前記メモリ制御回路は、前記連続したア
クセスの回数を計数する第１のカウンタと、前記連続し
たアクセスのサイクルタイムを計時する第２のカウンタ
と、前記偶数アドレス用メモリ及び奇数アドレス用メモ
リのサイクルタイム並びに前記連続したアクセスの態様
が予め設定されるメモリ制御レジスタと、該メモリ制御
レジストに設定された前記サイクルタイムと前記第２の
カウンタの計時値とを比較する比較器と、該比較器によ
る比較の結果と前記アクセス元からのアドレスとにより
前記起動信号を生成するＯＥ生成回路と、前記第１のカ
ウンタによる計数値，メモリ制御レジスタに設定された
アクセスの態様及び前記アクセス元からのアドレスによ
り前記必要なアドレスビットを生成するアドレス生成回
路とからなることを特徴とする請求項１記載のメモリ読
み出し回路。 - 【請求項３】 前記メモリ制御レジスタに設定されるア
クセスの態様が、前記連続したアクセスは何ワード単位
であるかを示すものであることを特徴とする請求項２記
載のメモリ読み出し回路。 - 【請求項４】 前記メモリ制御レジスタに設定されるア
クセスの態様が、前記連続したアクセスは昇順であるか
降順であるかを示すものであることを特徴とする請求項
２記載のメモリ読み出し回路。 - 【請求項５】 前記メモリ制御レジスタに設定されるア
クセスの態様が、前記連続したアクセスは飛番地となる
ことを示すものであることを特徴とする請求項２記載の
メモリ読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3743297A JPH10240614A (ja) | 1997-02-21 | 1997-02-21 | メモリ読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3743297A JPH10240614A (ja) | 1997-02-21 | 1997-02-21 | メモリ読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10240614A true JPH10240614A (ja) | 1998-09-11 |
Family
ID=12497364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3743297A Pending JPH10240614A (ja) | 1997-02-21 | 1997-02-21 | メモリ読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10240614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060749A1 (fr) * | 1999-04-02 | 2000-10-12 | Matsushita Electric Industrial Co., Ltd. | Processeur et methode de traitement |
-
1997
- 1997-02-21 JP JP3743297A patent/JPH10240614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060749A1 (fr) * | 1999-04-02 | 2000-10-12 | Matsushita Electric Industrial Co., Ltd. | Processeur et methode de traitement |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3992872B2 (ja) | マイクロプロセッサと同期するレイテンシを備えたｒａｍ、及びデータプロセッサ、シンクロナスｄｒａｍ、周辺装置とシステムクロックを含むシステム | |
| US6175893B1 (en) | High bandwidth code/data access using slow memory | |
| US5909701A (en) | Interface for high speed memory | |
| JP3869021B2 (ja) | ２ステップメモリデバイスコマンドバッファ装置および方法、ならびにこれを用いたメモリデバイスおよびコンピュータシステム | |
| EP0479428B1 (en) | Data processing apparatus for dynamically setting timings in a dynamic memory system | |
| JPH04293135A (ja) | メモリアクセス方式 | |
| KR100238869B1 (ko) | 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치 | |
| US6639869B2 (en) | Clock-synchronous semiconductor memory device | |
| JPH10241362A (ja) | 同期型半導体記憶装置及び論理半導体装置 | |
| JP3185568B2 (ja) | 半導体記憶装置 | |
| JPH10240614A (ja) | メモリ読み出し回路 | |
| KR100571435B1 (ko) | 메모리 디바이스 및 그 어드레스 지정 방법 | |
| JP3244035B2 (ja) | 半導体記憶装置 | |
| US6356504B1 (en) | Address generating and decoding circuit for use in a burst-type and high-speed random access memory device which has a single data rate and a double data rate scheme | |
| US6292867B1 (en) | Data processing system | |
| JPH0388474A (ja) | ダイレクトメモリアクセス方法および装置 | |
| CA2186139C (en) | An improved cost/performance system memory unit using extended data out dynamic random access memory | |
| JP3520570B2 (ja) | メモリアクセス制御装置 | |
| EP1122736B1 (en) | ATD generation in a synchronous memory | |
| JPH10340596A (ja) | データ記憶装置および半導体記憶装置 | |
| JP2914279B2 (ja) | 高速メモリアクセス装置 | |
| EP0398191A2 (en) | Quadruple word, multiplexed, paged mode and cache memory | |
| JP3600830B2 (ja) | プロセッサ | |
| KR100200769B1 (ko) | 중앙 처리 장치의 출력제어회로 | |
| JPH052525A (ja) | メモリ制御システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |