JPH07168759A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07168759A JPH07168759A JP31325593A JP31325593A JPH07168759A JP H07168759 A JPH07168759 A JP H07168759A JP 31325593 A JP31325593 A JP 31325593A JP 31325593 A JP31325593 A JP 31325593A JP H07168759 A JPH07168759 A JP H07168759A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address signal
- access
- write
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】 メモリ（メモリアレイおよびその周辺回路
部）を２つに分割し、先ず一方のメモリアレイにアドレ
ス信号を与えてアクセスを開始させ、そのアクセスの途
中で他方のメモリアレイに次のアドレス信号を与えてア
クセスを開始させるように構成した。 【効果】 メモリの複数の番地を連続してアクセスした
場合、２つのメモリアレイが交互にアクセスされるた
め、例えば１つのメモリセルに対する書込みが２マシン
サイクル要する場合にも見かけ上１マシンサイクルでデ
ータの書込みが行なえるようになる。また、素子の特性
に依存するメモリセルの書込み速度が読出し速度よりも
２倍程度遅い場合にも、見かけ上書込み時間が半分にな
るため、システムの動作サイクルを、読出し速度に合わ
せて決定することができ、書込み速度に律速されないシ
ステムを構成することができる。
部）を２つに分割し、先ず一方のメモリアレイにアドレ
ス信号を与えてアクセスを開始させ、そのアクセスの途
中で他方のメモリアレイに次のアドレス信号を与えてア
クセスを開始させるように構成した。 【効果】 メモリの複数の番地を連続してアクセスした
場合、２つのメモリアレイが交互にアクセスされるた
め、例えば１つのメモリセルに対する書込みが２マシン
サイクル要する場合にも見かけ上１マシンサイクルでデ
ータの書込みが行なえるようになる。また、素子の特性
に依存するメモリセルの書込み速度が読出し速度よりも
２倍程度遅い場合にも、見かけ上書込み時間が半分にな
るため、システムの動作サイクルを、読出し速度に合わ
せて決定することができ、書込み速度に律速されないシ
ステムを構成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶技術さらに
は半導体記憶装置の２重化方式に適用して有効な技術に
関し、例えば随時読出し書込み可能な半導体記憶装置
（ランダム・アクセス・メモリ）もしくはそれを内蔵し
た半導体集積回路に利用して有効な技術に関する。
は半導体記憶装置の２重化方式に適用して有効な技術に
関し、例えば随時読出し書込み可能な半導体記憶装置
（ランダム・アクセス・メモリ）もしくはそれを内蔵し
た半導体集積回路に利用して有効な技術に関する。
【０００２】
【従来の技術】半導体メモリの性能つまり読出し、書込
み速度は、回路を構成する素子の特性に依存する。例え
ば、現在の０．５μｍテクノロジー（フォトリソグラフ
ィによる最小加工寸法が０．５μｍである技術）で製造
した半導体メモリの読出し速度は、１〜２ｎ秒程度であ
る。一方、半導体メモリの書込み速度は読出し速度より
も遅く、０．５μｍテクノロジーで製造した場合でも５
ｎ秒程度で、読出し速度の２倍近いのが現状であり、現
在のメモリ回路形式ではこの差を無くすことは非常に困
難である。
み速度は、回路を構成する素子の特性に依存する。例え
ば、現在の０．５μｍテクノロジー（フォトリソグラフ
ィによる最小加工寸法が０．５μｍである技術）で製造
した半導体メモリの読出し速度は、１〜２ｎ秒程度であ
る。一方、半導体メモリの書込み速度は読出し速度より
も遅く、０．５μｍテクノロジーで製造した場合でも５
ｎ秒程度で、読出し速度の２倍近いのが現状であり、現
在のメモリ回路形式ではこの差を無くすことは非常に困
難である。
【０００３】なお、上記デバイスの持つ欠点を見かけ上
少なくするための技術として、例えば２ポートＲＡＭが
開発されている。この２ポートＲＡＭは、１つのメモリ
に対して２つのポートからアクセスできるように構成し
たものであり、２つのマイクロプロセッサがメモリを共
有するようなシステムにおいて一方のマイクロプロセッ
サがメモリへの書込みを行なっているときに他方のマイ
クロプロセッサがデータの読出しを行なえるようにする
ことにより、システム全体としての処理速度を向上させ
たものである。ただし、この２ポートＲＡＭにおける読
出し速度や書込み速度そのものは、従来の１ポートのも
のとほとんど変わることがない。２ポートＲＡＭに関し
ては、例えば“Ａ ４ｎＳ ４ｋ×１bit ２port-Ｂｉ
ＣＭＯＳ ＳＲＡＭ”ＩＥＥＥ Journal of Solid-Sta
te Circuits vol.23Ｎｏ．５（１９８８）がある。
少なくするための技術として、例えば２ポートＲＡＭが
開発されている。この２ポートＲＡＭは、１つのメモリ
に対して２つのポートからアクセスできるように構成し
たものであり、２つのマイクロプロセッサがメモリを共
有するようなシステムにおいて一方のマイクロプロセッ
サがメモリへの書込みを行なっているときに他方のマイ
クロプロセッサがデータの読出しを行なえるようにする
ことにより、システム全体としての処理速度を向上させ
たものである。ただし、この２ポートＲＡＭにおける読
出し速度や書込み速度そのものは、従来の１ポートのも
のとほとんど変わることがない。２ポートＲＡＭに関し
ては、例えば“Ａ ４ｎＳ ４ｋ×１bit ２port-Ｂｉ
ＣＭＯＳ ＳＲＡＭ”ＩＥＥＥ Journal of Solid-Sta
te Circuits vol.23Ｎｏ．５（１９８８）がある。
【０００４】
【発明が解決しようとする課題】上記２ポートＲＡＭ
は、２つのマイクロプロセッサの共有メモリとして使用
した場合、システム全体としての処理速度を向上させる
ことができる。しかしながら、１つひとつのマイクロプ
ロセッサから見た２ポートメモリの読出し速度や書込み
速度は、１ポートのものに比べて速いわけではない。ま
た、従来のＲＡＭは上述したように、書込み速度は読出
し速度よりも遅く、この差を無くすことはできない。一
方、クロックに同期して動作するシステムでは、動作サ
イクルがクロックの周期に依存するようにされているも
のがあり、このようなシステムでは、メモリの遅い方の
書込み速度によってシステムの動作サイクルが律速され
てしまい、メモリの読出しサイクルには無駄な待ち時間
が生じてしまい、システムの処理速度が向上しないとい
う問題点がある。
は、２つのマイクロプロセッサの共有メモリとして使用
した場合、システム全体としての処理速度を向上させる
ことができる。しかしながら、１つひとつのマイクロプ
ロセッサから見た２ポートメモリの読出し速度や書込み
速度は、１ポートのものに比べて速いわけではない。ま
た、従来のＲＡＭは上述したように、書込み速度は読出
し速度よりも遅く、この差を無くすことはできない。一
方、クロックに同期して動作するシステムでは、動作サ
イクルがクロックの周期に依存するようにされているも
のがあり、このようなシステムでは、メモリの遅い方の
書込み速度によってシステムの動作サイクルが律速され
てしまい、メモリの読出しサイクルには無駄な待ち時間
が生じてしまい、システムの処理速度が向上しないとい
う問題点がある。
【０００５】この発明の目的は、見かけ上の動作速度を
向上させることができるような半導体メモリもしくはメ
モリを内蔵した半導体集積回路を提供することにある。
この発明の他の目的は、書込み速度が読出し速度と変わ
らないように扱える半導体メモリもしくはメモリを内蔵
した半導体集積回路を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。
向上させることができるような半導体メモリもしくはメ
モリを内蔵した半導体集積回路を提供することにある。
この発明の他の目的は、書込み速度が読出し速度と変わ
らないように扱える半導体メモリもしくはメモリを内蔵
した半導体集積回路を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、メモリ（メモリアレイおよびそ
の周辺回路部）を例えば２つに分割し、先ず一方のメモ
リアレイにアドレス信号を与えてアクセスを開始させ、
そのアクセスの途中で他方のメモリアレイに次のアドレ
ス信号を与えてアクセスを開始させるように構成したも
のである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、メモリ（メモリアレイおよびそ
の周辺回路部）を例えば２つに分割し、先ず一方のメモ
リアレイにアドレス信号を与えてアクセスを開始させ、
そのアクセスの途中で他方のメモリアレイに次のアドレ
ス信号を与えてアクセスを開始させるように構成したも
のである。
【０００７】
【作用】上記した手段によれば、メモリの複数の番地を
連続してアクセスした場合、２つのメモリアレイが交互
にアクセスされるため、例えば１つのメモリセルに対す
る書込みが２マシンサイクル要する場合にも見かけ上１
マシンサイクルでデータの書込みが行なえるようにな
る。また、素子の特性に依存するメモリセルの書込み速
度が読出し速度よりも２倍程度遅い場合にも、見かけ上
の書込み時間が半分になるため、システムの動作サイク
ルを、読出し速度に合わせて決定することができ、書込
み速度に律速されないシステムを構成することができ
る。
連続してアクセスした場合、２つのメモリアレイが交互
にアクセスされるため、例えば１つのメモリセルに対す
る書込みが２マシンサイクル要する場合にも見かけ上１
マシンサイクルでデータの書込みが行なえるようにな
る。また、素子の特性に依存するメモリセルの書込み速
度が読出し速度よりも２倍程度遅い場合にも、見かけ上
の書込み時間が半分になるため、システムの動作サイク
ルを、読出し速度に合わせて決定することができ、書込
み速度に律速されないシステムを構成することができ
る。
【０００８】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１は、本発明をメインフレーム用コンピ
ュータ（マイクロプロセッサ）に適用した場合の一実施
例を示す。特に制限されないが、図１に示されている各
回路ブロックは、単結晶シリコン基板のような一個の半
導体チップ上において形成され、全体がワンチップ化さ
れている。
て説明する。図１は、本発明をメインフレーム用コンピ
ュータ（マイクロプロセッサ）に適用した場合の一実施
例を示す。特に制限されないが、図１に示されている各
回路ブロックは、単結晶シリコン基板のような一個の半
導体チップ上において形成され、全体がワンチップ化さ
れている。
【０００９】図１において、１は演算器やレジスタ等か
らなる実行部、２は命令を解読して対応する処理を実行
するように上記実行部１を制御する制御部、３ａ，３ｂ
は読出し書込み可能なメモリ、４はメモリ３ａ，３ｂか
ら読み出されたデータＤｏ０とＤｏ１の論理和をとる論
理部である。論理部４で処理されたデータは、例えば図
示しない他のメモリに供給されて記憶されたり、上記実
行部１に戻されて次の処理に供されるようになってい
る。
らなる実行部、２は命令を解読して対応する処理を実行
するように上記実行部１を制御する制御部、３ａ，３ｂ
は読出し書込み可能なメモリ、４はメモリ３ａ，３ｂか
ら読み出されたデータＤｏ０とＤｏ１の論理和をとる論
理部である。論理部４で処理されたデータは、例えば図
示しない他のメモリに供給されて記憶されたり、上記実
行部１に戻されて次の処理に供されるようになってい
る。
【００１０】なお、上記読出しデータＤｏ０とＤｏ１は
異なるタイミングで出力されるので、論理和をとると２
つのデータＤｏ０とＤｏ１が時系列的に結合されたデー
タつまりデータＤｏ０の後にデータＤｏ１が続くように
データとなる。上記メモリ３ａ，３ｂは、それぞれメモ
リアレイおよびその周辺回路部とから構成される。特に
制限されないが、メモリアレイはＣＭＯＳ回路で構成
し、アドレスデコーダやセンスアンプ等からなる周辺回
路部はバイポーラＥＣＬ回路もしくはＢｉＣＭＯＳ回路
で構成するのが望ましい。
異なるタイミングで出力されるので、論理和をとると２
つのデータＤｏ０とＤｏ１が時系列的に結合されたデー
タつまりデータＤｏ０の後にデータＤｏ１が続くように
データとなる。上記メモリ３ａ，３ｂは、それぞれメモ
リアレイおよびその周辺回路部とから構成される。特に
制限されないが、メモリアレイはＣＭＯＳ回路で構成
し、アドレスデコーダやセンスアンプ等からなる周辺回
路部はバイポーラＥＣＬ回路もしくはＢｉＣＭＯＳ回路
で構成するのが望ましい。
【００１１】この実施例では、上記メモリ３ａと３ｂに
対して、互いに位相が半周期ずれた２つのクロックφ０
またはφ１が供給され、実行部１から供給されるアドレ
ス信号ＡＤＤ（書込み時にはアドレス信号ＡＤＤおよび
データ信号Ｄｉｎ）をクロックφ０，φ１の立下りに同
期してそれぞれ取り込むように構成されている。また、
上記メモリ３ａと３ｂは、上記制御部２から出力される
リード／ライト制御信号Ｒ／Ｗ０，Ｒ／Ｗ１によってそ
れぞれ読出しモードと書込みモードが指示されるように
なっている。
対して、互いに位相が半周期ずれた２つのクロックφ０
またはφ１が供給され、実行部１から供給されるアドレ
ス信号ＡＤＤ（書込み時にはアドレス信号ＡＤＤおよび
データ信号Ｄｉｎ）をクロックφ０，φ１の立下りに同
期してそれぞれ取り込むように構成されている。また、
上記メモリ３ａと３ｂは、上記制御部２から出力される
リード／ライト制御信号Ｒ／Ｗ０，Ｒ／Ｗ１によってそ
れぞれ読出しモードと書込みモードが指示されるように
なっている。
【００１２】この実施例では、図２に示されているよう
に、上記実行部１からクロックφ０，φ１の１／２の周
期でアドレス信号Ａ１，Ａ２，Ａ３，Ａ４………が次々
と出力されると、クロックφ０，φ１によって上記アド
レス信号がメモリ３ａと３ｂに交互に取り込まれる。つ
まり、メモリ３ａにはアドレス信号Ａ１，Ａ３………が
取り込まれ、メモリ３ｂにはアドレス信号Ａ２，Ａ４…
……が取り込まれる。これによって、１つのメモリに対
する書込みが２マシンサイクル（１マシンサイクルはク
ロックφ０，φ１の半周期に相当）要する場合にも、見
かけ上１マシンサイクルでデータの書込みが行なえるよ
うになる。
に、上記実行部１からクロックφ０，φ１の１／２の周
期でアドレス信号Ａ１，Ａ２，Ａ３，Ａ４………が次々
と出力されると、クロックφ０，φ１によって上記アド
レス信号がメモリ３ａと３ｂに交互に取り込まれる。つ
まり、メモリ３ａにはアドレス信号Ａ１，Ａ３………が
取り込まれ、メモリ３ｂにはアドレス信号Ａ２，Ａ４…
……が取り込まれる。これによって、１つのメモリに対
する書込みが２マシンサイクル（１マシンサイクルはク
ロックφ０，φ１の半周期に相当）要する場合にも、見
かけ上１マシンサイクルでデータの書込みが行なえるよ
うになる。
【００１３】上記の場合、それぞれのメモリ３ａまたは
３ｂにおいては、２マシンサイクルの書込みサイクルに
対して、読出しサイクルは、２マシンサイクルで行なう
ようにしてもよいし、半分の１マシンサイクルで行なう
ようにしてもよい。なお上記実施例では、メモリ３ａと
３ｂが同一のチップ上に形成されていると説明したが、
メモリ３ａと３ｂを別々のチップ上に形成するようにし
ても良い。
３ｂにおいては、２マシンサイクルの書込みサイクルに
対して、読出しサイクルは、２マシンサイクルで行なう
ようにしてもよいし、半分の１マシンサイクルで行なう
ようにしてもよい。なお上記実施例では、メモリ３ａと
３ｂが同一のチップ上に形成されていると説明したが、
メモリ３ａと３ｂを別々のチップ上に形成するようにし
ても良い。
【００１４】図３には、上記実施例のマイクロプロセッ
サを用いたシステムの一構成例が示されている。同図に
おいて、ＩＰで示されているのが、図１のように構成さ
れたマイクロプロセッサからなる命令プロセッサで、こ
の命令プロセッサＩＰには、システムコントローラＳＣ
を介して入出力プロセッサＩＯＰやメインストレージ
（主記憶装置）ＭＳ、拡張メモリＥＳ等が接続されてい
る。上記入出力プロセッサＩＯＰには、キーボードやコ
ンソール等の入出力装置が接続される。なお、上記命令
プロセッサＩＰに内蔵されているバッファストレージＢ
Ｓが、図１に示されているメモリ３ａ，３ｂに相当す
る。
サを用いたシステムの一構成例が示されている。同図に
おいて、ＩＰで示されているのが、図１のように構成さ
れたマイクロプロセッサからなる命令プロセッサで、こ
の命令プロセッサＩＰには、システムコントローラＳＣ
を介して入出力プロセッサＩＯＰやメインストレージ
（主記憶装置）ＭＳ、拡張メモリＥＳ等が接続されてい
る。上記入出力プロセッサＩＯＰには、キーボードやコ
ンソール等の入出力装置が接続される。なお、上記命令
プロセッサＩＰに内蔵されているバッファストレージＢ
Ｓが、図１に示されているメモリ３ａ，３ｂに相当す
る。
【００１５】この実施例では、上記システムコントロー
ラＳＣにも、命令プロセッサＩＰと同様にバッファメモ
リからなるワークストレージＷＳが内蔵されている。こ
のワークストレージＷＳは、上記メインストレージＭＳ
よりもアクセス速度が速く、上記命令プロセッサＩＰに
内蔵されているバッファストレージＢＳよりはアクセス
速度が遅いメモリとされている。これによって、この実
施例のシステムは、メインストレージＭＳとワークスト
レージＷＳとバッファストレージＢＳとにより、３段階
の階層記憶が構成されるようになっている。上記システ
ムコントローラＳＣ内のワークストレージＷＳも、命令
プロセッサＩＰと同様に２つに分割し、交互にアクセス
することで、見かけ上のアクセス速度が２倍になるよう
に構成しても良い。
ラＳＣにも、命令プロセッサＩＰと同様にバッファメモ
リからなるワークストレージＷＳが内蔵されている。こ
のワークストレージＷＳは、上記メインストレージＭＳ
よりもアクセス速度が速く、上記命令プロセッサＩＰに
内蔵されているバッファストレージＢＳよりはアクセス
速度が遅いメモリとされている。これによって、この実
施例のシステムは、メインストレージＭＳとワークスト
レージＷＳとバッファストレージＢＳとにより、３段階
の階層記憶が構成されるようになっている。上記システ
ムコントローラＳＣ内のワークストレージＷＳも、命令
プロセッサＩＰと同様に２つに分割し、交互にアクセス
することで、見かけ上のアクセス速度が２倍になるよう
に構成しても良い。
【００１６】なお、上記実施例のようなシステムでは、
システムコントローラＳＣに複数の命令プロセッサが接
続されてマルチプロセッサシステムとして構成されるこ
ともある。その場合においても、各プロセッサ毎に図１
に示すようなメモリ構成をとることができる。
システムコントローラＳＣに複数の命令プロセッサが接
続されてマルチプロセッサシステムとして構成されるこ
ともある。その場合においても、各プロセッサ毎に図１
に示すようなメモリ構成をとることができる。
【００１７】以上説明したように、上記実施例は、メモ
リ（メモリアレイおよびその周辺回路部）を２つに分割
し、先ず一方のメモリアレイにアドレス信号を与えてア
クセスを開始させ、そのアクセスの途中で他方のメモリ
アレイに次のアドレス信号を与えてアクセスを開始させ
るように構成したので、メモリの複数の番地を連続して
アクセスした場合、２つのメモリアレイが交互にアクセ
スされるため、例えば１つのメモリセルに対する書込み
が２マシンサイクル要する場合にも見かけ上１マシンサ
イクルでデータの書込みが行なえるようになる。また、
素子の特性に依存するメモリセルの書込み速度が読出し
速度よりも２倍程度遅い場合にも、見かけ上の書込み時
間が半分になるため、システムの動作サイクルを、読出
し速度に合わせて決定することができ、書込み速度に律
速されないシステムを構成することができるという効果
がある。
リ（メモリアレイおよびその周辺回路部）を２つに分割
し、先ず一方のメモリアレイにアドレス信号を与えてア
クセスを開始させ、そのアクセスの途中で他方のメモリ
アレイに次のアドレス信号を与えてアクセスを開始させ
るように構成したので、メモリの複数の番地を連続して
アクセスした場合、２つのメモリアレイが交互にアクセ
スされるため、例えば１つのメモリセルに対する書込み
が２マシンサイクル要する場合にも見かけ上１マシンサ
イクルでデータの書込みが行なえるようになる。また、
素子の特性に依存するメモリセルの書込み速度が読出し
速度よりも２倍程度遅い場合にも、見かけ上の書込み時
間が半分になるため、システムの動作サイクルを、読出
し速度に合わせて決定することができ、書込み速度に律
速されないシステムを構成することができるという効果
がある。
【００１８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、メモリ（メモリアレイおよびその周辺回路
部）を２つに分割し、交互にアクセスするように構成し
たものについて説明したが、メモリを３つ以上に分割し
て順繰りにアクセスするように構成することも可能であ
る。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、メモリ（メモリアレイおよびその周辺回路
部）を２つに分割し、交互にアクセスするように構成し
たものについて説明したが、メモリを３つ以上に分割し
て順繰りにアクセスするように構成することも可能であ
る。
【００１９】また、上記実施例では、２つのメモリに位
相の異なるクロックφ０，φ１を供給して異なるタイミ
ングでアドレス信号を取り込ませるようにしたが、クロ
ックφ０，φ１の２倍のクロックを共通に与えて、一方
はクロックの立上りでアドレス信号を取り込み、他方は
クロックの立下りでアドレス信号を取り込むように構成
するようにしても良い。
相の異なるクロックφ０，φ１を供給して異なるタイミ
ングでアドレス信号を取り込ませるようにしたが、クロ
ックφ０，φ１の２倍のクロックを共通に与えて、一方
はクロックの立上りでアドレス信号を取り込み、他方は
クロックの立下りでアドレス信号を取り込むように構成
するようにしても良い。
【００２０】さらに、図２のタイミングチャートでは、
１マシンサイクルごとにアドレスを変化させているが、
どちらのメモリが先にアクセスされるか明らかにされて
いるような場合には、アドレスは２マシンサイクルに１
回変化させ、クロックで２つのメモリにタイミングをず
らして同一アドレス信号を取り込ませ、異なるデータを
読出し、あるいは書き込むようにすることも可能であ
る。
１マシンサイクルごとにアドレスを変化させているが、
どちらのメモリが先にアクセスされるか明らかにされて
いるような場合には、アドレスは２マシンサイクルに１
回変化させ、クロックで２つのメモリにタイミングをず
らして同一アドレス信号を取り込ませ、異なるデータを
読出し、あるいは書き込むようにすることも可能であ
る。
【００２１】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
メモリを内蔵したコンピュータＬＳＩに適用した場合に
ついて説明したがこの発明はそれに限定されるものでな
く、単体のメモリもしくはメモリを内蔵したＬＳＩ一般
に広く利用することができる。
よってなされた発明をその背景となった利用分野である
メモリを内蔵したコンピュータＬＳＩに適用した場合に
ついて説明したがこの発明はそれに限定されるものでな
く、単体のメモリもしくはメモリを内蔵したＬＳＩ一般
に広く利用することができる。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、見かけ上の動作速度が速い
半導体メモリもしくはメモリを内蔵した半導体集積回路
を実現することができる。また、書込み速度が読出し速
度と変わらないように扱える半導体メモリもしくはメモ
リを内蔵した半導体集積回路（例えばマイクロプロセッ
サ）を実現することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、見かけ上の動作速度が速い
半導体メモリもしくはメモリを内蔵した半導体集積回路
を実現することができる。また、書込み速度が読出し速
度と変わらないように扱える半導体メモリもしくはメモ
リを内蔵した半導体集積回路（例えばマイクロプロセッ
サ）を実現することができる。
【図１】本発明をメインフレーム用マイクロプロセッサ
に適用した場合の一実施例を示すブロック図である。
に適用した場合の一実施例を示すブロック図である。
【図２】図１の実施例における各メモリのアクセスタイ
ミングを示すタイムチャートである。
ミングを示すタイムチャートである。
【図３】図１の実施例のマイクロプロセッサを用いたシ
ステムの構成例を示すブロック図である。
ステムの構成例を示すブロック図である。
１ 実行部 ２ 制御部 ３ａ，３ｂ メモリ ４ 論理部 ＩＰ 命令プロセッサ ＢＳ バッファストレージ ＳＣ システムコントローラ ＷＳ ワークストレージ（バッファメモリ） ＩＯＰ 入出力プロセッサ ＭＳ メインストレージ（主記憶装置） ＥＳ 拡張メモリ
Claims (3)
- 【請求項１】 共通のアドレス信号が供給され、それぞ
れ異なるアドレス信号を取り込んで互いに異なるタイミ
ングでアクセスされる２以上のメモリを備えてなること
を特徴とする半導体集積回路。 - 【請求項２】 上記２以上のメモリは、互いに位相の異
なるクロック信号を受けてそれぞれ異なるアドレス信号
を取り込むように構成されていることを特徴とする請求
項１記載の半導体集積回路。 - 【請求項３】 命令実行部で生成されたアドレス信号を
共通に受ける２つのメモリ部と、これらのメモリ部から
読み出されたデータを受ける論理部とを備え、上記２つ
のメモリは、互いに位相の異なるクロック信号を受けて
それぞれ異なるタイミングでアドレス信号を取り込むよ
うに構成されていることを特徴とするマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31325593A JPH07168759A (ja) | 1993-12-14 | 1993-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31325593A JPH07168759A (ja) | 1993-12-14 | 1993-12-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07168759A true JPH07168759A (ja) | 1995-07-04 |
Family
ID=18039003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31325593A Pending JPH07168759A (ja) | 1993-12-14 | 1993-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07168759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060749A1 (fr) * | 1999-04-02 | 2000-10-12 | Matsushita Electric Industrial Co., Ltd. | Processeur et methode de traitement |
-
1993
- 1993-12-14 JP JP31325593A patent/JPH07168759A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060749A1 (fr) * | 1999-04-02 | 2000-10-12 | Matsushita Electric Industrial Co., Ltd. | Processeur et methode de traitement |
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