CN1155965C - 改正和检测差错的信号处理器 - Google Patents

改正和检测差错的信号处理器 Download PDF

Info

Publication number
CN1155965C
CN1155965C CNB008022313A CN00802231A CN1155965C CN 1155965 C CN1155965 C CN 1155965C CN B008022313 A CNB008022313 A CN B008022313A CN 00802231 A CN00802231 A CN 00802231A CN 1155965 C CN1155965 C CN 1155965C
Authority
CN
China
Prior art keywords
data
error
error correcting
piece
mistake
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB008022313A
Other languages
English (en)
Other versions
CN1327593A (zh
Inventor
��ľ����
青木透
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1327593A publication Critical patent/CN1327593A/zh
Application granted granted Critical
Publication of CN1155965C publication Critical patent/CN1155965C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6566—Implementations concerning memory access contentions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1866—Error detection or correction; Testing, e.g. of drop-outs by interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1515—Reed-Solomon codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H03M13/2921—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes wherein error correction coding involves a diagonal direction
    • H03M13/2924—Cross interleaved Reed-Solomon codes [CIRC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H03M13/2927—Decoding strategies

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Error Detection And Correction (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

在按照本发明的信号处理器中，如图1所示，对于每个预定块单元，在与高速缓冲存储器16中按顺序存储数据操作的同时，差错改正块152对已接受预定信号处理的数据完成差错改正。然后，解扰/差错检测块153对每个预定块单元的数据完成差错检测，该数据存储在缓冲存储器14中。基于差错检测和差错改正的结果，当数据中存在一些差错时，存储在缓冲存储器14中带差错的数据被读出，再次接受差错改正。当没有差错时，不再进行差错改正，存储在缓冲存储器14中的一块数据发射到主计算机13。

Description

改正和检测差错的信号处理器
技术领域
本发明涉及信号处理器，用于检测和改正从记录媒体读出数据中的差错。
背景技术
近年来，高质量和高速度是对广泛地用作数字存储器的DVD-ROM的要求，为的是增大从DVD盘读出数据的可靠性。有了这种需要，就要求改正DVD盘中差错的信号处理器有快速的处理装置，其目的是实现高速数据处理。
常规的CD-ROM信号处理器完成预定次数的差错改正。此外，CD-ROM信号处理器写入输入数据到缓冲存储器中，与此同时，利用CRC(循环冗余检验)检测该数据中的差错。基于CRC的结果，当该数据确定为“无差错数据”时，信号处理器减少预定次数的差错改正。
然而，与CD-ROM数据形成对比，在DVD-ROM数据的情况下，由于输入数据不是先前接受差错改正，DVD-ROM数据中的差错率高于CD-ROM数据中的差错率。所以，当DVD-ROM数据接受CRC时，在大多数情况下，CRC的结果是，DVD-ROM数据中存在差错。
图6是说明常规DVD-ROM信号处理器的结构方框图。
在图6中，DVD-ROM信号处理器65接收DVD-ROM数字信号数据(以下称之为“数据”)，该数据是由光拾取器61读出，并在差错改正之后输出到主计算机63。DVD-ROM信号处理器65是在控制微计算机62的控制下，并与存储数据的缓冲存储器64连接。
具体地说，DVD-ROM信号处理器65包括：FMT块651，用于捕获从光拾取器61输出的DVD-ROM数据，并把它存储在缓冲存储器64；差错改正块652，用于改正缓冲存储器64存储的数据中的差错；解扰块653，用于解扰加扰的数据；差错检测块654，用于检测差错改正之后数据中的差错，该数据存储在缓冲存储器64中；主接口块655，基于差错检测块654的差错检测结果，传送无差错数据到主计算机；和存储器接口块656，用于控制DVD-ROM信号处理器65与缓冲存储器64之间的处理。
参照图4和6描述如此构造的常规DVD-ROM信号器的操作。
图4是说明构成一个ECC块的数据格式图。
如图4所示，从光拾取器61输出DVD-ROM数据的逻辑格式是利用182×208字节作为一个ECC(纠错码)块构成的。
首先，光拾取器61读出的数据形成一个分量单元，它用182字节作为C1代码字。C1代码字是由172字节用户数据和10字节C1奇偶校验组成的。一个ECC块是由多个C1代码字和多个C2代码字组成的，每个C2代码字包括208字节，它是从每个C1代码字中收集1字节得到的。每个C2代码字是由192字节用户数据和16字节C2奇偶校验组成的。事先已给DVD-ROM数据加扰。
在图6中，FMT块651把从光拾取器61输出的DVD-ROM串行数据转变成并行数据(串并转换)，使转换的数据接受解调和同步检测，并通过存储器接口块656写入该并行数据到缓冲存储器64。
差错改正块652通过存储器接口块656读出缓冲存储器64中写入的DVD-ROM数据，对图4所示的C1代码字和C2代码字完成故障计算，和利用故障计算的结果计算差错位置和差错类型。基于故障计算的结果，当数据中没有差错时，差错改正块652终止差错改正。然而，当数据中有一些差错时，差错改正块652通过存储器接口块656读出缓冲存储器64中存储的差错数据，对差错数据完成差错改正，并通过存储器接口块656写入改正的数据到缓冲存储器64中存储差错数据的地址上。
解扰块653通过存储器接口块656读出已接受差错改正并存储在缓冲存储器64中的DVD-ROM数据，按照预定的方法解扰该数据，并通过存储器接口块656写入该数据到缓冲存储器64。
差错检测块654通过存储器接口块656读出已被解扰并存储在缓冲存储器64中的DVD-ROM数据，和通过完成预定的计算，检测读出数据中的差错。
主接口块655传送在差错改正块652和差错检测块654中确定为“无差错数据”的DVD-ROM数据到主计算机63。
上述的每种块有这样的构造，为的是使它们按照来自控制微计算机62的指令以预定的时间进行操作。
然而，在常规的DVD-ROM信号处理器中，当DVD-ROM数据接受差错改正时，在缓冲存储器64上完成如下的操作：写入来自FMT块651的数据，读出和写入来自差错改正块652的数据，读出和写入来自解扰块653的数据，读出来自差错检测块654的数据，和读出来自主接口块655的数据。就是说，由于数据的读出和写入是通过缓冲存储器64频繁地进行的，该存储器带宽受到抑制，所以，该信号处理器不能完成高速访问和高速数据处理。
发明内容
本发明的作用是解决上述的问题，本发明的目的是提供这样一种信号处理器，通过减少差错改正次数，可以减少存储器访问的次数，从而实现较高速度的数据处理。
按照本发明的信号处理器(权利要求1)是这样一种信号处理器，一种信号处理器，使从记录媒体读出的数据接受预定的数字信号处理，对于每个预定的差错改正块，使已接受预定数字信号处理的数据接受差错改正，所述信号处理器包括：第一存储器装置，按顺序存储已接受预定数字信号处理的数据；差错改正装置，对保存在所述第一存储装置中的数据，以预定的差错改正块为单位进行差错改正；解扰/差错检测装置，对从第一存储装置读出差错改正后的数据进行解扰处理，在检测所述解扰处理后的数据中的差错的同时，将其保存在第二存储装置中；和控制装置，当所述解扰/差错检测装置判断出所述第二存储装置中保存的数据中没有差错时，将所述第二存储装置中保存的无差错数据传送到主计算机中。
在如此构造的信号处理器中，可以减少数据差错改正次数，从而可以获得减小的装置本身功率消耗。此外，由于可以减少用于差错改正到存储器装置的存储器访问次数，可以把到存储器装置的访问权利分配给另一个块，从而实现信号处理器的高速处理。
按照本发明(权利要求2)，在权利要求1描述的信号处理器中，按照权利要求1的信号处理器，其中所述差错改正装置包括：故障计算器，用于计算已接受预定数字信号处理的数据的故障；差错位置/类型计算器，用于计算故障计算之后的差错位置和差错类型；差错改正结果保持装置，用于保持差错位置/类型计算器检测的数据是否为差错可改正数据的信息；差错改正装置，根据由该差错位置/类型计算器计算的差错位置及差错类型读出所述第一存储装置所保存的数据，进行差错改正，然后将改正后的数据保存在所述第一存储装置中；和差错改正次数控制装置，用于控制数据的差错改正次数。
在如此构造的信号处理器中，通过减少差错改正次数，可以减少到存储器装置的存储器访问的所需时间，而且，获得数据处理的高速进行。
按照本发明(权利要求3)，在权利要求1描述的信号处理器中，所述解扰/差错检测装置包括：数据读出装置，用于读出所述第一存储装置所保存的数据；解扰处理装置，用于对从所述第一存储装置读出的已进行差错改正后的数据进行解扰处理；差错检测装置，用于检测解扰数据中的差错；和数据保存装置，用于将解扰处理后的数据保存在第二存储装置中；差错检测结果保持装置，用于保持差错检测的结果，该结果表明已接受差错检测的数据中是否存在任何差错。
在如此构造的信号处理器中，基于差错检测的结果，当没有差错时，不再进行差错改正，传送该数据到主计算机，从而可以减少差错改正次数。因此，可以减小装置本身的功率消耗。
按照本发明(权利要求4)，在权利要求1描述的信号处理器中，当所述解扰/差错检测装置判断出所述第二存储装置中保存的数据存在差错时，将所述第二存储装置中保存的数据以预定的差错改正块为单位读出，并检测差错及进行差错改正；如果存在差错，则以预定的差错改正块为单位，在所述差错改正装置上改正差错；如果不存在差错，则以预定的差错改正块为单位，将数据传送给主计算机。
在如此构造的信号处理器中，通过终止第二次和更多次差错改正，或通过减少存储器装置存储的每个预定差错改正块中数据的差错改正次数，可以减少到存储器装置的存储器访问所需的时间，进一步实现高速传输数据到主计算机。
附图说明
图1是说明按照本发明第一个实施例的DVD-ROM信号处理器的结构方框图。
图2是说明按照本发明第二个实施例的差错改正块的内部结构方框图。
图3是说明按照本发明第三个实施例的解扰/差错检测块的内部结构方框图。
图4是说明构成一个ECC块的数据格式图。
图5是按照本发明第四个实施例DVD-ROM信号处理中存储器访问的时间图。
图6是说明常规DVD-ROM信号处理器的结构方框图。
具体实施方式
第一个实施例
图1是说明按照本发明第一个实施例的DVD-ROM处理器的结构方框图。
在图1中，DVD-ROM信号处理器15接收DVD-ROM数字信号数据(此下称之为“数据”)，该数据是由光拾取器11读出的，在差错改正之后，信号处理器15输出把它到主计算机13。DVD-ROM信号处理器15是受控制微处理器12的控制，它连接存储数据的高速缓冲存储器16到缓冲存储器，缓冲存储器用于存储高速缓冲存储器16中存储的数据。
具体地说，DVD-ROM信号处理器15包括：FMT块151，用于捕获光拾取器11输出的DVD-ROM数据；差错改正块152，用于改正高速缓冲存储器16和缓冲存储器14中存储数据的差错；解扰/差错检测块153，用于解扰被加扰的数据；差错检测块154，用于检测已接受差错改正并存储在缓冲存储器14中数据的差错；主接口块155，基于差错检测块154差错检测的结果，传送无差错数据到主计算机13；存储器接口块B 156，用于控制DVD-ROM信号处理器15与缓冲存储器14之间的处理；和存储器接口块A 157，用于控制DVD-ROM信号处理器15与高速缓冲存储器16之间的处理。
参照图1和4描述如此构造的信号处理器的操作。
图4是说明构成一个ECC块的数据格式图。
如图4所示，从光拾取器11输出的DVD-ROM数据的逻辑格式是利用182×208字节构成一个ECC块。
首先，光拾取器11读出的数据形成一个分量单元，它有182字节作为C1代码字。C1代码字是由172字节用户数据和10字节C1奇偶校验组成的。一个ECC块是由多个C1代码字和多个C2代码字组成的，每个C2代码字有208字节，它是从每个C1代码字中收集1字节得到的。每个C2代码字是由192字节用户数据和16字节C2奇偶校验组成的。事先已给DVD-ROM数据加扰。
首先，参照图1，从光拾取器11输出的DVD-ROM数据是被FMT块151从串行数据转变成并行数据(串并变换)。并行数据受到解调和同步检测，一部分并行数据通过存储器接口块A 157写入到高速缓冲存储器。与此同时，对于每个ECC块，另一部分并行数据传送到差错改正块152，在其中受到差错改正。已被差错改正块152作差错改正的数据通过存储器接口块A 157写入到高速缓冲存储器16。
其次，差错改正之后的数据通过存储器接口块A 157从高速缓冲存储器16中读出，而被加扰的数据受到解扰/差错检测块153的解扰和差错改正，该数据通过存储器接口B 156传送到缓冲存储器14。此时，当解扰/差错检测块153检测到该数据中的一些差错时，差错检测块153再次实行差错改正。
已经接受差错改正块152差错改正的数据通过缓冲存储器14和存储器接口B 156输入到差错检测块154，在其中再次实行差错改正。基于差错检测的结果，只有确定为“无差错数据”的数据才通过主接口块155传送到主计算机13。
如上所述，在按照第一个实施例的信号处理器中，对于每个ECC块，输入到信号处理器的DVD-ROM数据受到差错检测和差错改正。对于每个ECC块，当数据中有一些差错时，该数据受到差错改正。对于每个ECC块，当数据中没有差错时，该数据传送到主计算机13。所以，虽然在常规的例子中实行预定次数的差错改正，避免了这种浪费的改正工作，减少了差错改正次数。因此，可以减小装置本身的功率消耗。此外，由于减少了到缓冲存储器14的存储器访问次数，可以把到缓冲存储器14的访问权利分配给另一个块，从而实现信号处理器的高速度。
第二个实施例
图2是说明按照本发明第二个实施例的差错改正块的内部结构方框图。
参照图2，差错改正块152包括：故障计算器1521，用于完成故障计算；加扰电路1522，用于加扰被解扰的数据；差错位置/类型计算块1523，基于来自故障计算器1521的结果，计算数据中的差错位置和差错类型，并检测有不可改正差错的数据(以下称之为“差错不可改正的数据”)；差错改正结果保持电路1524，用于保持是否存在差错不可改正数据的信息，该信息是在差错位置/类型计算块1523检测到的；数据改正电路1525，用于改正数据中的差错，该差错是差错位置/类型计算块1523根据故障计算的差错位置和差错类型；和差错改正次数控制电路1526，用于控制差错改正次数。
参照图2描述如此构造的差错改正块的操作。
首先，在上述第一个实施例中，对于每个ECC块，传送给到差错改正块152的DVD-ROM数据输入到故障计算器1521，在其中该数据接受故障计算。此时，若在相当于C1代码字的182字节数据输入时有一些差错，则故障计算的结果传送到差错位置/类型计算块1523，在其中计算差错位置和差错类型。
在差错位置/类型计算块1523中，检测是否存在任何的不可改正差错，并把有关存在或不存在不可改正差错的信息存储在差错改正结果保持电路1524。存储在差错改正结果保持电路1524中有关存在或不存在不可改正差错的信息输出到差错改正次数控制电路1526。
另一方面，在差错位置/类型计算块1523中计算的有关差错位置和差错类型的信息传送到数据改正电路1525。数据改正电路1525通过存储器接口块A 157从高速缓冲存储器16中读出差错位置所示地址中存储的数据，并利用差错位置/类型计算块1523计算的差错位置和差错类型完成差错改正。已接受数据改正电路1525差错改正的数据通过存储器接口块A 157写入到指示差错位置的地址中，该地址存储在高速缓冲存储器。
按照这种方法已接受第一次差错改正的数据在解扰/差错检测块153中受到检测，并通过存储器接口块B传送到缓冲存储器14。此时，当解扰/差错检测块153中检测到一些差错时，在差错改正块152中再次实行差错改正。以下，更详细地描述这个过程。
在图2中，基于来自差错改正结果保持电路1524和图1所示解扰/差错检测块153的信息，差错改正次数控制电路1526确定缓冲存储器14存储的数据中是否存在任何差错。基于检测的结果，当没有差错时，差错改正次数控制电路1526输出“无差错”状态到控制微计算机12。然而，当缓冲存储器14存储的数据中存在一些差错时，差错改正次数控制电路1526输出“差错”状态到控制微计算机12，故障计算器1521再次完成故障计算。
故障计算器1521通过存储器接口块B 156读出缓冲存储器14存储的带差错数据。读出的数据首先接受加扰电路1522的加扰操作，然后转变成可以接受故障计算的数据。对于每个ECC块，转变后的数据输入到故障计算器1521，并接受故障计算。若在相当于C1代码字的182字节数据或相当于C2代码字的208字节数据输入时有一些差错，则故障计算的结果传送到差错位置/类型计算块1523，在其中计算差错位置和差错类型。
其次，计算出的差错位置和差错类型的信息传送到数据改正电路1525。数据改正电路1525通过存储器接口块B 156读出指示缓冲存储器14中差错位置的地址中的数据，并利用差错位置/类型计算块1523计算的差错位置和差错类型完成差错改正。然后，已经在数据改正电路1525中接受差错改正的数据通过存储器接口块B 156写入到指示缓冲存储器14中存储的数据差错位置的地址。
如上所述，在按照本发明第二个实施例的信号处理器中，故障计算是在每个ECC块单元的数据上完成的，该数据输入到差错改正块152，然后，根据计算结果，对每个ECC块单元的数据完成差错改正。所以，可以减少差错改正次数，而且，可以减少到存储器装置的存储器访问次数。因此，可以获得高速的数据处理。
第三个实施例
图3是说明按照本发明第三个实施例的解扰/差错检测块的内部结构方框图。
在图3中，解扰/差错检测块153包括：解扰电路1531，用于解扰被加扰的数据；差错检测电路1532，用于检测被解扰数据中的差错；和差错检测结果保持电路1533，用于保持差错检测电路1532的差错检测结果(存在或不存在差错)。
参照图3描述如此构造的解扰/差错检测块的操作。
首先，在差错改正块152中已接受差错改正的数据从高速缓冲存储器16通过存储器接口块A 157输入到解扰电路1531，该数据按照预定的方法被解扰。解扰的数据传送到差错检测电路1532，在其中预定的计算检测该数据中的差错。差错检测之后的数据通过存储器接口块B 156传送到缓冲存储器14。此外，差错检测电路1532的差错检测结果的信息锁存在差错检测结果保持电路1533，然后，输出到差错改正块152中的差错改正次数控制电路1526(见图2)。
如上所述，在按照本发明第三个实施例的信号处理器中，输入的数据被解扰，然后接受差错检测。基于差错检测的结果，当没有差错时，不再完成数据改正，传送该数据到主计算机。所以，可以减少差错改正次数，导致减小的信号处理器功率消耗。
第四个实施例
图5是按照本发明第四个实施例的DVD-ROM信号处理器的存储器访问时间图。
首先，描述图5中所示每个代码。
对于每个ECC块，N～N+3表示输入到DVD-ROM信号处理器中的数据受到差错改正的各块的块编号。
过程1表示这样一个过程，从输入到DVD-ROM信号处理器的数据通过FMT块151输入到高速缓冲存储器16和差错改正块152时刻至实行第一次差错改正时刻的过程。
过程2表示这样一个过程，当数据在过程1中有一些差错时，在差错改正块152中完成第二次和随后各次差错改正的过程。
过程3表示这样一个过程，当数据没有差错时，通过主接口块155传送无差错数据到主计算机13的过程。
参照图5，描述如此构造的DVD-ROM信号处理器相对于存储器访问时间的操作。
在图5中，例如，对应于第N个块，第(N+2)个块，和第(N+3)个块的数据是由无差错或差错可改正的C1代码字构成的，而对应于第(N+1)个块的数据包括差错不可改正的C1代码字。
首先，对于第N个块，第(N+2)个块，和第(N+3)个块中的数据，这些在过程1结束时没有差错的数据存储在缓冲存储器14中。在此情况下，过程1之后不是过程2，而是过程3，在其中每个ECC块的无差错数据传送到主计算机13。
另一方面，对于第(N+1)个块中的数据，由于这个数据在过程1结束时有差错，过程1之后是过程2，在其中差错数据被改正。那些包括最终确定为“无差错数据”的数据块在过程3中传送到主计算机13。
如上所述，按照这第四个实施例的信号处理器，对于每个ECC块，输入到信号处理器中DVD-ROM数据的处理是从数据捕获开始的时刻至该数据传送到主计算机13的时刻。所以，在这样一种情况下，过程1是在对应于一个ECC块的数据上完成的，然后在不进行过程2的条件下完成过程3，因为其中没有差错，可以减小信号处理器内访问时间一个ECC块。因此，实现高速传输数据到主计算机13。
如上所述，通过减少差错改正次数以实现较高速的处理数据，按照本发明的信号处理器可以减少存储器访问的次数。特别是，它适合于作为诸如DVD-ROM要求高速的信号处理器。

Claims (4)

1.一种信号处理器，使从记录媒体读出的数据接受预定的数字信号处理，对于每个预定的差错改正块，使已接受预定数字信号处理的数据接受差错改正，所述信号处理器包括：
第一存储器装置，按顺序存储已接受预定数字信号处理的数据；
差错改正装置，对保存在所述第一存储装置中的数据，以预定的差错改正块为单位进行差错改正；
解扰/差错检测装置，对从第一存储装置读出差错改正后的数据进行解扰处理，在检测所述解扰处理后的数据中的差错的同时，将其保存在第二存储装置中；和
控制装置，当所述解扰/差错检测装置判断出所述第二存储装置中保存的数据中没有差错时，将所述第二存储装置中保存的无差错数据传送到主计算机中。
2.按照权利要求1的信号处理器，其中所述差错改正装置包括：
故障计算器，用于计算已接受预定数字信号处理的数据的故障；
差错位置/类型计算器，用于计算故障计算之后的差错位置和差错类型；
差错改正结果保持装置，用于保持差错位置/类型计算器检测的数据是否为差错可改正数据的信息；
差错改正装置，根据由该差错位置/类型计算器计算的差错位置及差错类型读出所述第一存储装置所保存的数据，进行差错改正，然后将改正后的数据保存在所述第一存储装置中；和
差错改正次数控制装置，用于控制数据的差错改正次数。
3.按照权利要求1的信号处理器，其中所述解扰/差错检测装置包括：
数据读出装置，用于读出所述第一存储装置所保存的数据；
解扰处理装置，用于对从所述第一存储装置读出的已进行差错改正后的数据进行解扰处理；
差错检测装置，用于检测解扰数据中的差错；和
数据保存装置，用于将解扰处理后的数据保存在第二存储装置中；
差错检测结果保持装置，用于保持差错检测的结果，该结果表明已接受差错检测的数据中是否存在任何差错。
4.按照权利要求1的信号处理器，其中：
当所述解扰/差错检测装置判断出所述第二存储装置中保存的数据存在差错时，将所述第二存储装置中保存的数据以预定的差错改正块为单位读出，并检测差错及进行差错改正；
如果存在差错，则以预定的差错改正块为单位，在所述差错改正装置上改正差错；
如果不存在差错，则以预定的差错改正块为单位，将数据传送给主计算机。
CNB008022313A 1999-09-10 2000-09-08 改正和检测差错的信号处理器 Expired - Fee Related CN1155965C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP256736/1999 1999-09-10
JP25673699 1999-09-10

Publications (2)

Publication Number Publication Date
CN1327593A CN1327593A (zh) 2001-12-19
CN1155965C true CN1155965C (zh) 2004-06-30

Family

ID=17296739

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB008022313A Expired - Fee Related CN1155965C (zh) 1999-09-10 2000-09-08 改正和检测差错的信号处理器

Country Status (7)

Country Link
US (1) US6912682B1 (zh)
JP (1) JP2003516598A (zh)
KR (1) KR100430657B1 (zh)
CN (1) CN1155965C (zh)
ID (1) ID28834A (zh)
TW (1) TW512320B (zh)
WO (1) WO2001020607A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7120836B1 (en) * 2000-11-07 2006-10-10 Unisys Corporation System and method for increasing cache hit detection performance
US20040047209A1 (en) * 2000-11-22 2004-03-11 Chuen-Der Lien FIFO memory devices having multi-port cache memory arrays therein that support hidden EDC latency and bus matching and methods of operating same
US7278083B2 (en) * 2003-06-27 2007-10-02 International Business Machines Corporation Method and system for optimized instruction fetch to protect against soft and hard errors
US9459960B2 (en) 2005-06-03 2016-10-04 Rambus Inc. Controller device for use with electrically erasable programmable memory chip with error detection and retry modes of operation
US7831882B2 (en) 2005-06-03 2010-11-09 Rambus Inc. Memory system with error detection and retry modes of operation
KR100668678B1 (ko) * 2005-12-09 2007-01-12 한국전자통신연구원 부반송파 할당 방식에 혼재된 수신 신호를 복조하는 직교주파수 분할 다중 시스템의 단말 복조 장치 및 방법
US7562285B2 (en) 2006-01-11 2009-07-14 Rambus Inc. Unidirectional error code transfer for a bidirectional data link
US8352805B2 (en) 2006-05-18 2013-01-08 Rambus Inc. Memory error detection
US20070271495A1 (en) * 2006-05-18 2007-11-22 Ian Shaeffer System to detect and identify errors in control information, read data and/or write data
KR100813630B1 (ko) * 2007-02-07 2008-03-14 삼성전자주식회사 독출 성능을 향상할 수 있는 플래시 메모리 시스템 및그것의 독출 방법
EP2198427A4 (en) 2007-12-21 2013-11-06 Lsi Corp SYSTEMS AND METHODS FOR ADAPTIVE EQUALIZATION IN RECORDING CHANNELS
US7924523B2 (en) * 2007-12-21 2011-04-12 Lsi Corporation Frequency domain approach for efficient computation of fixed-point equalization targets
KR20100004792A (ko) * 2008-07-04 2010-01-13 삼성전자주식회사 손상된 정보를 저장하는 방법, 손상된 정보를 저장할 수있는 정보 처리 장치, 손상된 정보를 저장 가능하게송신하는 정보 저장 장치, 손상된 정보를 저장하기 위한소프트웨어가 기록된, 정보 처리 장치로 읽을 수 있는 매체
US7924518B2 (en) * 2008-08-27 2011-04-12 Lsi Corporation Systems and methods for adaptive write pre-compensation
US9281908B2 (en) * 2008-10-08 2016-03-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for memory efficient signal and noise estimation
US7929240B2 (en) * 2008-12-18 2011-04-19 Lsi Corporation Systems and methods for adaptive MRA compensation
US7948702B2 (en) * 2008-12-18 2011-05-24 Lsi Corporation Systems and methods for controlling data equalization
US8154815B2 (en) * 2008-12-18 2012-04-10 Lsi Corporation Systems and methods for generating equalization data using shift register architecture
US7965467B2 (en) * 2008-12-18 2011-06-21 Lsi Corporation Systems and methods for generating equalization data
US7974030B2 (en) 2008-12-23 2011-07-05 Lsi Corporation Systems and methods for dibit correction
US7948699B2 (en) * 2009-01-02 2011-05-24 Lsi Corporation Systems and methods for equalizer optimization in a storage access retry
US7969337B2 (en) * 2009-07-27 2011-06-28 Lsi Corporation Systems and methods for two tier sampling correction in a data processing circuit
US8139305B2 (en) * 2009-09-14 2012-03-20 Lsi Corporation Systems and methods for timing and gain acquisition
US8854752B2 (en) 2011-05-03 2014-10-07 Lsi Corporation Systems and methods for track width determination
US8762440B2 (en) 2011-07-11 2014-06-24 Lsi Corporation Systems and methods for area efficient noise predictive filter calibration
US9112538B2 (en) 2013-03-13 2015-08-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for loop feedback
US8848776B1 (en) 2013-03-25 2014-09-30 Lsi Corporation Systems and methods for multi-dimensional signal equalization
US8929010B1 (en) 2013-08-21 2015-01-06 Lsi Corporation Systems and methods for loop pulse estimation
EP3776207B1 (en) 2018-03-26 2023-08-09 Rambus Inc. Command/address channel error detection

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62119773A (ja) 1985-11-19 1987-06-01 Sanyo Electric Co Ltd 誤り訂正方法
JPS63272226A (ja) 1987-04-30 1988-11-09 Sharp Corp リ−ドソロモン符号の復号方法
JP3252515B2 (ja) 1993-03-04 2002-02-04 松下電器産業株式会社 誤り訂正装置
JP3449804B2 (ja) * 1994-10-31 2003-09-22 株式会社ソニー・ディスクテクノロジー データ記録方法、データ記録装置、データ再生方法及びデータの記録媒体
JPH0935422A (ja) * 1995-07-21 1997-02-07 Sanyo Electric Co Ltd ディスク再生装置
JPH0991899A (ja) * 1995-09-20 1997-04-04 Toshiba Corp ディスク記録再生装置及びそれに適用するヘッド位置決め制御方法
JP3584566B2 (ja) 1995-09-29 2004-11-04 松下電器産業株式会社 データ誤り訂正装置
JPH09139026A (ja) 1995-11-16 1997-05-27 Mitsubishi Electric Corp ディジタルデータ再生装置
KR100235062B1 (ko) 1996-06-04 1999-12-15 윤종용 디지탈 비디오디스크 재생장치의 시스템 디코더
JP3284900B2 (ja) 1996-10-18 2002-05-20 松下電器産業株式会社 データ復号方法
JPH10124995A (ja) 1996-10-22 1998-05-15 Sony Corp データアクセス制御装置および方法
JP3710232B2 (ja) * 1996-10-24 2005-10-26 株式会社リコー 信号処理回路
KR19980065723A (ko) 1997-01-14 1998-10-15 김광호 디지탈 비디오 디스크 시스템의 데이타 처리 방법 및 장치
KR100223634B1 (ko) 1997-01-15 1999-10-15 윤종용 고속 데이타 처리 및 전송을 위한 에러정정용 메모리를 구비하는 시스템 디코더 및 에러정정용 메모리 제어방법
US6003151A (en) * 1997-02-04 1999-12-14 Mediatek Inc. Error correction and detection system for mass storage controller
GB2329508B (en) * 1997-06-28 2000-01-12 United Microelectronics Corp Controller circuit apparatus for cd-rom drives
JPH11168392A (ja) 1997-12-04 1999-06-22 Toshiba Corp データ誤り訂正装置及びデータ誤り訂正方法
EP1146515A1 (en) 1998-02-25 2001-10-17 Matsushita Electric Industrial Co., Ltd. High-speed error correcting apparatus with efficient data transfer
TW413785B (en) * 1998-04-15 2000-12-01 Fujitsu Ltd Signal processor having feedback loop control for decision feedback equalizer
US6266712B1 (en) * 1999-03-27 2001-07-24 Joseph Reid Henrichs Optical data storage fixed hard disk drive using stationary magneto-optical microhead array chips in place of flying-heads and rotary voice-coil actuators

Also Published As

Publication number Publication date
ID28834A (id) 2001-07-05
WO2001020607A1 (en) 2001-03-22
TW512320B (en) 2002-12-01
JP2003516598A (ja) 2003-05-13
KR100430657B1 (ko) 2004-05-10
CN1327593A (zh) 2001-12-19
US6912682B1 (en) 2005-06-28
KR20010080966A (ko) 2001-08-25

Similar Documents

Publication Publication Date Title
CN1155965C (zh) 改正和检测差错的信号处理器
US7900118B2 (en) Flash memory system and method for controlling the same
US9684468B2 (en) Recording dwell time in a non-volatile memory system
US8769375B2 (en) Data storage device related method of operation
US9690702B2 (en) Programming non-volatile memory using a relaxed dwell time
US20070268905A1 (en) Non-volatile memory error correction system and method
US9952795B2 (en) Page retirement in a NAND flash memory system
KR101732030B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
CN1737781A (zh) 改进数据传送的控制器设备和方法
CN101032085A (zh) 数据交织装置
US20150161035A1 (en) Retirement of physical memory based on dwell time
CN1779838A (zh) 执行可变数量的纠错重复的数字信号处理方法和装置
CN102880567A (zh) 数据读写系统
JPS6310460B2 (zh)
CN1435758A (zh) 存储装置、数据处理方法以及数据处理程序
CN1290013C (zh) 图形控制器中校验指令完整性的方法与电路
US20150186260A1 (en) Techniques for storing data in bandwidth optimized or coding rate optimized code words based on data access frequency
CN1145956C (zh) 光盘装置以及数据读取方法
US5838892A (en) Method and apparatus for calculating an error detecting code block in a disk drive controller
WO2020028801A1 (en) Error correction with scatter-gather list data management
CN1233097C (zh) 里德－索罗蒙解码器的数据准备
CN1293562C (zh) 数据读取装置与方法
US6915475B1 (en) Data integrity management for data storage systems
CN117349079B (zh) 一种用于SPI NorFlash的ECC数据纠错方法
CN1282186C (zh) 数据读取方法

Legal Events

Date Code Title Description
C06 Publication
C10 Entry into substantive examination
PB01 Publication
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040630

Termination date: 20110908