CN1833212A - 半导体装置及半导体装置的驱动方法 - Google Patents

半导体装置及半导体装置的驱动方法 Download PDF

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Abstract

本发明提供能抑制时钟信号偏移的半导体装置。本发明中，将单一时钟信号分成多个时钟信号，供给多个电路的本发明的半导体装置，在设计阶段并不完全固定多个时钟信号各自的传输延迟时间，设置即使在半导体装置形成后也能适当变更时钟信号的传输延迟时间的电路(可变延时电路)。而且用该可变延时电路校正传输延迟时间的偏差，使设置于可变延时电路后级的电路能以所要的条件正常动作。具体地说，对各时钟信号的相位进行控制。

Description

半导体装置及半导体装置的驱动方法
技术领域
本发明涉及具有校正因传输延时产生的时钟信号相位偏移的功能的半导体装置及半导体装置的驱动方法。
背景技术
近年来，平板显示器中将集成电路与像素部一体地形成于同样廉价的玻璃基板上的技术即所谓板上系统化受到重视，这一潮流也促进有关用薄膜的半导体膜的、形成大规模集成电路的研究。CPU等的大规模集成电路的设计中，不只进行仅评价逻辑功能的模拟，而且进行引入因配线电容和晶体管栅极与活性层间形成的电容(栅极电容)引起的传输延时等的信息的模拟，是非常重要的。特别在用薄膜的半导体膜形成的集成电路时，由于集成度比单结晶硅片上形成的集成电路来得低，故难以抑低配线电容，时钟信号的传输延迟时间加长的倾向较强。因此，在设计阶段中算出正确的传输延迟时间，并通过模拟确认动作，对提高产品率和确保频率特性来说是必不可少的。
然而，用薄膜的半导体膜形成的半导体元件，与用单结晶硅片形成的半导体元件相比，特性容易离散。因此，存在对因栅极电容引起的时钟信号的传输延迟时间也容易产生偏差的问题。即是说，栅极电容引起的时钟信号的传输延迟时间，在实际形成集成电路之前不能正确地把握，故不能用模拟来正确地算出该传输延迟时间。因此，难以实现高频特性和高产品率。
另一方面，用单结晶硅片的集成电路中，能确保例如2GHz程度工作频率的CPU已实用化，高频化正在进展中。而且在将来，期待实现能确保更高工作频率的集成电路，但在这样的高频工作中，即使用单结晶硅片，因半导体元件的特性离散引起的传输延迟时间的偏差也成为问题。就是说，当提高工作频率时，该传输延迟时间的偏差对时钟信号周期的比率增大，与用薄膜的半导体膜的集成电路一样，难以实现高频特性和高产品率。
发明内容
本发明鉴于上述问题，其课题在于提供能抑制时钟信号的偏差的半导体装置及半导体装置的驱动方法。
本发明的半导体装置，将单一时钟信号分成多个时钟信号，供给多个电路，其特征在于，在设计阶段并不完全固定多个时钟信号各自的传输延迟时间，设置即使在半导体装置形成后也能适当变更时钟信号的传输延迟时间的电路(可变延时电路)。而且用该可变延时电路校正传输延迟时间的偏差，使设置于可变延时电路的后级电路能以所要的条件正常动作。具体地说，对各时钟信号的相位进行控制。
时钟信号，是决定半导体装置基本动作的定时的控制信号，半导体装置第一次输入时钟信号，能实施本来的功能。因此要进行与在半导体装置实施功能之前的设定相当的时钟信号的传输延时偏差的设定，通常是不可能的。本发明的半导体装置具有的可变延时电路，由于能用与实行基本动作的电路不同的系统进行控制，故能选择半导体装置内时钟信号的传输延时的偏移。
可变延时电路，设置多个可使时钟信号延时的元件(延时元件)，还设置具有能选择一个或多个该多个延时元件的开关元件的电路(选择器)。输入可变延时电路的时钟信号，由选择器选择的延时元件进行传输延时，相位移向后方，输出到后级电路。而且，该传输延时的程度，由选择器选择的延时元件的数目与由各延时元件产生的传输延迟时间所决定。因此，为使设置于选择器后级的电路以所要的条件正常动作，如果决定应选择的延时元件，则能在实际形成半导体装置后，校正在设计阶段把握不准的传输延迟时间的偏差。
又，本发明的半导体装置中，成为抑制传输延时偏差的对象的信号不限于时钟信号。即使是时钟信号以外，对于芯片内广泛领域中所用的各种控制信号，抑制由信号间延时产生的偏差也是重要的，并能应用本发明。
又，应选择的最合适的延时元件，可在实际中一面选择并确认半导体装置的动作状态一面加以决定。如决定应选择的延时元件，将其信息存储到存储器中，则在为本来的目的使半导体装置动作时可选择最适合的延时元件。
又，本发明中，例如可用倒相器、缓冲器、电阻器等作为延时元件。另外，能用作延时元件的逻辑元件不限于上述元件，只要是能维持时钟信号的周期不变地延时的元件都可。
又，包含在本发明范围内的半导体装置中，包含微处理器、图像处理电路等的集成电路，和半导体显示装置等所有一切半导体装置。半导体显示装置中，液晶显示装置，各像素具备有机发光元件(OLED)为代表的发光元件的发光装置，DMD(数学微镜器件)，PDP(等离子显示板)，FED(场发射显示器)等，以及驱动电路具有用半导体膜的电路元件的其他显示装置，均包含于其范围中。
发明的效果
本发明通过上述构成，能在实际形成半导体装置之后校正因时钟信号的传输延时产生的、不能用模拟算出的时钟信号的相位偏移，能提高半导体装置的频率特性，并提高产品率。
附图说明
图1为本发明的可变延时电路的框图，与时钟信号的时序图。
图2示出可变延时电路的构成框图。
图3示出本发明的半导体装置的构成框图，与时钟信号的时序图。
图4为实施传输延迟时间的最佳化用的流程图。
图5示出本发明的半导体装置构成的框图。
图6示可变延时电路构成的框图。
图7示可变延时电路构成的框图。
图8为可变延时电路的电路图。
图9是作为本发明的半导体装置之一的CPU的框图。
图10是用本发明的半导体装置的电子设备的图。
符号说明
100可变延时电路，200可变延时电路，201-1延时元件，201-2延时元件，201-3延时元件，201-n延时元件，202-1开关元件，202-2开关元件，202-3形状元件，202-4形状元件，202-(n+1)开关元件，203选择器，204译码器，205寄存器，210缓冲器，220-1倒相器，220-2倒相器，220-3倒相器，20-4倒相器，300半导体装置，301内部时钟生成部，302a电路A，302b电路B，302c电路C，303a可变延时电路，303b可变延时电路，303-c可变延时电路，500芯片，501内部时钟生成器，502a电路A，502b电路B，502c电路C，503a可变延时电路，503b可变延时电路，503c可变延时电路，504ROMI/F，510芯片，511ROM，600可变延时电路，601-1延时元件，601-2延时元件，601-3延时元件，601-n延时元件，602选择器，602-1开关元件，602-3开关元件，602-4开关元件，602-(n+1)开关元件，603选择器，603-1开关元件，603-2开关元件，603-3开关元件，603-4开关元件，603-(n+1)开关元件，604译码器，605译码器，606寄存器，70可变延时电路，701-1延时元件，701-2延时元件，701-3延时元件，701-n延时元件，702-1开关元件，702-2开关元件，702-3开关元件，702-n开关元件，704选择器，706寄存器，900基板，901ALU，902ALU控制器，903指令译码器，904中断控制器，905定时控制器，906寄存器，907寄存器控制器，908总线I/F，909ROM，910可变延时电路，911可变延时电路，912可变延时电路，913可变延时电路，914可变延时电路，915可变延时电路，920ROM I/F，2001本体，2002显示部，2003操作键，2004调制解调器，2101本体，2102显示部，2103声音输入部，2104声音输入部，2105操作键，2106外部连接口，2107天线，2201本体，2202显示部，2203连接端，2301本体，2302显示部，2303操作键，2401本体，2402显示部，2403键盘，2404触摸片，2405外部连接口，2406电源插口
具体实施方式
用图1说明具有本发明的半导体装置的可变延时电路的动作。如图1(A)所示，可变延时电路100中，输入能利用延时元件的选择来控制传输延迟时间的选择信号和校正前的时钟信号CLK(IN)。然后从可变延时电路100输出由选择信号控制传输延迟时间的时钟信号CLK(OUT)。选择信号控制的传输延迟时间，由具有使半导体装置以所要的动作条件进行动作用的理想的相位的时钟信号CLK(IN0)，与半导体装置形成后实际得到的时钟信号CLK(IN)之间产生的时间差或相位差所决定。
以图1(B)所示的时序图为例，说明理想的时钟信号CLK(IN0)，半导体装置形成后实际得到的时钟信号CLK(IN)，及可变延时电路100校正后的时钟信号CLK(OUT)之间的时间之差。如图1(B)所示，假定半导体装置设计阶段中的时钟信号CLK(IN0)的周期例如是10d，时钟信号CLK(IN0)与半导体装置形成后实际得到的时钟信号CLK(IN)之间的时间差为2d。即是说，从时钟信号CLK(IN0)的上升沿起，在经过传输延迟时间2d的时刻，产生时钟信号CLK(JN)的上升沿。
这时，为使可变延时电路100输出的时钟信号CLK(OUT)与理想的时钟信号CLK(IN0)的上升沿同步，只要在可变延时电路100中使输入的时钟信号CLK(IN)延时从周期10d减去实际产生的传输延迟时间2d的时间(10d-2d＝8d)就可。通过上述构成，可变延时电路100输出的时钟信号CLK(OUT)恰好比理想的时钟信号CLK(IN0)延时1个周期(10d)，结果，沿的上升达到同步。
又，最理想的是使沿的上升完全同步，但只要达到半导体装置以所要的条件进行动作的程度就可。
可能设定的传输延迟时间的范围，例如可以定为设计阶段中推定半导体装置可靠地动作的范围。就是说，设计传输延迟时间的范围使能覆盖制造时的传输延迟时间的偏差就可。
可变延时电路中的传输延迟时间的控制，由选择信号所选的延时元件来决定。图2示出本发明的半导体装置中具有的、可变延时电路200的更具体构成的一形态。图2的可变延时电路200具有：延时元件201-1～201-n，具有选择单个或多个该延时元件用的开关元件202-1～202-(n+1)的选择器203，译码选择开关元件202-1～202-(n+1)之一用的选择信号，并供给选择器203的译码器204，以及事先将选择信号存储到可变延时电路200内用的寄存器205。
选择器203可根据选择信号选择延时元件201-1～201-n。又，存储选择信号用的寄存器205不一定设在可变延时电路200内，也可用设于可变延时电路之外的寄存器代替。在将选择信号输入到寄存器205之前也可用复位信号对寄存器205进行初始化。
当输入的选择信号选择开关元件202-1～202-(n+1)中的一个而启动时，时钟信号(IN)由该开关元件202-1～202-(n+1)选择的延时元件所延时，作为时钟信号CLK(OUT)供给可变延时电路200的后级电路。假定通过延时元件201-1～201-n得到的传输延迟时间分别为σ1～σn。
例如当选择设于延时元件201-1的输入侧的开关元件202-1时，则全部延时元件未被选择。因此这时传输延迟时间d0理想地为0，输入的时钟信号CLK(IN)原封不动地输出作为CLK(OUT)。又当选择延时元件201-1的输出侧的开关202-2时，就选择延时元件201-1，传输延迟时间d1理想地为σ1。又当选择延时元件201-2的输出侧的开关202-3时，就选择延时元件201-1及延时元件202-2，传输延迟时间d2理想地为σ1+σ2。
这样一来，通过控制开关元件202-1～202-(n+1)的选择，如下表所列，能控制传输延迟时间为d0～dn。
           [表1]
  d0   0
  d1   σ1
  d2   σ1+σ2
  d3   σ1+σ2+σ3
     
  dn   σ1+σ2+σ3+…+σn
实际上，由于或多或少发生因配线电容和栅极电容引起的传输延时，故表1示出的传输延迟时间有可能产生误差。在包含上述误差进行校正时，也可通过控制延时元件201-1～201-n的选择，作某种程度的补偿。
实际的半导体装置中，设置有多个按同一时钟信号进行动作的电路，在使半导体装置实际动作之际，该多个电路间的时钟信号CLK的传输延迟时间的差成为问题。图3(A)以框图示出本发明的半导体装置的一形态。
半导体装置300中，输入作为基准的基准时钟CLK，在内部时钟生成部301，频率与振幅变换为特定的值，作为时钟信号CLK(IN)分别供给电路A302a、电路B302b、电路C302c。假设半导体装置300中设有与电路A302a、电路B302b、电路C302c分别对应的可变延时电路303a、303b、303c。
图3(A)中，内部时钟生成部301将基准时钟CLK的频率、振幅变换成特定的值，但本发明的半导体装置不限于这种构成。也可以将输入的基准时钟信号CLK原封不动地作为时钟信号CLK(IN)分别供给电路A302a、电路B302b、电路C302c。
然后，假定内部时钟信号生成部301输出的时钟信号CLK(IN)，通过传输延迟时间的偏差，作为相位互不相同的时钟信号CLKa(IN)、时钟信号CLKb(IN)、时钟信号CLKc(IN)输入到可变延时电路303a、303b、303c。
图3(B)示出各时钟信号的时序图。如图3(B)所示，设时钟信号CLK(IN)的周期为10d，相对于时钟信号CLK(IN)，假定时钟信号CLKa(IN)、时钟信号CLKb(IN)、时钟信号CLKc(IN)、产生传输延迟时间分别为3d、2d、5d。
输入到各电路的时钟信号CLKa(OUT)、时钟信号CLKb(OUT)、时钟信号CLKc(OUT)的上升沿虽无必要与时钟信号CLK(IN)的上升沿同步，但有必要互相同步在容许范围内。因此，只要参照延时最大的时钟信号CLKc(IN)，来延时时钟信号CLKa(IN)，时钟信号CLKb(IN)即可。
因此，可变延时电路303a只使时钟信号CLKa(IN)延时2d，作为时钟信号CLKa(OUT)供给后级的电路A302a。同样，可变延时电路303b只使时钟信号CLKb(IN)延时3d，作为时钟信号CLKb(OUT)供给后级的电路B302b。可变延时电路303c中将时钟信号CLKc(IN)原封不动地作为时钟信号CLKc(OUT)供给后级电路C302c。
利用上述构成，时钟信号CLKa(OUT)、时钟信号CLKb(OUT)及时钟信号CLKc(OUT)的上升沿完全同步。如上所述，使沿的上升完全同步最为理想，但只要达到半导体装置以所要的条件进行动作的程度就可以。
其次，说明由可变延时电路控制的、传输延迟时间的最佳化方法。
图4以流程图示出传输延迟时间的最佳化的流程。传输延迟时间的最佳化开始，首先，由选择信号选择一个传输延迟时间。这里，假定选择最短的传输延迟时间d0。然后根据只延时该传输延迟时间d0的时钟信号CLK，使半导体装置以所要的条件进行动作。这时，当判断半导体装置的动作状态为无问题时，就结束最佳化，可变延时电路的传输延迟时间决定为d0。判断为有问题时，就选择比d0更长的传输延迟时间d1。
然后同样地，根据只延时该传输延迟时间d1的时钟信号CLK，使半导体装置以所要的条件动作。这时，当判断半导体装置的动作状态为无问题时，就结束最佳化，可变延时电路的传输延迟时间决定为d1。判断为有问题时，就选择比d1更长的传输延迟时间d2，再次重复上述动作。
在即使选择了全部传输延迟时间判断半导体装置的动作状态为都有问题时，就作出在该动作条件下不可能动作的判断。这时，通过对其他可变延时电路的传输延迟时间进行最佳化后，再次进行该可变延时电路的传输延迟时间的最佳化，有时能确认动作。
若通过最佳化得到传输延迟时间，就可在可变延时电路中将选择上述传输延迟时间用的选择信号存储到寄存器等中。
传输延迟时间的最佳化，可以在以半导体装置作为产品出厂之前进行，也可以在出厂之后进行。前者的情况，有必要在半导体装置中设置将最佳传输延迟时间作为数据存储的非易失存储器。后者的情况，可以在接通电源时等确定的时刻自动进行，也可由用户手动进行。
图5用框图示出从非易失存储器读出可变延时电路中设定传输延迟时间用的数据的本发明的半导体装置的一形态。图5中设有：芯片500内部时钟生成部501，电路A502a、电路B502b、电路C502c，电路A502a、电路B502b、电路C502c各自对应的可变延时电路503a、503b、503c，及ROM用接口(ROM I/F)504。
另外，芯片510中，设有ROM511。ROM511中存储可变延时电路503a、503b、503c中所用的传输延迟时间的数据，或可变延时电路503a、503b、503c中选择的延时元件的数据。
在芯片500的复位动作后或作为复位动作的一环，自动地进行从ROM511的读入。从ROM511读出包含各可变延时电路503a、503b、503c对应的选择信号作为信息的数据，通过ROM I/F，写入到对应的可变延时电路503a、503b、503c内的寄存器。另外，在复位动作时，也可在从ROM511读入之前对可变延时电路内的寄存器初始化。
然后，可变延时电路503a、503b、503c中能根据寄存器中存储的数据，选择器进行动作，设定传输延迟时间。
实施例1
本实施例中说明本发明的可变延时电路的一形态。图6示出本发明的可变延时电路的构成框图。本实施例的可变延时电路600，具有：延时元件601-1～601-n，具有选择该延时元件用的开关元件602-1～602-(n+1)的选择器602，具有选择相同延时元件用的开关元件603-1～603-(n+1)的选择器603。本实施例的可变延时电路600还具有：对选择开关元件602-1～602-(n+1)之一用的选择信号译码，并供给选择器602的译码器604，对选择开关元件603-1～603-(n+1)之一用的选择信号译码，并供给选择器603的译码器605，及寄存器606。
选择器602、选择器603可根据选择信号选择延时元件601-1～601-n。
存储选择信号用的寄存器606不一定设置于可变延时电路600内，也可以用与可变延时电路600分开设置的寄存器代替。
当选择信号输入到可变延时电路600时，该选择信号就写入寄存器606。另外，在选择信号写入寄存器606之前，也可用复位信号对寄存器进行初始化。写入到寄存器606的选择信号，供给译码器604、605。译码器604、605译码该选择信号，并供给选择器602、603。选择器602、603中根据该被译码的选择信号选择开关元件。
这时，选择器602、603中被选的开关元件也可互相串联连接，其间夹着各延时元件601-1～601-n。例如，选择开关元件602-1时，串联连接的开关元件603-1就被选，输入的时钟信号CLK(IN)不经过延时元件而直接作为时钟信号CLK(OUT)供给后级电路。因此这时，传输延迟时间d0理想地为0。而在选择开关元件602-2时，其间夹着延时元件601-1的、串联连接的开关元件603-2就被选，输入的时钟信号CLK(IN)通过延时元件601-1，传输延迟时间d1理想地为σ1，只延时σ1的时钟信号CLK(OUT)供给后级电路。
这样一来，通过控制开关元件602-1～602-(n+1)、开关元件603-1～603-(n+1)的选择，能控制使如下面表2所示，传输延迟时间为d0～dn。
   [表2]
  d0   0
  d1   σ1
  d2   σ2
  d3   σ3
     
  dn   σn
本实施例中，选择器设于延时元件601-1～601-n的输入侧和输出侧双方，但也可以只设在输出侧。
实施例2
本实施例中说明本发明的可变延时电路的一形态。图7示出本发明的可变延时电路的构成框图。本实施例的可变延时电路700，具有：延时元件701-1～701-n，具有选择该延时元件用的选择器704。选择器704具有开关元件702-1～702-n。本实施例的可变延时电路700还具有存储选择开关元件702-1～702-n用的选择信号的寄存器706。
存储选择信号用的寄存器706不一定设置于可变延时电路700内，也可以用与可变延时电路700分开设置的寄存器代替。
本实施形态中，各开关元件702-1～702-n选择各延时元件701-1～701-n的输入侧与输出侧的任一方，与后级延时元件的输入侧或可变延时电路700的输出侧相连。利用上述构成，不但能单独选择各延时元件701-1～701-n，而且能多个选择各延时元件701-1～701-n。而且在多个选择时能随机地选出延时元件，与图2、图6所示的可变延时电路相比，能用更少的延时元件更简单地设定传输延迟时间。
例如，全部开关元件702-1～702-n选择各延时元件701-1～701-n的输入侧时，便成为不选择全部延时元件701-1～701-n。于是，这时传输延迟时间d0理想地为0。又例如仅开关元件702-1选择对应的延时元件701-1的输出侧时，由于只选择延时元件701-1，故传输延迟时间d1理想地为σ1。又例如仅开关元件702-1、开关元件702-3选择对应的延时元件701-1的输出侧、开关元件701-3的输出侧时，由于只选择延时元件701-1、开关元件701-3，故传输延迟时间d5理想地为σ1+σ3。
这样一来，通过控制开关元件702-1～702-n的选择，能控制使如下面表3所示，传输延迟时间为d0～dk。另外，这时通过设
σ1:σ2:σ3:…:σn＝20:21:22:…:2n-1
便能设定2n阶的传输延迟时间。
          [表3]
  d0   0
  d1   σ1
  d2   σ2
  d3   σ1+σ2
  d4   σ3
  d5   σ1+σ3
  d6   σ2+σ3
  d7   σ1+σ2+σ3
     
  dk   σ1+σ2+σ3+…+σn
实施例3
下面，将图2所示的可变延时电路200中设3个延时元件时(n＝3)的具体电路构成的一例，示出于图8。图8中只表示选择器203与延时元件201-1～201-3。
图8中延时元件201-1～201-3各有3个缓冲器210。另外，延时元件201-1～201-3所用的缓冲器的数目不限于3个，也可以是单个，也可以是3以外的多个。另外，延时元件201-1～201-3所用的元件不限于缓冲器，也可以是倒相器，电阻器等其他元件。此外，本实施例中，各延时元件201-1～201-3所用的缓冲器数全为3个，但也可以为不同数目。
选择器203具有用传输门的开关元件202-1～202-4，并有各开关元件202-1～202-4对应的倒相器220-1～220-4。用来自译码器204的经译码的选择信号，与由倒相器反转该选择信号的信号，控制开关元件220-1～220-4的开关，选择延时元件201-1～201-3。
又设延时元件201-1产生的传输延迟时间为σ1，延时元件201-2产生的传输延迟时间为σ2，延时元件201-3产生的传输延迟时间为σ3，假定各缓冲器210产生传输延迟时间全为d。这时，σ1＝σ2＝σ3。于是按照表1，能设定传输延迟时间d0＝0，d1＝3d，d2＝6d，d3＝9d。
实施例4
本实施例中说明作为本发明的半导体装置之一的CPU的构成。
图9示出本实施例的CPU构成。图9所示的CPU，基板上主要有：ALU901，ALU控制器902，指令译码器903，中断控制器904，定时控制器905，寄存器906，寄存器控制器907，总线接口(Bus I/F)908，可改写ROM909，ROM接口(ROM I/F)920。ROM909及ROM I/F920也可设于别的芯片上。当然，图9所示的CPU不过是将其构成作简化示出的一例，实际的CPU根据其用途有多种多样的构成。
经总线I/F908输入到CPU的命令，输入到指令译码器903，译码后，输入ALU控制器902、中断控制器904、寄存控制器907、定时控制器905。ALU控制器902，中断控制器904，寄存控制器907，定时控制器905根据译码后的命令进行各种控制。具体地说，ALU控制器902生成控制ALU901的动作用的信号。另外，中断控制器904在CPU的程序执行中对来自外部输入输出装置或周边电路的插入要求根据其优先度或屏蔽状态进行判断、处理。寄存器控制器907生成寄存器906的地址，根据CPU状态进行寄存器906的读出或写入。
另外，定时控制器905生成控制ALU901、ALU控制器902、指令译码器903、中断控制器904、寄存控制器907、总线I/F908的动作定时的信号。例如，定时控制器905具有以基准时钟信号CLK1为基础生成内部时钟信号CLK2的内部时钟生成部，将时钟信号CLK2供给上述各电路。
本实施例的CPU中，校正定时控制器905供给的时钟信号CLK2的延时用的可变延时电路910～915，设置在ALU901、ALU控制器902、指令译码器903、中断控制器904、寄存控制器907、总线I/F908中。
各可变延时电路的设定，在复位动作之后或作为复位动作的一环，由ROMI/F920从ROM909读出，写入各可变延时电路内寄存器。本动作是CPU起动之前的动作，CPU在各可变延时电路的设定结束后，开始初始命令的读入。另外，作为各可变延时电路内寄存器的复位信号产生的初始值，也可在设计阶段设定估计的期待值。芯片制造时时钟信号的偏差值被抑制在许容值内时，可只用复位信号产生的初始化来动作。
另外，ROM I/F920产生的可变延时电路的设定因是与CPU本来的动作相独立的，故供给ROM I/F920的时钟信号不必是与供给CPU的其他单元的时钟信号相同的。例如，ROM I/F920产生的可变延时电路的设定因是在复位动作时的初期一次实施的，故也可用定时控制器905生成、使用不是设计余量狭窄的高速时钟信号，而是使可靠地动作那样的比较低速时钟信号。此外，将时钟信号的输入端作为别的系统也无关系。
通过设置上述可变延时电路910～915，即使内部时钟信号CLK2的传输延时产生偏差，也能以所要的条件使CPU动作。另外，上述可变延时电路910～915没有必要全部设置，即使对传输延时偏差较大的电路的前级进行设置的构成也行。
又，本实施例中，举出CPU的例子作了说明，但本发明的半导体装置不限定于CPU。
实施例5
作为使用本发明的半导体装置的电子设备，可列举：视频摄像机，数字摄像机，目镜型显示器(头戴显示器)，导航系统，音响再生装置(车用音频，音频合成等)，笔记本型个人电脑，游戏机，携带信息终端(移动计算机，手机，携带游戏机，或电子书籍等)，具有记录媒体的图像再生装置(具体地说，具有能再生DVD等的记录媒体，并显示其图像的装置)，等等。图10示出这些电子设备的具体例子。
图10(A)是携带信息终端，包含本体2001、显示部2002、操作键2003、调制解调器2004等。图10(A)示出调制解调器2004为可拆卸形态的携带信息终端，但调制解调器也可内装于本体2001中。本发明的半导体装置能用于携带信息终端的信号处理电路中。
图10(B)是手机，包含本体2101、显示部2102、声音输入部2103、声音输出部2104、操作键2105、外部连接口2106、天线2107等。另外，显示部2102通过在黑色背景上显示白色文字，能抑制手机的电耗。本发明的半导体装置能用于手机的信号处理电路中。
图10(C)是电子卡，包含本体2201、显示部2202、连接端2203。本发明的半导体装置能用于电子卡的信号处理电路中。另外，图10(C)中示出接触型的电子卡，但在非接触型的电子卡、兼有接触型和非接触型的电子卡中也能使用本发明的半导体装置。
图10(D)是电子书籍，包含本体2301、显示部2302、操作键2303等。调制解调器也可以内装于本体中。本发明的半导体装置能用于电子书籍的信号处理电路中。
图10(E)是薄片型的个人电脑，包含本体2401、显示部2402、键盘2403、触摸片2404、外部接触口2405、电源插口2406等。本发明的半导体装置能用于薄片型的个人电脑的信号处理电路中。
如上所述，本发明的适用范围极广，可用于所有领域的电子设备。此外，本实施例的电子设备也可使用实施例1～4所示的任一种构成的半导体装置。

Claims (10)

1.一种半导体装置，其特征在于，
将单一时钟信号分成多个时钟信号，供给多个电路，
所述多个时钟信号中，至少一个时钟信号被供给所述多个电路之一之前，由可变延时电路控制相位。
2.一种半导体装置，其特征在于，
将单一时钟信号分成多个时钟信号，供给多个电路，
可变延时电路具有多个延时元件和选择所述多个延时元件用的选择器，
所述多个时钟信号中，至少一个时钟信号被供给所述多个电路之一之前，通过所述选择器选择所述多个延时元件中至少一个，控制相位。
3.一种半导体装置，其特征在于，
将单一时钟信号分成多个时钟信号，供给多个电路，
可变延时电路具有多个延时元件和选择所述多个延时元件用的选择器，
所述多个时钟信号中，至少一个时钟信号被供给所述多个电路之一之前，通过所述选择器选择所述多个延时元件中至少一个，控制相位，
供给所述多个电路的各电路的所述多个时钟信号的相位完全一致。
4.一种半导体装置，其特征在于，
将单一时钟信号分成多个时钟信号，供给多个电路，
可变延时电路具有多个延时元件和选择所述多个延时元件用的选择器，
所述多个时钟信号中，至少一个时钟信号被供给所述多个电路之一之前，通过所述选择器选择所述多个延时元件中至少一个，控制相位，
控制所述选择器的开关用的信号，从非易失存储器读出，存入寄存器中。
5.一种半导体装置，其特征在于，
将单一时钟信号分成多个时钟信号，供给多个电路，
可变延时电路具有多个延时元件和选择所述多个延时元件用的选择器，
所述多个时钟信号中，至少一个时钟信号被供给所述多个电路之一之前，通过所述选择器选择所述多个延时元件中至少一个，控制相位，
控制所述选择器的开关用的信号，从非易失存储器读出，存入寄存器中，
供给所述多个电路的各电路的所述多个时钟信号的相位完全一致。
6.如权利要求4或5所述的半导体装置，其特征在于，
所述可变延时电路具有在该可变延时电路的输入信号与输出信号之间生成由写入所述寄存器的值控制的相位差的功能，
对所述寄存器的写入，能跟所述多个电路的动作独立地进行。
7.如权利要求1至6中任一项所述的半导体装置，其特征在于，用薄膜的半导体膜形成。
8.如权利要求1至7中任一项所述的半导体装置，其特征在于，所述延时元件是缓冲器、倒相器或电阻器。
9.如权利要求1至8中任一项所述的半导体装置，其特征在于，所述半导体装置具有在复位动作后或作为复位动作的一部分将数据从该半导体装置具有的非易失性存储器转送到所述寄存器的电路。
10.一种半导体装置的驱动方法，其特征在于，
将单一时钟信号分成多个时钟信号，供给多个电路，
所述多个时钟信号中，至少一个时钟信号被供给所述多个电路之一之前，控制相位。
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