CN1819174A - 布线基板及布线基板内置用电容器 - Google Patents
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Abstract
提供一种能够充分缩小相对于中间基板上的所有端子与半导体集成电路元件侧的线膨胀系数差的中间基板。中间基板(200)具有由芯主体部(100m)和副芯部(1)构成的基板芯(100)，该主体部主要由高分子材料构成为板状，在第一主表面上以减少自身厚度的方式开口形成副芯容纳部(100h)，该副芯部由陶瓷构成为板状，以与芯主体部(100m)在厚度方向一致的方式被收纳在副芯容纳部(100h)内。该基板芯(100)的第一端子阵列(5)，以在向与基板芯(100)的板面平行的基准面的正投影中与副芯部(1)重叠的位置关系形成。并且，在副芯部(1)中组装有积层陶瓷电容器，其按顺序循环层积有：与第一侧第一种端子(5a)和第二侧第一种端子(7a)导通的第一电极导体层(54)、作为电介质层的陶瓷层(52)、以及与第一侧第二种端子(5b)和第二侧第二种端子(7b)导通的第二电极导体层(57)。副芯容纳部(100h)，其由与副芯部(1)的板面平行的平面剖开的剖面内边形状为四边形，且在其角部形成尺寸0.1mm～2mm的倒圆部R。
Description
技术领域
本发明涉及布线基板及布线基板内置用电容器。
背景技术
[专利文献1]
特开2001-035966号公报
CPU或其他LSI等高速工作的半导体集成电路元件近年逐渐小型化，信号端子、电源端子或者接地端子的数量增加，端子间距离也逐渐缩小。多个端子密集排列的集成电路的端子阵列一般是以倒装片方式连接在母板侧的技术，但集成电路侧的端子阵列和母板侧的端子阵列的端子间隔有很大的差，需要作为用于对其进行转换的中间基板的布线基板。
在上述中间基板中，被称为有机封装基板的基板，具有由高分子材料构成的电介质层与导体层交互层积而成的布线积层部，在该布线积层部的电介质层形成的第一主表面上配置有倒装片连接用的端子阵列。布线积层部是由利用玻璃纤维进行强化的环氧树脂等形成于以高分子材料为主体的基板芯。IC侧的端子间隔与作为连接对象的主板(母板)侧的端子间隔之间空得相当大时，用于转换的布线或通孔的设置图案，与端子数的增加互相结合，具有细微化和复杂化的倾向，但有机封装基板具有通过光刻法技术和电镀技术的组合能够高精度且容易地形成这种细微且复杂的布线图案的优点。
但是，由于有机封装基板中，不仅作为连接对象的主板(例如母板)是以高分子材料为主体，而且其自身的结构材料自身也是以高分子材料为主体，因此施加焊锡回流等热过程时，无法完全吸收以硅为主体的半导体集成电路元件(线膨胀系数例如为2～3ppm/℃)和主板(线膨胀系数例如为17～18ppm/℃)的线膨胀系数差，会有产生焊锡剥落等问题的危险。
另一方面，在专利文献1等中公开了基板的主材料由陶瓷构成的陶瓷封装基板。利用这种陶瓷封装基板时，能够弥补倒装连接的半导体集成电路元件和主板之间较大的线膨胀系数差，特别是能够有效地防止与半导体集成电路元件的端子之间的焊锡连接部由于热应力断开的问题。
但是，陶瓷封装基板是布线部利用金属膏的印刷/烧固而成，因此很难实现能够利用光刻技术的有机封装基板中的部件的细微化/高集成化，半导体集成电路元件侧的端子间隔的缩小也存在界限。因此，可以考虑在主基板侧连接由有机封装基板构成的第一中间基板，在该第一中间基板上连接由陶瓷构成的第二中继基板，在第二中继基板上连接半导体集成电路元件的多段的基板连接结构，但由于中间基板的张数增加的部分，基板连接结构的高度方向的尺寸增大，因此很难满足小型化的要求，另外，还有由于连接工序数目也增加、效率变低的缺点。
发明内容
本发明的课题是提供一种布线基板，其很难由于热应力而发生断线等、并且容易实现基板连接结构整体的小型化，可以减少连接工序数。另外，在于提供一种内置于这种布线基板中的布线基板内置用电容器。
为了解决上述问题，本发明的布线基板的第一方案，其特征在于，
具有：基板芯，由芯主体部和副芯部构成，所述芯主体部由高分子材料构成为板状，且在第一主表面上以减少自身厚度的方式开口形成有副芯容纳部，所述副芯部由比芯主体部线膨胀系数小的材料构成为板状，且以与芯主体部在厚度方向一致的方式被收纳在副芯容纳部内；以及
填充结合部，由填充副芯容纳部的内周面和副芯部的外周面间的间隙的高分子材料构成，
还具有：第一端子阵列，形成于基板芯的第一主表面侧，由一个作为电源端子、另一个作为接地端子起作用的第一侧第一种端子及第一侧第二种端子、和第一侧信号端子构成；以及
第二端子阵列，形成在基板芯的第二主表面侧，由分别与第一侧第一种端子和第一侧第二种端子导通的第二侧第一种端子和第二侧第二种端子、以及与所述第一侧信号端子导通的第二侧信号端子构成，
第一端子阵列，以在与基板芯的板面平行的基准面的正投影中与副芯部的投影区域重叠的位置关系而形成，
并且，副芯容纳部，其由与副芯部的板面平行的平面剖开的剖面的内周边为四边形，且在其角部形成尺寸为0.1mm～2mm的倒圆部或倒角部。
并且，同样地、第二方案的布线基板，其特征在于，
具有：基板芯，由芯主体部和副芯部构成，所述芯主体部由高分子材料构成为板状，且在第一主表面上以减少自身厚度的方式开口形成有副芯容纳部，所述副芯部由比芯主体部线膨胀系数小的材料构成为板状，且以与芯主体部在厚度方向一致的方式被收纳在副芯容纳部内；以及
填充结合部，由填充副芯容纳部的内周面和副芯部的外周面间的间隙的高分子材料构成，
还具有：第一端子阵列，形成于基板芯的第一主表面侧，由一个作为电源端子、另一个作为接地端子起作用的第一侧第一种端子及第一侧第二种端子、和第一侧信号端子构成；以及
第二端子阵列，形成在基板芯的第二主表面侧，由分别与第一侧第一种端子和第一侧第二种端子导通的第二侧第一种端子和第二侧第二种端子、以及与所述第一侧信号端子导通的第二侧信号端子构成，
第一端子阵列，以在与基板芯的板面平行的基准面的正投影中与副芯部的投影区域重叠的位置关系而形成，
并且，副芯容纳部，其由与副芯部的板面平行的平面剖开的剖面的内周边，仅由向外凸出的曲率半径为0.1mm或0.1mm的曲线部构成。
根据上述结构，由于具有将比由高分子材料构成的芯主体的线膨胀系数小的材料所构成的副芯部埋设在基板芯内，以使半导体集成电路元件侧、和倒装片连接的第一端子阵列的区域重叠的结构，因此，对于第一端子阵列内的端子，能够充分缩小与半导体集成电路侧的线膨胀系数差，进而能使热应力引起的断线等非常难以产生。另外，与第一布线基板相当的芯主体部中埋设有与第二布线基板相当的副芯部，因此能够实现利用布线基板的半导体集成电路元件和主基板的连接结构整体的小型化，也可以减少连接工序数。并且，作为去耦电容器(或旁路电容器)起作用的电容器以布线基板的形式与半导体元件直接连接，去耦电容器可以接近半导体元件。其结果是，可以缩短电源端子和去耦电容器的布线长，可以降低电容器端子部的电感，因此，有助于去耦电容器的低电感化。并且，由于布线基板内组装有去耦电容器，因此不需要将去耦电容器作为另外的元件配置在主基板的内表面侧，能够实现部件个数的降低或装置的小型化。
可是，在上述本发明的任意一个结构中，副芯部和芯主体部通过填充副芯容纳部的内周面和副芯部的外周面的缝隙的、由高分子材料构成的填充结合部结合。副芯收容部的内边角全部形成为90°的直角(所谓针尖圆角(pin comer))时，此处填充的填充结合部也模仿副芯容纳部，在四角具有直角的外角部。将液态高分子材料的填充结合部填充到副芯容纳部并使其固化时，外角部附近有时会产生细微的气泡。另外，热循环试验等时，填充结合部的外角部附近有时会产生裂纹。产生上述裂纹或气泡时，副芯部和填充结合部的紧密性降低，会有布线基板破损或对按照芯主体部和副芯部设计的组合树脂绝缘层的形成产生障碍等问题。
但是，根据本发明的第一方案，在填充结合部的上述外角部上也形成按照副芯容纳部的弧面的弯曲面或按照倒角形成的倾斜面。因此，这种外角部附近的高分子材料变得不容易形成气泡，并且即使受到随时间变化的温度也能避免应力的集中，因此不容易产生裂纹等。因此，能够确保副芯部和填充结合部的紧密性，也可以有效防止布线基板无意地破损、或组合树脂绝缘层的形成产生障碍的问题。另外，弧面或倒角的尺寸(前者的情况下是曲率半径，后者的情况下是布线基板的侧面长度方向的倒角尺寸)不到0.1mm时，填充结合部的外角部过于狭小，容易产生气泡或裂纹。另一方面，弧面或倒角的尺寸超过2mm时，有时上述问题的防止效果饱和。
另一方面，根据本发明的第二方案，由于副芯容纳部的内边仅由向外凸出的曲率半径为0.1mm或0.1mm以上的曲线部构成，因此，在填充结合部难以形成易产生气泡等的残留的外角部，并且即使受到随时间变化的温度，也能回避应力的集中，因此难以形成裂纹等。因此，能够确保副芯部和填充结合部的紧密性，也可以有效防止布线基板无意地破损、或组合树脂绝缘层的形成产生障碍的问题。另外，本发明的第二方案上述“副芯容纳部的内边仅由向外凸出的曲率半径为0.1mm或0.1mm以上的曲线部构成”，与从副芯容纳部的内边的形状的结构要素中排除“曲率半径不到0.1mm的曲线部”等效。并且，在“曲率半径不到0.1mm的曲线部”的概念中，包括“曲率半径不到0.1mm的针尖圆角”。在该发明的第二方案中，如果副芯容纳部的剖面的内周边形成为圆形，则尤其有效。
以下对本发明的第一和第二方案中都可以共同附加的要件进行说明。
首先，副芯部可以形成为，其由与该副芯部的板面平行的平面剖开的剖面的外周边为四边形，并且，在其角部形成尺寸为0.1mm～2mm的倒圆部或倒角部。副芯部的角部为针尖圆角时，施加随时间变化的温度时，有时来自副芯部的反应力容易在填充结合部的角部集中，容易产生裂纹。另外，容易以副芯部的角部前端为起点向填充结合部产生裂纹。但是，通过在副芯部的角部形成上述的倒圆部或倒角部，容易进一步缓和向填充结合部的角部的应力集中。另外，可以有效抑制以副芯部的角部前端为起点的裂纹的产生。
其次，第一端子阵列，能以如下位置关系形成：在与基板芯的板面平行的基准面的正投影中，在副芯部的投影区域内包含整体。根据这种结构，由于进行尺寸调整以包含与半导体集成电路元件侧倒装连接的第一端子阵列的全部区域的副芯部，具有埋设在基板芯内的结构，因此，对于第一端子阵列内的全部端子，可以充分缩小与半导体集成电路元件侧的线膨胀系数差，并且还能够使热应力引起的断线等不容易产生。另外，由于在与第一布线基板相当的芯主体部中埋设与第二布线基板相当的副芯部，因此能够实现利用中间基板的半导体集成电路元件和主基板的连接结构整体的小型化，也减少连接工序数。并且，作为去耦电容器(或旁路电容器)起作用的电容器以中间基板的形式与半导体元件直接连接，去耦电容器可以接近半导体元件。其结果是，可以缩短电源端子和去耦电容器的布线长，可以降低电容器端子部的电感，因此，有助于去耦电容器的低电感化。并且，由于布线基板内组装有去耦电容器，因此不需要将去耦电容器作为另外的元件配置在主基板的内表面侧，能够实现部件个数的降低或装置的小型化。上述效果在副芯部以与第一端子阵列的形成区域同样或大面积形成的情况下尤其显著。
副芯部只要比芯主体部的线膨胀系数小，其材质并不受限。但是，如果考虑到高分子材料的线膨胀系数比较高等，从更显著地达成缩小与半导体集成电路元件间的线膨胀系数差的效果的观点来看，优选的是副芯部为以陶瓷为主体的陶瓷副芯部。
这种情况下，形成副芯部的陶瓷可以使用氧化铝(7～8ppm/℃)、或玻璃陶瓷(将40～60重量分的氧化铝等无机陶瓷填充剂添加到硼硅玻璃或硼硅铅玻璃中的一种复合材料)等。前者的线膨胀系数在种种陶瓷中尤其地小，与应该连接的半导体集成电路元件间的线膨胀系数差的缩小效果。另一方面，后者具有容易低温烧成，并且，在根据需要形成金属布线部或通孔等时，可以与以Cu或Ag为主体的相对低熔点的高导电率金属材料的同时烧成等的优点。
另外，形成副芯部的陶瓷，以SiO2换算Si成分的含有率为68质量％～99质量％，Si以外的阳离子成分，由在从室温开始至200℃的温度范围内形成比SiO2的线膨胀系数大的氧化物的氧化物形成阳离子构成，也可以由从室温开始至200℃的平均的线膨胀系数被调整到1ppm/℃～7ppm/℃的氧化物玻璃材料构成。
在从室温开始至200℃的温度范围内的SiO2的线膨胀系数在1ppm/℃前后时非常小，通过由含有氧化物形成阳离子的这种玻璃材料构成副芯部，该氧化物形成阳离子形成比其线膨胀系数大的氧化物，从而根据该氧化物形成阳离子的种类和含有量，可以自由地将玻璃材料的线膨胀系数调整到1ppm/℃或其以上的任意值。其结果是，利用该玻璃材料的副芯部可以尽可能地缩小与安装的半导体集成电路元件的线膨胀系数的差，可以大幅提高利用倒装片连接等与半导体集成电路元件的端子连接状态的信赖性。
作为连接对象的半导体集成电路元件为Si半导体部件的情况下，由于Si的线膨胀系数在3ppm/℃前后，氧化物玻璃材料的线膨胀系数优选被调整到1ppm/℃～6ppm/℃，特别优选2ppm/℃～5ppm/℃。另一方面，作为连接对象的半导体集成电路元件是与GaAs晶格匹配的III-V族化合物构成的化合物半导体部件的情况下，由于该半导体的线膨胀系数为5～6ppm/℃上下，因此优选的是，氧化物玻璃材料的线膨胀系数被调整到4ppm/℃～7ppm/℃。在所有的情况下，在安装在副芯部上的半导体集成电路元件的端子连接结构上，基于部件/基板间的线膨胀系数差的热剪切应力难以作用，大幅度减少了连接断裂等问题的发生几率。
这种情况下，构成副芯部的氧化物玻璃材料的SiO2的含有率不到68质量％时，玻璃材料的线膨胀系数很难保持在7ppm/℃或其以下，不能充分缩小与半导体部件间的线膨胀系数差。超过99质量％时，玻璃熔点上升，制造气泡残留等少的优良质量的玻璃的制造成本增加。另外，有时难以确保玻璃材料的线膨胀系数在1ppm/℃或其以上。
附图说明
图1是表示本发明的中间基板的使用方式的一例的侧面示意图。
图2是表示集成电路用的去藕电容器的使用方式的一例的等效电路图。
图3是表示图1的中间基板的第一端子阵列的配置方式的一例的俯视图。
图4是表示本发明的中间基板的第一实施方式的剖面示意图。
图5是同样地表示第二实施方式的剖面示意图。
图6是同样地表示第三实施方式的剖面示意图。
图7是同样地表示第四实施方式的剖面示意图。
图8是同样地表示第五实施方式的剖面示意图。
图9是同样地表示第六实施方式的剖面示意图。
图10是同样地表示第七实施方式的剖面示意图。
图11是同样地表示第八实施方式的剖面示意图。
图12是示例表示组装入中间基板的电容器的电极导体层的平面形态的示意图。
图13是表示副芯容纳部和副芯部的剖面形状的第一例的示意图。
图14是同样表示第二例的示意图。
图15是同样表示第三例的示意图。
图16是同样表示第四例的示意图。
图17是同样表示第五例的示意图。
图18是同样表示第六例的示意图。
图19是表示本发明的中间基板的第九实施方式的剖面示意图。
图20是第一实施方式的布线基板内置用电容器的俯视图。
图21是第一实施方式的布线基板内置用电容器的纵剖面图。
图22是第一实施方式的布线基板内置用电容器的横剖面图。
图23是第一实施方式的其他布线基板内置用电容器的俯视图。
具体实施方式
以下利用附图对本发明的实施方式进行说明。
图1是将本发明的布线基板的一个实施方式的中间基板(布线基板)200、作为配置在半导体集成电路元件2和主基板3之间的中间基板而构成的示例。另外，在本实施方式中板状部件的第一主表面为图中表示在上侧的面，第二主表面是表示在下侧的面。
半导体集成电路元件2在第二主表面上具有分别由多个信号端子、电源端子以及接地端子构成的元件侧端子阵列4，其经由焊锡连接部6，与形成于中间基板200的第一主表面的第一端子阵列5倒装片连接。另一方面，主机板3是母板、或构成第二层的中间基板的有基层积封装基板，均是以将陶瓷粒子或纤维作为填充剂进行了强化的高分子材料为主体构成，在由焊锡球或金属销构成的主基板侧端子阵列8中，经由焊锡连接部9，与形成于中间基板200的第二主表面上的第二端子阵列7连接。
如图4所示，中间基板200具有基板芯100，该基板芯100由以下部分构成：主体部(布线基板主体)100m，主要由高分子材料构成为板状，在第一主表面上以减少自身厚度的方式开口形成有副芯容纳部(电容器容纳部)100h；以及副芯部1，由陶瓷构成为板状，以与芯主体部100m在厚度方向一致的方式被收纳在副芯容纳部100h内。在该基板芯100的第一主表面侧形成由以下部分构成的第一端子阵列5：一个作为电源端子、另一个作为接地端子起作用的第一侧第一种端子5a及第一侧第二种端子5b；和第一侧信号端子5s。
并且，第一端子阵列5，以如下位置关系形成：在向与基板芯100的板面平行的基准面的正投影中，在副芯部1的投影区域内包含整体。即，第一侧第一种端子5a、第一侧第二种端子5b以及第一侧信号端子5s，全部在副芯部1上与半导体集成电路元件2(的元件侧的端子阵列4)倒装片连接。由此，相对于第一端子阵列5中所有端子，可以充分缩小与半导体集成电路元件2侧的线膨胀系数差，并使由于热应力引起的断线等很难产生。在图4的中间基板200中，副芯部1比第一端子阵列5的形成区域面积大，能够进一步提高热应力降低效果。
芯主体部100m，例如由耐热性树脂板(例如双马来酰亚胺三嗪树脂)或纤维强化树脂板(例如玻璃纤维强化环氧树脂)等构成为板状。
另外，作为副芯部1的主要部分的陶瓷层52的构成材料，可以使用氧化铝(热膨胀系数7～8ppm/℃)、或在硼硅玻璃或硼硅酸铅玻璃中添加了40～60重量分的氧化铝等无机陶瓷填充剂的玻璃陶瓷、或Bi2O3-CaO-ZnO-Nb2O5类陶瓷等低温烧成陶瓷。另外，作为其他的陶瓷材料，也可以使用氮化铝、氮化硅、莫来石(mullite)、二氧化硅、氧化镁等。并且，副芯部1，如果满足比芯主体部100m线膨胀系数小，也可以由例如高分子材料和陶瓷的复合材料(例如，比芯主体部的陶瓷的重量含有比率高的、高分子和陶瓷的复合材料)构成。另一方面，作为参考技术，从与半导体元件的线膨胀系数类似的观点来看，副芯部1可以用硅制的副芯部替换。
另一方面，构成副芯部的陶瓷，也可以由玻璃材料、例如基本成分是二氧化硅(硅石、SiO2)的石英玻璃构成。这种情况下，由于进行适于作为陶瓷电介质的用途的物性调整，因此可以配合SiO2以外的各种玻璃添加成分。上述玻璃材料，从提高熔融玻璃的流动性、抑制气泡残留的观点来看，作为助熔剂有效的是Na2O、K2O或Li2O等碱金属氧化物、及B2O3(硼酸)的配合。另一方面，若添加BaO或SrO等碱土类金属氧化物，则能够提高玻璃材料的介电常数特性。但是，添加过度会招致玻璃的线膨胀系数增大，甚至扩大与部件侧的线膨胀系数差，有时牵涉到因热应力引起连接不良等。另外，有时会由于玻璃软化点的上升而使流动性的降低变得明显、招致气泡残留等问题。
并且，为了抑制玻璃的线膨胀系数增大，提高SiO2成分的含有率、或者将ZnO作为玻璃添加成分配合使用分别是有效的。另一方面，Ti、Zr或者Hf的氧化物，除了提高玻璃的介电常数特性之外，对于改善玻璃的耐水性也是有效的。但是，过剩添加有时会由于玻璃软化点的上升而使流动性的降低变明显、招致气泡残留等问题。
石英玻璃材料(氧化物类玻璃材料)，以SiO2换算Si成分的含有率为68质量％～99质量％，Si以外的阳离子成分，由在从室温开始至200℃的温度范围内形成比SiO2的线膨胀系数大的氧化物(以下称为线膨胀系数调整用氧化物)的氧化物形成阳离子构成，并且采用将从室温开始至200℃的平均线膨胀系数被调整到1ppm/℃～7ppm/℃的氧化物，从而可以根据(线膨胀系数比SiO2大的)氧化物成分的种类和含有量，将玻璃材料的线膨胀系数自由调整到1ppm/℃或其以上的任意值。其结果是，副芯部1，与安装的半导体部件2的线膨胀系数的差可以尽可能缩小。在半导体集成电路元件2为Si半导体部件(从室温至200℃的平均线膨胀系数：3ppm/℃)的情况下，优选的是，石英玻璃材料的线膨胀系数被调整为1ppm/℃～6ppm/℃，特别是优选被调整为2ppm/℃～5ppm/℃。另一方面，半导体集成电路元件也可由与GaAs晶格匹配的III-V族化合物构成的化合物半导体部件(例如GaAs类的新一代高速CPU或MMIC(Monolithic Microwave Integrated Circuit、单片微波集成电路))构成，但该情况下，由于该半导体的线膨胀系数为5～6ppm/℃上下，因此优选的是，石英玻璃材料的线膨胀系数被调整到4ppm/℃～7ppm/℃。
比SiO2的线膨胀系数大的氧化物，考虑到介电特性、熔点、以及玻璃流动性等，适当地选择各种示例的碱金属氧化物(Na2O、K2O、Li2O：20～50ppm/℃)、碱土类金属氧化物(BeO、MgO、CaO、SrO、BaO：8～15ppm/℃)、ZnO(6ppm/℃)、Al2O3(7ppm/℃)等。另外，SiO2的含有率，为了使其线膨胀系数在上述范围内，将其调整到68质量％～99质量％(优选的是80质量％～85质量％)，剩余部分可以由上述线膨胀系数调整用氧化物构成。
以下，是本发明可以采用的玻璃组成的具体例：
SiO2：80.9质量％、B2O3：12.7质量％、Al2O3：2.3质量％、Na2O：4.0质量％、K2O：0.04质量％、Fe2O3：0.03质量％、软化点：821℃、线膨胀系数(从20℃开始至200℃的平均值)：3.25ppm/℃。
其次，副芯部1在本实施方式中其整体作为积层电容器(也称为积层陶瓷电容器、布线基板内置用电容器)构成。该积层电容器1，是按照该顺序层积以下各部分而成：与第一侧第一种端子5a和第二侧第一种端子7a导通的第一电极导体层54；作为电介质层的陶瓷层52；以及与第一侧第二种端子5b和第二侧第二种端子7b导通的第二电极导体层57。
在本实施方式中，陶瓷层52由以钛酸钡(BaTiO3)为主体的高介电常数陶瓷构成。另外，作为陶瓷层，优选使用钛酸锶、钛酸钙、钛酸铅等的钙钛矿型复合氧化物。
在图4中，副芯部1，具体的说，是将以下部分交互层积而成的积层电容器：与第一种副芯导体51a导通的第一电极导体层54；与第二种副芯导体51b导通的第二电极导体层57；以及与第一电极导体层54和第二电极导体层57同时烧成的陶瓷层52。这种积层电容器构成的副芯部1，例如可以使用陶瓷基材多层板(ceramic green sheet)进行制造，第一电极导体层54、第二电极导体层57可以通过金属膏的印刷涂布形成。同极性的第一电极导体层54之间或第二电极导体层57之间，由作为通孔的第一种副芯导体51a、第二种副芯导体51b在层积方向上连接，极性不同的电极导体层54、57和副芯导体51a、51b之间，由在形成金属膏的印刷图形时各电极导体层54、57上形成的贯通孔56、58直流地分离。该电容器如图2所示，作为与半导体集成电路元件2的电源线并联连接的去耦电容器起作用。
对积层电容器(布线基板内置用电容器)1进行具体说明(图20～图23)。
图20～图22所示的积层电容器1被形成为立方体状。优选的是，积层电容器1的纵方向和横方向的尺寸分别为11.0mm～13.0mm。通过使积层电容器1形成为这种尺寸，可以成为与后述半导体芯片2大致相同的大小，因此能够高效率地缓和半导体芯片2与布线基板200的热膨胀差。
积层电容器1，由多个第一电极导体层54、与第一电极导体层54相对且与第一电极导体层54交互配置的多个第二电极导体层57、以及介于第一电极导体层54和第二电极导体层57之间作为电介质层的例如陶瓷层52等构成。第一电极导体层54及第二电极导体层57，通过陶瓷层52相互电绝缘。
陶瓷层52的线膨胀系数，比以高分子材料为主体构成的布线基板200的线膨胀系数小，且比安装在布线基板200上的后述半导体芯片2的半导体基板的线膨胀系数大。另外，布线基板200为有机基板的情况下，布线基板200从室温至300℃的线膨胀系数在17～20ppm/℃左右，半导体芯片2的半导体基板为硅基板的情况下，从室温开始至300℃的半导体基板的线膨胀系数是3ppm/℃左右。
陶瓷层52，不仅位于第一电极导体层54和第二电极导体层57之间，还被形成为：从上方覆盖电极层的最上层(图21中电极层的最上层是第一电极导体层54)、或从下方覆盖电极层的最下层(图21中电极层的最下层是第一电极导体层54)。
在此，如图22(A)所示，第一电极导体层54上，在作为通孔的第二种副芯导体(第二通孔电极)51b贯通的区域上形成窗部56，第一电极导体层54和作为通孔的第二种副芯导体51b电绝缘。另外，同样地，如图22(B)所示，第二电极导体层57上，在作为通孔的第一种副芯导体(第一通孔电极)51a贯通的区域上形成窗部58，第二电极导体层57和作为通孔的第一种副芯导体51a电绝缘。
第一种副芯导体51a与形成于积层电容器1的表面的第一端子157电连接，第二种副芯导体51b与形成于积层电容器1的表面的第二端子158电连接。另外，第一端子157和第二端子158，作为电源供给用端子和接地连接用端子使用。也可以没有表面的第一端子157、第二端子158。
所谓的外周面1a是形成积层电容器1的表面端子的面以外的侧面。并且，在外周面1a的4处角部上形成有倒角尺寸C1为0.6mm或其以上的平面状的倒角部1b(t)。在此，所谓倒角尺寸C1是图20所示的长度。倒角尺寸C1，可以是实际测量的值，也可以根据图20所示线段的C面长度C2求出。所谓C面长度C2，C面长度C2除以
的值是倒角尺寸C1。
虽然倒角部1b(t)，形成在积层电容器1的外周面1a的至少一个部位的角部上即可，但考虑到抑制后述的树脂填充材料12的裂纹，优选的是，在所有的角部上形成倒角部1b(t)。
也可以在存在于4个部位的倒角部1b(t)中、仅在一个部位形成倒角尺寸C1不同的倒角部1b(t)。或者也可以仅在一个部位改变倒角部1b(t)的形状，以代替仅在一个部位改变倒角尺寸C1。
从积层电容器制作上的观点来看，倒角尺寸C1优选的是0.8mm～1.2mm。另外，如图23所示，也可以将曲率半径R1为0.6mm或其以上的倒圆部1c(r)，代替倒角部1b(t)、或与倒角部1b(t)一起，形成于电容器1的外周面1a的至少一个部位的角部上。这种情况下，从积层电容器制作上的观点来看，倒圆部1c(r)的曲率半径R1优选的是0.8mm～1.2mm。另外，也可以与倒角部1b(t)同样地，在多个倒圆部1c(r)中的仅仅一个部位上形成与其它倒圆部1c(r)的曲率半径R1不同的倒圆部1c(r)。
积层电容器1例如可以如下制造。首先，将形成有第一电极导体层54的图案的正方形的陶瓷基材多层板、和形成有第二电极导体层57的图案的正方形的陶瓷基材多层板交互层积。其次，利用激光等在该层积体的预定位置上形成贯通层积方向的多个贯穿孔56、58，在该贯穿孔56、58中填充导电膏，形成第一种副芯导体51a和第二种副芯导体51b。其后，烧固形成有第一种副芯导体51a和第二种副芯导体51b的层积体。由此形成外周面1a的角部为大致直角状的积层电容器1。最后，以使倒角尺寸为0.6mm或其以上的方式将积层电容器1的外周面1a的角部削去或切除，形成倒角部1b(t)。由此，可以形成在外周面1a的角部上具有倒角尺寸C1为0.6mm或其以上的倒角部1b(t)的积层电容器1。
虽然在芯主体部100m内形成有用于对半导体芯片2进行信号传递的信号线，但在该信号线的附近存在相对介电常数高的物质时，容易产生信号延迟。因此，优选的是，在积层电容器1的陶瓷层使用高介电常数陶瓷的情况下，从信号线至电容器的距离较大。在本实施方式中，由于在积层电容器1的外周面1a的角部上形成倒角部1b(t)或倒圆部(圆形部)1c(r)，因此，与未形成倒角部1b(t)或倒圆部1c(r)的情况相比，从存在于积层电容器1的角部附近的信号线至陶瓷层52的距离变大。由此，能够降低积层电容器1的角部附近存在的信号线的信号延迟。
虽然在积层电容器1的表面或内表面上形成方向/位置识别标记，用于在安装积层电容器1时识别积层电容器1相对于芯基板的方向和位置，但由于在积层电容器1的表面和内表面上存在多个端子，因此在这些面上形成方向/位置识别标记时，端子与方向/位置识别标记混淆，会有产生方向/位置识别标记的误认的危险。对此，在存在于多个部位的倒角部1b(t)中仅在一个部位形成倒角尺寸C1不同的倒角部1b(t)的情况下，可以将该倒角尺寸C1不同的倒角部1b(t)作为方向/位置识别标记使用，即使在积层电容器1的表面或内表面上不形成方向/位置识别标记，也能够识别积层电容器1相对于芯主体部100m的方向和位置。由此，可以消除方向/位置识别标记的误认。
在本实施方式中，陶瓷层52的线膨胀系数，比以高分子材料为主体构成的布线基板200的线膨胀系数(具体来说是芯主体部100m的热膨胀系数)小，且比安装在布线基板200上的半导体芯片2的半导体基板的线膨胀系数大，因此，可以缓和布线基板200与半导体芯片2的热膨胀差，能够抑制因布线基板200与半导体芯片2的热膨胀引起的半导体芯片2的开裂。
其次，在基板芯100的第二主表面侧上，形成由以下部分构成的第二端子阵列7：分别与第一侧第一种端子5a和第一侧第二种端子5b导通的第二侧第一种端子7a和第二侧第二种端子7b；以及与第一侧信号端子5s导通的第二侧信号端子7s。并且，第一端子阵列5，以如下位置关系形成：在与基板芯100的板面平行的基准面(例如，可以设定为基板芯100的第一主表面自身)上的正投影中，在副芯部1的投影区域内包含整体。另外，在副芯容纳部100h内，在成为副芯部1和芯主体部100m的间隙的空间中形成由高分子材料构成的填充结合部55。该填充结合部55起到的作用是，将副芯部1固定在芯主体部100m上，并且通过自身的弹性变形吸收副芯部1和芯主体部100m的面内方向和厚度方向的线膨胀系数差。
如图3所示，在第一端子阵列5中，第一侧第一种端子5a和第一侧第二种端子5b被排列成相互不同的格子状(或者也可以是锯齿状)。同样地，在第二端子阵列7中，第二侧第一种端子7a和第二侧第二种端子7b被排列成与第一端子阵列5的端子阵列相对应的、相互不同的格子状(或者也可以是锯齿状)。另外，任一个阵列5、7，都以包围电源端子和接地端子的格子状排列的方式具有多个第一侧信号端子5s和第二侧信号端子7s。
在图4中，基板芯100，副芯部1的第一主表面与芯主体部100m的第一主表面一起，由第一布线积层部61(所谓组合布线层)覆盖，该第一布线积层部61是将由高分子材料构成的电介质层102、和包括布线或者接地用或电源用的面导体的导体层交互层积而成，第一端子阵列5露出形成在该第一布线积层部61的第一主表面上。根据该结构，由于第一布线积层部61一并覆盖芯主体部100m和副芯部1，因此可以在一般的组合型有机封装基板大致同样的工序中形成第一布线积层部61和第一端子阵列5，因此能够有助于制造工序的简略化。
另外，基板芯100的第二主表面被第二布线积层部62覆盖，该第二布线积层部62是将由高分子材料构成的电介质层102、和包括布线或者接地用或电源用的面导体的导体层交互层积而成，第二端子阵列7露出形成在该第二布线积层部62的第一主表面。
在任意一个布线积层部61、62中，电介质层102，作为由环氧树脂等的树脂组合物构成的组合树脂绝缘层，被形成为厚度为例如20μm～50μm。在本实施方式中，电介质层102由环氧树脂构成，由SiO2构成的电介质填充剂以10质量％～30质量％的比例配合，相对介电常数ε被调整为2～4(例如3左右)。另外，布线和面导体都作为电介质层102上的图案电镀层(例如是电解Cu电镀层)，导体层的厚度被形成为例如10μm～20μm。另外，导体层通过形成图案具有一部分没有设置导体的区域。另外，有些情况下，在该导体非形成区域，上下的电介质层直接接触。
在图4中，与第一端子阵列5的第一侧第一种端子5a和第一侧第二种端子5b对应、且分别与第二端子阵列7的第二侧第一种端子7a和第二侧第二种端子7b导通的第一种副芯导体51a和第二种副芯导体51b，形成在副芯部1的厚度方向上。另外，该第一种副芯导体51a和第二种副芯导体51b，经由以贯穿第一布线积层部61的各电介质层102的形式形成的通孔导体107，分别与第一侧第一种端子5a和第一侧第二种端子5b导通。通过在副芯部1内并联形成接地用和电源用的导体51a、51b，能够实现接地用和电源用线路的低电感化和低阻抗化。另外，第一种副芯导体51a和第二种副芯导体51b，经由任意一个通孔导体107，与第二布线积层部62内的第二侧第一种面导体211a和第二侧第二种面导体211b结合。并且，该第二侧第一种面导体211a和第二侧第二种面导体211b上，分别连接有上述的第二端子阵列7的第二侧第一种端子7a和第二侧第二种端子7b。
上述陶瓷副芯部1，通过将含有构成陶瓷的原料粉末的公知的陶瓷基材多层板和在通过冲孔或激光穿孔等形成通孔中填充金属粉末膏得到的部分层积并烧固，由此将上述的副芯导体51a、51b(还有后述的51s)作为层积通孔形成。
另外，布线积层部61、62的通孔导体107，在电介质层102上通过感光成孔工艺(电介质层102由感光性树脂组合物、例如紫外线硬化型环氧树脂构成)、或激光穿孔成孔工艺(电介质层102由非感光性树脂组合物构成)等公知方法，贯穿设置通孔，其内侧具有由通过电镀等形成的通孔导体填充或覆盖的结构。另外，布线积层部61、62都以露出端子阵列5、7的方式，被由感光性树脂组合物形成的阻焊层101覆盖。
如图3所示，在第一端子阵列5(以及第二端子阵列7)中，第一侧第一种端子5a和第一侧第二种端子5b被配置在阵列内侧区域，第一侧信号端子5s被配置在阵列外侧区域。如图4所示，在第一布线积层部61内设有第一侧信号用布线108，该第一侧信号用布线108以与第一侧信号端子5s导通的方式，将信号传送线路导出到副芯部1的配置区域的外侧。该第一侧信号用布线108的末端，以迂回副芯部1的方式，与主体部100m的厚度方向上形成的信号用贯通孔导体109s导通。
半导体集成电路元件2的元件侧端子阵列4，其信号端子4s与电源用和接地用端子4a、4b同样地以狭窄间隔进行配置，位于阵列的外周部的信号端子4s，至中间基板200的内表面上形成的第二端子阵列内的、对应的第二侧信号端子7s的面内方向距离变大，大多数情况下，不得不伸出到副芯部1的外部。但是，根据上述结构，焊锡连接的元件侧信号端子4s和第一侧信号端子5s，可以位于线膨胀系数差缩小效果显著的副芯部1的正上方，并且对于非常远的第二侧信号端子7s也可以毫无问题地形成导通状态。
另外，形成于芯主体部100m的贯通孔导体109s，比形成于布线积层部61、62的通孔导体107的轴剖面直径大。这种贯通孔导体，例如利用钻孔机以将芯主体部100m贯穿板厚方向的方式贯穿设置通孔，通过镀Cu等用金属层覆盖其内面而形成。贯通孔导体109s的内侧用环氧树脂等树脂制孔填充材料109f填充。贯通孔导体109s的两端面用导体垫片110密封。另外，在希望图示通孔导体107或导体垫片110与电源层或接地层等的直流分离的情况下，形成在该面导体上形成的孔部107i，在其内侧以间隔圆环状的间隙的方式配置通孔导体107或导体垫片110即可。
另外，在图4的中间基板200中，副芯容纳部100h以贯通芯主体部100m的方式构成，第二布线积层部62与容纳于副芯容纳部100h的副芯部1的第二主表面接触形成。在该结构中，从副芯部1的位置排除以线膨胀系数大的高分子材料为主体的芯主体部100m，因此能够更显著地达到半导体集成电路元件2和中间基板200之间的线膨胀系数差的缩小效果。
图13是示意性地表示在图4的中间基板200中副芯容纳部100h和副芯部1的、由与副芯部1的板面平行的平面(S-S)剖开的剖面。副芯容纳部100h的内周面和副芯部1的外周面之间的间隙利用上述的填充结合部55填充。并且，副芯容纳部100h，其在上述剖面中的内周边为四边形，且在其角部形成尺寸为0.1mm～2mm的倒圆部R。在与上述角部对应的位置上形成于填充结合部55的外角部，也形成按照副芯容纳部100h的弧面的弯曲面。因此，这种外角部附近的高分子材料很难形成气泡，并且即使受到随时间变化的温度也能够回避应力的集中，因此很难发生裂纹等。另外，也可以如图14所示，形成同样尺寸范围的倒角部T代替上述倒圆部R。在图13和图14中，副芯容纳部100h的内边形成为角部的倒圆部R或倒角部T以外的各边部为直线状。另外，通过形成0.1mm～2mm的倒圆部R或倒角部T，最为显著地发挥防止气泡残留或裂纹的效果的是，当副芯部1的一边尺寸设为L，填充结合部55的厚度(在未形成倒圆部或倒角部的部分，副芯容纳部100h的内周面和与此相对的副芯部1的外周面的距离)设为θ时，将θ/L调整为0.040～0.090的情况(例如θ＝0.8mm、L＝12mm、θ/L＝0.067)。另外，在同样的观点中，厚度θ的绝对值可以设置为0.50mm～2.00mm，优选的是0.75mm～1.50mm，更为优选的是0.75mm～1.25mm。
副芯容纳部100h的内边形状也可以形成为图15所示的形状。即，各角部上形成尺寸0.1mm～2mm的倒圆部R，但残余的各边部为比该倒圆部的曲率半径大的、向外凸出的曲线部B。即，副芯容纳部100h，其由与副芯部1的板面平行的平面剖开的剖面的内周边，仅由向外面凸出的曲率半径0.1mm或其以上的曲线部构成。根据该结构也同样能够发挥抑制气泡残留或裂纹产生的效果。并且，如图16所示，如果副芯容纳部100h的剖面内周边C为圆形，则能够进一步提高效果。
对于为了确认上述效果而进行的实验结果进行说明。图4的结构的中间基板200的试验品以如下的结构制作。首先，芯主体部100m作为在玻璃纤维强化环氧树脂的两面上贴铜箔的基板，厚度设置为0.87mm。副芯容纳部100h的一边的尺寸L在13.5mm～15mm的范围内进行种种设置。另外，形成于各角部的弧的大小具有0.5mm和1.5mm的两个水准。另一方面，副芯部1是由尺寸12mm×12mm、厚度0.87mm的钛酸钡和镍电极的交互层积体的烧成品。各角部由尺寸为0.311mm～1.174mm的各种值的倒角部t以切削机切取形成。
在副芯容纳部100h内配置上述这种副芯部1，在二者的间隙中将环氧树脂作为填充结合部55填充、硬化，作为试验品。通过调整间隙，将填充结合部55的形成厚度θ设置为0.75mm～1.50mm的各种值。对于这些试验品，将美国MIL规格883D规定的热冲击试验在该规格的条件C下进行90循环，确认副芯容纳部100h的角部和副芯部1的角部上是否产生裂纹。并且，将副芯部1侧的倒角部的尺寸分类为小于0.1mm、大于等于0.1mm小于0.6mm、以及大于等于0.6mm的三个水准，分别求出产生裂纹的试验品的数目比例(各水准的总试验品数目为7～10)。其结果是，不承认副芯容纳部100h的角部上产生了裂纹的试验品。另一方面，对于副芯部1的角部，不承认所有的试验品的裂纹的情况下判断为优良(◎)，如果没有承认裂纹的试验品即便只有一个则判断为良好(○)，即使副芯容纳部100h的角部上没有发生裂纹，但副芯部1的角部上承认所有的裂纹产生的情况下判断为尚可(△)，在表1～表3中表示以上的结果。
表1
| μ | θ | 副芯容纳部内面R | 副芯侧倒角C(mm) | 判断 | 副芯侧裂纹判断合格数 |
| 13.5mm | 0.75mm | 0.5mm | 大于等于0.6 | ◎ | 8/8 |
| 大于等于0.1小于0.6 | ○ | 3/8 | |||
| 小于0.1 | △ | 0/8 | |||
| 1.5mm | 大于等于0.6 | ◎ | 8/8 | ||
| 大于等于0.1小于0.6 | ○ | 5/8 | |||
| 小于0.1 | △ | 0/8 |
表2
| μ | θ | 副芯容纳部内面R | 副芯侧倒角C(mm) | 判断 | 副芯侧裂纹判断合格数 |
| 14.0mm | 1.00mm | 0.5mm | 大于等于0.6 | ◎ | 7/7 |
| 大于等于0.1小于0.6 | ○ | 6/9 | |||
| - | - | - | |||
| 1.5mm | 大于等于0.6 | ◎ | 9/9 | ||
| 大于等于0.1小于0.6 | ○ | 5/7 | |||
| - | - | - |
表3
| μ | θ | 副芯容纳部内面R | 副芯侧倒角C(mm) | 判断 | 副芯侧裂纹判断合格数 |
| 15.0mm | 1.50mm | 0.5mm | 大于等于0.6 | ◎ | 9/9 |
| 大于等于0.1小于0.6 | ○ | 6/7 | |||
| - | - | - | |||
| 1.5mm | 大于等于0.6 | ◎ | 10/10 | ||
| 大于等于0.1小于0.6 | ○ | 5/6 | |||
| - | - | - |
从以上的结果可以看出，通过将副芯部1的角部上形成的倒角量设为大于等于0.1mm，尤其是大于等于0.6mm，能够有效地抑制以该副芯部1的角部为起点的裂纹。
另外，在图13～图16的所有结构中，由与副芯部1的板面平行的平面所剖开的剖面的形状为四边形，角部为针尖圆角(pin corner)状，由各图中点划线所示，副芯部1的角部上形成尺寸0.1mm～2mm的倒圆部r。由此进一步容易缓和填充结合部55的角部(外角部)的应力集中。另外，可以抑制以副芯部1的角部为起点的填充结合部55的裂纹的发生。如各图中虚线所示，也可以形成同样尺寸范围的倒角部t代替倒圆部r，可以达到同样的效果。另外，在θ/L调整到0.040～0.090的情况下能够最为显著地发挥抑制以副芯部1的角部为起点的裂纹的发生的效果。另外，以同样的观点来看，厚度θ的绝对值可以设置在0.75mm～1.50mm，优选的是设置在0.75mm～1.25mm。
并且，副芯部1的外边形状也可以如图17所示形成。即，各角部形成尺寸为0.1mm～2mm的倒圆部r，残余的各边部变为比该倒圆部的曲率半径大的向外凸出的曲线部B’。即，副芯部1，其由与副芯部1的板面平行的平面剖开的剖面的外周边，仅由向外凸出的曲率半径为0.1mm或其以上的曲线部构成。根据该结构，也能够同样地发挥抑制气泡残留或裂纹产生的效果。并且，如图18所示，副芯部1的剖面内周边C为圆形时，能够进一步提高效果。
以下对本发明的中间基板的各种变形例进行说明。另外，在以下的结构中，与图4的中间基板200同样构成的部分，标以相同的标号，省略其详细的说明。首先，图5的中间基板300，其副芯容纳部100h作为在芯主体部100m的第一主表面上开口的有底的凹状部而构成。第二布线积层部62，在该凹状部的内表面侧与芯主体部100m的第二主表面接触形成。该结构由于副芯部1没有露出芯主体部100m的第二主表面侧，因此具有能够比平坦的第二布线积层部62更简便地形成的优点。具体来说，形成芯主体部100m的底部贯通孔导体部209，以贯通作为副芯容纳部100h的底部的部分的方式、与作为第二端子阵列7的各端子导通，形成于副芯部1的各副芯导体51a、51b与该底部贯通孔导体部209导通。更详细地说，底部贯通孔导体部209的垫片80和副芯导体侧的垫片70通过焊锡连接部6’成为倒装片连接状态。对于副芯部1和副芯容纳部100h的剖面形状，可以采用利用图13～图16说明的形状相同的形状。
其次，图6的中间基板400中，构成第一端子阵列5的第一侧第一种端子5a和第一侧第二种端子5b露出形成在副芯部1的第一主表面上。另外，与第一端子阵列5的第一侧第一种端子5a和第一侧第二种端子5b对应、且分别与第二端子阵列7的第二侧第一种端子7a和第二侧第二种端子7b导通的第一种副芯导体51a和第二种副芯导体51b，形成在该副芯部1的厚度方向上。根据该结构，从副芯部1的第一主表面排除以高分子材料为主体的第一布线积层部61，半导体集成电路元件2和副芯部400经由焊锡连接部6直接连接。由此，能够进一步提高半导体集成电路元件2和中间基板400之间的线膨胀系数差的缩小效果。另外，由于在副芯部1的正上方不会形成导通端子的布线的卷绕，因此能够实现导通该端子的传送线路的低电感化或低阻抗化。对于副芯部1和副芯容纳部100h的剖面形状，可以采用与利用图13～图16进行说明的形状同样的形状。
另一方面，在图7的中间基板(布线基板)500中，副芯部1的第一主表面的外周边部与芯主体部100m的第一主表面共同用第一布线积层部61覆盖，该第一布线积层部61交互层积了由高分子材料构成的电介质层102和包括布线或者接地用或电源用的面导体的导体层。第一侧信号端子5s以露出第一布线积层部61的表面的方式形成。并且，在第一布线积层部61内，以与第一侧信号端子5s导通的方式，设有将信号传送线路导出到副芯部1的配置区域外侧的第一侧信号用布线108。第一侧信号用布线108的末端，以在副芯部1迂回的方式与形成于芯主体部100m的厚度方向上的信号用贯通孔导体109s导通。该结构能够将与排列外周部的信号用端子导通的布线能够引出面内外较多，因此，可以说，在第一端子阵列5的端子间距离小的情况下有利。对于副芯部1和副芯容纳部100h的剖面形状，可以采用与利用图13～图16进行说明的形状相同的形状。
另外，在上述的实施方式中，任意的副芯部1形成为比半导体集成电路元件2大的面积，也可以是副芯部1形成为与半导体集成电路元件2的投影区域大致相同的面积。并且，如图8的中间基板600所示，将第一端子阵列5的整体收纳在副芯部1的区域内，也可以是将副芯部1形成为比半导体集成电路元件1的面积小。另外，对于比半导体集成电路元件2位于外周上的端子的焊锡连接部6的连接状态的影响不太大的情况下，如图9的中间基板700所示，将副芯部1构成为比第一端子阵列5的区域更小面积也不是不可能的。对于副芯部1和副芯容纳部100h的剖面形状，可以采用与利用图13～图16进行说明的形状同样的形状。
另外，图10的中间基板800，是仅利用副芯部1中包含的一部分的陶瓷层52形成电容器、残余的陶瓷层52作为不包括电容的副芯主体1M的例子。对于副芯部1和副芯容纳部100h的剖面形状，采用利用图13～图16说明的形状同样的形状。
图11的中间基板900是进一步使图10的中间基板800发展的基板，是将积层电容器作为形成于副芯部1的主表面上的薄膜电容器部10的示例。薄膜电容器部10是形成电容器的多个电介质薄膜13(电介质层)和多个电极导体薄膜14、17(第一电极导体层14、第二电极导体层17)交互层积而成。薄膜电容器部10，由与第一侧第一种端子5a导通的第一电极导体层14、和与第一侧第二种端子5b导通的第二电极导体层17以由电介质薄膜13隔开的方式在层积方向上交互排列。通过电极导体薄膜14、17的多层化扩大合计面积，且与各电介质层的薄膜化效果相互作用，即使元件尺寸变小，能够使可以实现的静电容量大幅度增加。对于副芯部1和副芯容纳部100h的剖面形状，可以采用利用图13～图16说明的形状同样的形状。在图11中，随着贯通孔16、18的图示，电极导体薄膜14、17看起来向面内方向分开，实际上如图12所示，在贯通孔16、18以外的部分中形成面内方向的连续薄膜。另外，电介质薄膜13也同样(该结构对于图4～图11的积层电容器1也同样)。
电介质薄膜13的厚度例如是10nm～1000nm，更优选的是30nm～500nm。另一方面，电极导体薄膜14、17的厚度例如是10nm～500nm，更优选的是50nm～500nm。电极导体薄膜14、17和结合导体部15、19(与各个副芯部1的第一种副芯导体51a和第二种副芯导体51b导通)例如由Cu、Ag、Au或Pt等的金属构成，利用溅射、真空蒸镀等的气相成膜法形成，在本实施方式中利用真空蒸镀形成。另一方面，电介质薄膜13由氧化物或者氮化物等的无机电介质构成，利用高频溅射、反应性溅射、化学气相沉积法(Chemical Vapor Deposition，CVD)等气相成膜法形成。在本实施方式中，电介质薄膜13是由具有钙钛矿型结晶构造的复合氧化物、例如钛酸钡、钛酸锶和钛酸铅的一种或者两种或两种以上构成的氧化物薄膜利用溶胶凝胶(sol-gel method)法形成。
图19的中间基板1000，是将图4的中间基板200的副芯部1的积层电容器作为陶瓷基板11的示例。副芯部(陶瓷基板)11通过将含有构成陶瓷的原料粉末(本实施方式中使用玻璃陶瓷)的公知的陶瓷基材多层板和在通过冲孔或激光穿孔等形成通孔中填充金属粉末膏得到的部分层积、烧固而成，由此，将上述的副芯导体51a、51b作为层积通孔而形成。
Claims (24)
1.一种布线基板，其特征在于，
具有：基板芯(100)，由芯主体部(100m)和副芯部(1)构成，所述芯主体部(100m)由高分子材料构成为板状，且在第一主表面上以减少自身厚度的方式开口形成有副芯容纳部(100h)，所述副芯部(1)由比上述芯主体部(100m)线膨胀系数小的材料构成为板状，且以与上述芯主体部(100m)在厚度方向一致的方式被收纳在上述副芯容纳部(100h)内；以及
填充结合部(55)，由填充上述副芯容纳部(100h)的内周面和上述副芯部(1)的外周面间的间隙的高分子材料构成，
还具有：第一端子阵列(5)，形成于上述基板芯(100)的第一主表面侧，由一个作为电源端子、另一个作为接地端子起作用的第一侧第一种端子(5a)及第一侧第二种端子(5b)、和第一侧信号端子(5s)构成；以及
第二端子阵列(7)，形成在上述基板芯(100)的第二主表面侧，由分别与第一侧第一种端子(5a)和第二种端子(5b)导通的第二侧第一种端子(7a)和第二侧第二种端子(7b)、以及与所述第一侧信号端子(5s)导通的第二侧信号端子(7s)构成，
上述第一端子阵列(5)，以在与上述基板芯(100)的板面平行的基准面的正投影中与上述副芯部(1)的投影区域重叠的位置关系而形成，
并且，上述副芯容纳部(100h)，其由与上述副芯部(1)的板面平行的平面剖开的剖面的内周边为四边形，且在其角部形成尺寸为0.1mm～2mm的倒圆部(R)或倒角部(T)。
2.一种布线基板，其特征在于，
具有：基板芯(100)，由芯主体部(100m)和副芯部(1)构成，所述芯主体部(100m)由高分子材料构成为板状，且在第一主表面上以减少自身厚度的方式开口形成有副芯容纳部(100h)，所述副芯部(1)由比上述芯主体部线膨胀系数小的材料构成为板状，且以与上述芯主体部(100m)在厚度方向一致的方式被收纳在上述副芯容纳部(100h)内；以及
填充结合部(55)，由填充上述副芯容纳部(100h)的内周面和上述副芯部(1)的外周面间的间隙的高分子材料构成，
还具有：第一端子阵列(5)，形成于上述基板芯(100)的第一主表面侧，由一个作为电源端子、另一个作为接地端子起作用的第一侧第一种端子(5a)及第一侧第二种端子(5b)、和第一侧信号端子(5s)构成；以及
第二端子阵列(7)，形成在上述基板芯(100)的第二主表面侧，由分别与上述第一侧第一种端子(5a)和第二种端子(5b)导通的第二侧第一种端子(7a)和第二侧第二种端子(7b)、以及与所述第一侧信号端子(5s)导通的第二侧信号端子(7s)构成，
上述第一端子阵列(5)，以在与上述基板芯(100)的板面平行的基准面的正投影中与上述副芯部(1)的投影区域重叠的位置关系而形成，
并且，上述副芯容纳部(100h)，其由与上述副芯部(1)的板面平行的平面剖开的剖面的内周边，仅由向外凸出的曲率半径为0.1mm或0.1mm以上的曲线部(B)构成。
3.根据权利要求1或2所述的布线基板，其特征在于，
上述副芯部(1)是组装积层电容器(2)而成，该积层电容器(2)按顺序层积有：
与上述第一侧第一种端子(5a)和上述第二侧第一种端子(7a)导通的第一电极导体层(51a)；
电介质层(13)；以及
与上述第一侧第二种端子(5b)和上述第二侧第二种端子(7b)导通的第二电极导体层(51b)。
4.根据权利要求2所述的布线基板，其特征在于，
上述副芯容纳部(100h)，其上述剖面的内周边被形成为圆形(C)。
5.根据权利要求1至4中任一项所述的布线基板，其特征在于，
上述副芯部(1)，其由与该副芯部的板面平行的平面剖开的剖面的外周边为四边形，且在其角部上形成尺寸为0.1mm～2mm的倒圆部(1c(r))或倒角部(1c(t))。
6.根据权利要求1至4中任一项所述的布线基板，其特征在于，
上述副芯部(1)，其由与上述副芯部(1)的板面平行的平面剖开的剖面的外周边，仅由向外凸出的曲率半径为0.1mm或0.1mm以上的曲线部(B’)构成。
7.根据权利要求6所述的布线基板，其特征在于，
上述副芯部(1)，其上述剖面的外周边被形成为圆形(C’)。
8.根据权利要求1至7中任一项所述的布线基板，其特征在于，
上述第一端子阵列(5)，以如下位置关系形成：在与上述基板芯(100)的板面平行的基准面的正投影中，在上述副芯部(1)的投影区域内包含其整体。
9.根据权利要求1至8中任一项所述的布线基板，其特征在于，
上述基板芯(100)，其上述芯主体部(100m)的第一主表面与上述副芯部(1)的第一主表面由第一布线积层部(61)覆盖，该第一布线积层部(61)层积有由高分子材料构成的电介质层(102)、和包括布线或者接地用或电源用的面导体的导体层(108)，上述第一端子阵列(5)露出形成在该第一布线积层部(61)的第一主表面上。
10.根据权利要求9所述的布线基板，其特征在于，
与上述第一端子阵列(5)的上述第一侧第一种端子(5a)和第一侧第二种端子(5b)对应、且分别与上述第二端子阵列(7)的上述第二侧第一种端子(7a)和第二侧第二种端子(7b)导通的第一种副芯导体(51a)和第二种副芯导体(51b)，形成在上述副芯部(1)的厚度方向上，该第一种副芯导体(51a)和第二种副芯导体(51b)，经由以贯穿上述第一布线积层部(61)的上述各电介质层(102)的形式形成的通孔导体(107)，分别与上述第一侧第一种端子(5a)和第一侧第二种端子(5b)导通。
11.根据权利要求9或10所述的布线基板，其特征在于，
在上述第一端子阵列(5)中，上述第一侧第一种端子(5a)和第一侧第二种端子(5b)被配置在阵列内侧区域，上述第一侧信号端子(5s)被配置在阵列外侧区域，
在上述第一布线积层部(61)内以与上述第一侧信号端子(5s)导通的方式设有第一侧信号用布线(108)，该第一侧信号用布线(108)，将信号传送线路导出到上述副芯部(1)的配置区域的外侧，并且该第一侧信号用布线(108)的末端，以在上述副芯部(1)迂回的方式，与上述主体部(100m)的厚度方向上形成的信号用贯通孔导体(109s)导通。
12.根据权利要求1至8中任一项中所述的布线基板，其特征在于，
构成上述第一端子阵列(5)的上述第一侧第一种端子(5a)和上述第一侧第二种端子(5b)露出形成在上述副芯部(1)的第一主表面上，与上述第一端子阵列(5)的上述第一侧第一种端子(5a)和第一侧第二种端子(5b)对应、且分别与上述第二端子阵列(7)的上述第二侧第一种端子(7a)和第二侧第二种端子(7b)导通的第一种副芯导体(51a)和第二种副芯导体(51b)，形成在该副芯部(1)的厚度方向上。
13.根据权利要求12所述的布线基板，其特征在于，
上述副芯部(1)的第一主表面的外周边部与上述芯主体部(100m)的第一主表面，由第一布线积层部(61)覆盖，该第一布线积层部(61)层积有由高分子材料构成的电介质层(102)、和包括布线或者接地用或电源用的面导体的导体层，上述第一侧信号端子(5s)以露出在该第一布线积层部(61)的表面上的方式形成，
在上述第一布线积层部(61)内以与上述第一侧信号端子(5s)导通的方式设有第一侧信号用布线(108)，该第一侧信号用布线(108)将信号传送线路导出到上述副芯部(1)的配置区域的外侧，并且该第一侧信号用布线(108)的末端，以在上述副芯部(1)迂回的方式，与上述芯主体部(100m)的厚度方向上形成的信号用贯通孔导体(109s)导通。
14.根据权利要求1至13中任一项中所述的布线基板，其特征在于，
上述副芯部(1)，以具有与上述第一端子阵列(5)的形成区域相同或比其大的面积的方式形成。
15.根据权利要求1至13中任一项中所述的布线基板，其特征在于，
上述副芯部(1)的绝缘部主要由陶瓷构成。
16.根据权利要求15所述的布线基板，其特征在于，
上述陶瓷由氧化铝或玻璃陶瓷构成。
17.根据权利要求1至16中任一项中所述的布线基板，其特征在于，
上述副芯部(1)由烧成积层陶瓷电容器构成。
18.根据权利要求1至16中任一项中所述的布线基板，其特征在于，
上述积层电容器(2)由形成于上述副芯部(1)的主表面上的薄膜电容器构成。
19.一种内置于布线基板中的布线基板内置用电容器，具有：第一电极导体层(14)；与上述第一电极导体层(14)相对的第二电极导体层(17)；以及介于上述第一电极导体层(14)与上述第二电极导体层(17)之间的电介质层(52)，其特征在于，
在上述布线基板内置用电容器的外周边的至少一个部位的角部上，形成倒角尺寸为0.6mm或0.6mm以上的倒角部(1b(t))、和曲率半径为0.6mm或0.6mm以上的倒圆部(1b(r))中的至少任意一个。
20.根据权利要求19所述的布线基板内置用电容器，其特征在于，
上述倒角部(1b(t))的倒角尺寸和上述倒圆部(1b(r))的曲率半径为0.8mm～1.2mm。
21.根据权利要求19或20所述的布线基板内置用电容器，其特征在于，
在多处形成上述倒角部(1b(t))，在多个上述倒角部(1b(t))中，一个上述倒角部(1b(t))与其他的上述倒角部(1b(t))的上述倒角尺寸不同。
22.根据权利要求19至21中任一项中所述的布线基板内置用电容器，其特征在于，
在多处形成上述倒圆部(1b(r))，在多个上述倒圆部(1b(r))中，一个上述倒圆部(1b(r))与其他的上述倒圆部(1b(r))的上述曲率半径不同。
23.根据权利要求19至21中任一项中所述的布线基板内置用电容器，其特征在于，
上述电介质层(52)的线膨胀系数，比上述布线基板的线膨胀系数小，且比安装到上述布线基板上的半导体芯片的半导体基板的线膨胀系数大。
24.一种布线基板，其特征在于，具有：
具有电容器容纳部(100h)的布线基板主体；
在上述电容容纳部(100h)中容纳的权利要求19至22中任一项所述的布线基板内置用电容器；以及
填充到上述主体部(100)和上述副芯部(1)间的间隙的填充结合部(55)。
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