CN1574301A - 陶瓷封装及其制造方法 - Google Patents
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Abstract
本发明涉及在内端子和外端子之间提供改进的连接图形结构的多层陶瓷封装及其制造方法。该陶瓷封装安装至少一个元件且通过依次层叠的多个陶瓷片形成。内部图形形成在陶瓷片的至少一部分中。盖子安装在空腔上的层状结构上,以保持空腔气密。外部连接端子形成在层状结构的外部。内部连接图形分开水平地形成在至少两个陶瓷片中,与外部连接端子电连接;内部连接端子形成在空腔内,与元件和内部连接图形的至少一部分电连接。
Description
技术领域
本发明涉及将元件安装在内部空腔中的多层陶瓷封装及其制造方法,更具体涉及在内端子和外端子之间提供改进的连接图形结构的多层陶瓷封装及其制造方法。
背景技术
低温共烧结陶瓷(LTCC)技术主要制备体现为多个印刷电路基片上给定电路的无源元件(R,L和C),主要基于玻璃陶瓷来制造,用电导率优良的金属例如银(Ag)和铜(Cu)经由丝网印刷,依次层叠印刷电路基片,然后共烧结陶瓷和金属导体(在约1000℃或更低的温度下),以便制造多芯片模块(MCMs)和多芯片封装。
由于能够共烧结陶瓷和金属的工艺性能,LTCC技术有利地实现在一个模块之内无源元件(R、L、C),以便用减小的尺寸可以获得合成元件或模块。
LTCC衬底根据实现嵌入的无源元件可以体现为封装上系统(SOP)的性能使从表面安装器件(SMD)产生的寄生效应最小。还具有通过减小表面安装中的从焊料区产生的电噪声信号提高导电性能,以及通过减小焊料数目提高可靠性的优点。LTCC衬底通过热膨胀系数的控制还可以使谐振频率(Tf)的温度系数最小,以便调整介质谐振器的性能。
LTCC衬底可以安装有源元件例如表面声波(SAW)滤波器和功率放大器模块(PAM)以实现多功能模块。具体,通过在LTCC衬底中形成用于容纳SAW滤波器芯片的空腔,或通过安装SAW滤波器芯片在LTCC衬底的外表面上可以将SAW滤波器安装在LTCC衬底上。
将SAW滤波器安装在空腔内可以有利地减小器件尺寸和节省材料成本,因此被分为减小器件尺寸和节省材料成本有利的设计策略。但是,在将元件容纳在LTCC衬底的空腔中的封装中,如果安装在空腔中的元件至少需要预定的气密级别,那么需要保持LTCC衬底为需要的气密级别,以保护内部元件不受外部环境影响,由此确保元件正常工作。
具体,在SAW滤波器中,安装空腔至少需要预定的气密级别,保持LTCC封装需要的气密级别是麻烦的。
图1是其内内部容纳有元件的常规陶瓷封装的剖面图。
参考图1,陶瓷封装包括定义基板层11的多层陶瓷片,其上安装元件12,以及其中形成空腔19的中间层或空腔层10。元件12例如SAW滤波器通过导电键合装置18等安装在空腔19中。在空腔层10的顶上,通过粘结层14安装用于保持封装的空腔19气密的覆盖层或盖子13。
形成用于将空腔19中的元件12与外部端子16连接的内部连接图形15和15′(参见图2),以便元件12可以与外部交换信号。连接图形15和15′通过陶瓷衬底的内部与外部端子连接,且连续地存在于依次层叠的几个陶瓷片特定的一个中。
更详细地描述,图2是用于安装图1中的陶瓷封装元件的基板层11的平面图。内部连接图形15连续地形成在用于将空腔19中的元件12与外部端子16连接的基板层11中。
图3是接地层的平面图,用作与放置在空腔19上的盖13连接的地面。在图3中,连续连接图形15′形成在空腔层10上,以便与外部端子16′连接。
在具有如图2和3所示的陶瓷多层基片中的连接图形层的陶瓷封装的制造中,根据陶瓷片之间的粘结压力将陶瓷片与设置在陶瓷片中的连接图形层键合在一起。亦即,连接图形从空腔内部到陶瓷封装外部连续地形成在相应层中,形成从外部到外端子16和16′以及连接图形层15和15′产生泄漏的通路。泄漏通路难以保持空腔气密为至少预定的级别。
容纳在陶瓷多层衬底的空腔中的元件具有降低的真空度或气密度的这种现象称为泄漏缺陷。泄漏缺陷是由图形结构引起的,即在陶瓷多层衬底中的内部连接图形在公共层上从衬底的外端子延伸到空腔内部。众所周知泄漏传播通路存在于连接端子的图形中。
而且,为了使陶瓷片与插入陶瓷片中的连接图形层紧密地接触相对于依次层叠的陶瓷片施加过量的压力容易损坏其上安装元件的底部的平坦度,以致元件可以被有缺陷地安装。
图4是其内内部容纳有元件的另一常规陶瓷封装的剖面图。与图1的陶瓷封装一样,图4中的陶瓷封装包括其上安装元件22的基板层11以及其中形成空腔29的中间层或空腔层20。元件22例如SAW滤波器通过导电键合装置28容纳于空腔29中。覆盖层或盖子23通过键合装置24安装在空腔29上的空腔层20的顶上,以便保持空腔29气密。
形成用于使内端子27和外端子26之间能够交换信号的内部连接图形25,内端子27与内部安装的元件22接触,以便内部元件22可以与外部交换信号。通过填充导电材料到内端子27下面依次层叠的陶瓷片的通孔内形成连接图形25。
图4中的陶瓷封装结构与图1的区别在于:外端子形成在陶瓷封装的横向部分以及水平地形成内部连接图形。为了进一步提高空腔的气密性,图4中的结构没有横向连接的端子。
但是,垂直连接内端子与外端子的连接图形的上述结构约束用于在内部元件下的陶瓷多层片上实现电路元件的电路图形的设计机动性。亦即,缺点是:具有上述封装结构仅适用于其中附加图形不形成在封装内作为电路元件的简单封装,例如SAW封装或振荡器。
而且,向下延伸以形成内部连接图形的通孔产生设计限制:具有预定直径的通孔必须形成在陶瓷衬底上。这些导致封装的尺寸减小困难。
因此,需要可以解决上述问题的陶瓷封装的制造技术。
发明内容
本发明致力解决现有技术的上述问题,因此本发明的目的是提供一种陶瓷封装,防止沿泄漏通路从外部发生泄漏,以便消除泄漏缺陷。
本发明的另一个目的是防止有缺陷的元件安装,有缺陷的元件安装是由于为了防止陶瓷封装的制造中的泄漏缺陷,过量的压紧陶瓷片引起用于安装元件的底部的平坦度退化而导致的。
本发明的又一个目的是提供一种陶瓷封装,可以提高用于形成陶瓷多层片的电路元件的图形的设计机动性和减小产品的尺寸。
根据本发明的一个方面,为了实现该目的,提供一种用于内部安装至少一个元件的陶瓷封装,包括:通过依次层叠多个陶瓷片形成的层状结构,具有用于容纳元件的内部空腔和在陶瓷片的至少一部分中的内部图形;安装在空腔上的层状结构上以保持空腔气密的盖子;形成在层状结构的外部上的外部连接端子;在至少两个陶瓷片中分开水平形成以与外部连接端子电连接的内部连接图形;以及形成在空腔内与元件和内部连接图形的至少一部分电连接的内部连接端子。
优选地,分开的内部连接图形通过通孔电连接。还优选地,内部连接图形分开地形成在邻近的陶瓷片中。
优选地,内部连接图形包括邻近盖子形成的上内部连接图形和与内部连接端子相连接的下内部连接图形。更优选地,下内部连接图形包括形成在陶瓷片上的第一图形,作为与此电连接的内部连接端子,以及与外部连接端子连接且形成在不同于第一图形的第二陶瓷片中的第二图形,上内部连接图形包括形成在其上安装盖子的层上的第一图形,以及与外部连接端子连接且形成不同于在第一图形的陶瓷片上的第二图形。
本发明陶瓷封装还包括用于在下内部连接图形底下的至少一个陶瓷片中实现电路元件的内部图形。
根据本发明的另一方面,为了实现该目的,提供一种能将元件安装在空腔内的陶瓷封装的制造方法,该方法包括以下步骤:制备多个陶瓷片;在陶瓷片至少一部分中形成图形层以实现电路元件;形成外部连接端子,用于与外部进行信号交换,以及形成与部分陶瓷片中的元件相连接的内部连接端子;在至少两个陶瓷片上分开地形成内部连接图形,用于将外部连接端子或在空腔上的盖子与内部端子连接;在陶瓷片的一部分中形成导电通孔以电连接形成在陶瓷片中分开的内部连接图形;以及依次层叠陶瓷片。
优选地,内部连接图形分开地形成在相邻的陶瓷片中。内部连接图形包括邻近盖子形成的上内部连接图形和与内部连接端子相连接的第二内部连接图形。
优选地,下内部连接图形包括形成在陶瓷片上的第一图形,如用于电连接的内部连接端子,以及第二图形与外部连接端子连接,且形成在不同于第一图形的第二陶瓷片中,以及上内部连接图形包括形成在其上安装盖子的层上的第一图形,以及与外部连接端子连接,且形成在不同于第一图形的陶瓷片上的第二图形。
还优选地,在下内部连接图形下面的至少一个陶瓷片中提供用于实现电路元件的内部图形。
附图说明
从下面结合附图的详细说明将更清楚地理解本发明的上述及其他目的、特点及其他优点,其中:
图1是其内内部容纳有元件的常规陶瓷封装的剖面图;
图2是图1中的陶瓷封装的基板层的平面图,其上内安装元件;
图3是在图1的陶瓷封装中的空腔上的接地层的平面图;
图4是其内具有内安装元件的另一常规陶瓷封装的剖面图;
图5是本发明的陶瓷封装的剖面图;
图6是图5中的部分A的放大图;
图7A是图5中所示的陶瓷封装的基板层的平面图,基板层上内部地安装元件;
图7B是具有与图7A中所示的基板层相连接的连接图形的陶瓷片的平面图;
图8A是图5所示的陶瓷封装中的空腔上的接地层的平面图;
图8B是具有与图8A中所示的接地层相连接的连接图形的陶瓷片的平面图;
图9是具有本发明的陶瓷封装结构的高频模块陶瓷片的透视图;以及
图10是替换图5中所示的陶瓷封装的剖面图。
具体实施方式
下面参考附图详细说明本发明的优选实施例。
封装结构
图5是本发明的陶瓷封装的剖面图。图5中的陶瓷封装包括由依次层叠的多个陶瓷片制成的层状结构,在层状结构顶上的覆盖层或盖子,形成在层状结构的外部的外部连接端子,以及连接到层状结构的空腔的内部连接端子。
在本发明的陶瓷封装中的层状结构100和101包括依次层叠的多个材料片以形成单个封装,其中适当地选择表现出电、介质以及磁特性的材料片。具体,每个材料片一般使用预定厚度的陶瓷印刷电路基片,且以预定的结构在每个材料片上涂敷金属涂层以形成图形层。依次层叠多个这种类型的图形层以执行几个电路元件的功能。图形层由金属例如银(Ag)和铜(Cu)制成。然后在金属的熔化点温度下共烧结依次层叠的上述类型的几个陶瓷片,以获得层状结构,称为低温共烧结陶瓷(LTCC)衬底。
层状结构包括其上安装元件102的基板层101,覆盖基板层101其中形成空腔109的中间或空腔层100。通常,空腔109形成在层状结构的中心部,以提供一个空间,亦即其中容纳元件的空腔109。容纳在空腔109中的一些元件需要气密空腔109。为了保持气密性,盖子103通过键合装置安装在空腔109之上。
同时,内部图形115形成在基板层101的一些或整个部分中,层状结构的空腔层100起电路元件的作用。
而且,容纳在气密空腔内的元件的例子包括表面声波(SAW)滤波器、包含有源元件例如晶体管的功率放大器模块(PAM)。由于这些元件根据外部环境例如湿气、温度和灰尘易于严重地改变它们的性能,因此要求容纳元件的空腔保持气密,以便保护元件不受外部环境影响。
外部连接端子106形成在层状结构的外部,用于与外部交换信号。根据设计需要外部端子106可以形成在层状结构的任一区域中,但是当产品最小化和图形设计复杂时,通常形成在多层陶瓷片的横向部分。本发明也一样,陶瓷封装的外部端子与封装的横向部分中的内部图形连接,以便能交换信号。
容纳在层状结构的空腔109中的元件102与内部连接端子108电连接,内部连接端子108还与外部连接端子电连接,以使元件102和外部之间能交换信号。
在基板和空腔层100和101之间形成下内部连接图形105、107和110以使内部连接端子108与外部连接端子106连接。在层叠的陶瓷片的不同层上分开形成下内部连接图形105、107和110。
内部连接图形
图5图示了形成在基板层101中的下内部连接图形105、107和110连同形成在空腔层100顶部中的上内部连接图形105′、107′和110′。首先描述基板层101中的下内部连接图形105、107和110。
图6是图5中的部分A的放大图。在本发明的陶瓷封装中,用于将内部连接端子108与外部连接端子106连接的下内部连接图形105、107和110分跨如图6所示的至少两个陶瓷片。
内部连接图形可以包括邻近盖子103形成的上内部连接图形105′、107′和110′以及导向内部连接端子108的下内部连接图形105、107和110。上内部连接图形105′、107′和110′通过键合装置104与盖子103的下侧接触。上内部连接图形主要用于执行接地功能,不与内部连接端子108连接。
而且,下内部连接图形105、107和110用于将内部连接端子108与外部连接端子连接,内部连接端子108与容纳在空腔109内部的元件102接触。具体,第一图形110水平地形成在第一陶瓷片121上,第二图形105水平地形成在第二陶瓷片122上,通过通孔107与第一图形110电连接。
通孔107用导电材料填充并穿过形成第一图形110的陶瓷片121,其中第一陶瓷片121和第二陶瓷片122彼此邻近形成。应当理解描述内部连接图形仅仅用于说明的目的,而不是限制本发明的范围。亦即,内部连接端子可以分开形成在三个或更多陶瓷片中。
第一图形110可以位于第二图形105的上面,如图5所示。另外,如图10所示,第一图形110可以位于第二图形105之下。在图10的内部连接图形中,通孔107穿过形成第二图形105的陶瓷片122。
图7A图示了图5中的陶瓷封装的基板层101的最高陶瓷片121的平面图。在图7A中,内部连接图形的第一图形110不延至设置外端子的外周边,而是延至远离外周边预定间隙的位置。共烧结共同由陶瓷制成的空腔层100和基板层101,通过间隙互相直接接触,以形成完全密闭的空腔。导电通孔107形成在第一图形110的端部,用于使第一图形110与图7B中所示的第二图形105电连接。
在现有技术中,在依次层叠陶瓷片的工艺中,由于常规的内部连接图形形成在单个陶瓷片上,并延至衬底的外周边,因此在其上形成内部连接图形的片的表面上产生泄漏。本发明的结构起防止上述问题的作用。
图7B中所示的第二图形105与图7A中第一图形110连接。第二图形105与外部连接端子106连接,并向内延伸预定的长度。第二图形105通过通孔107与第一图形110连接,通孔107形成在第一图形110中。结果,第二图形105使内部连接端子与外部连接端子106连接。
通过形成图7B中所示的第二图形可以基本上除去现有技术的泄漏通路。陶瓷片122中的第二图形包括以小的长度形成在陶瓷片之间的内部图形105,以缩短泄漏通路,由此防止泄漏。第二图形105不延伸到空腔中,有利地防止从陶瓷片内部产生泄漏。
图8A图示了图5所示的陶瓷封装中的空腔上的接地层的平面图。在图8A中,第一图形110′形成空腔上的接地层的第一陶瓷片123上。第一图形110′不与外部连接端子连接,而是仅仅形成在陶瓷片123之内,与基板层中的内部连接图形一样。
图8B图示了第一陶瓷片123底下的第二陶瓷片124,其中形成在第二陶瓷片124中的第二图形105′与第一图形110′连接。第二图形105′与外部连接端子106连接,并向内延伸直到接触第一图形110′的通孔107′的位置。
上内部连接图形也分开地形成在两个陶瓷片中,以便该封装从内部或外部基本上没有泄漏通路。
如上述附图所示,内部连接图形朝陶瓷封装的横向部分的方向水平延伸,分开通过至少两个片,由此防止泄漏通路。连接图形不形成在陶瓷封装的下面以防止由依次层叠大量陶瓷片形成的陶瓷封装的内部电路图形设计区域减小,由此提高电路图形的设计机动性。之后详细描述这些性能。
图9图示了构成用于形成高频模块的介质层状结构的介质片的结构,作为本发明示例性陶瓷封装。在图9中,第一至第七介质片S1至S7形成基板层101,起下层状结构的作用,第八至第十六介质片S8至S16形成上空腔层100,其上安装元件。
图9中示出的高频模块具有同向双工器和SAW双工器的结合结构,其中同向双工器起将通过天线接收的信号分布到第一或第二通信系统并从第一或第二通信系统传送信号到天线的作用。同时,SAW双工器将来自同向双工器的信号传送到第一通信系统的接收块并从第一通信系统的发射块发送信号到同向双工器。
为了在一个封装中包含同向双工器和SAW双工器,在多层基片中形成多个电路元件。参考图9,通过第三至第六介质片S6形成电容器图形层510,通过第七至第九介质层S9形成电感图形层520。通过第十至第十六介质层S10至S16形成接地和电感图形层500,最低片S1形成粘附层530,粘附多个器件例如二极管、MLCC和电阻器。
如上所述,根据目前趋势,该技术逐渐地使在一个陶瓷封装中提供的组合模块商业化,以执行多功能。组合模块执行几个功能,例如同向双工器和双工器。为了通过图形实现这些功能,不仅需要在空腔层100中,而且需要在逐渐增加集成度的封装的基板层101中形成几个电路图形。结果,向下垂直于封装的底部形成通孔而不影响用于在封装中实现电路元件的图形设计变得几乎不可能。
因此,如上所阐述,本发明的陶瓷封装可以应用于具有内部电路图形的任一封装结构,内部电路图形用于体现为在下内部连接图形底下的陶瓷片中的几个电路元件。这种陶瓷封装通过防止用于形成内电路图形的区域的减小,提高设计机动性,因为不垂直于封装的底部形成连接图形。
制造工艺
根据如下步骤进行本发明的陶瓷封装制造工序:
a)制备多个陶瓷片:
在本发明的陶瓷封装中,用于形成层状结构的陶瓷片是预定厚度的陶瓷印刷电路基片,每一陶瓷片上以预定形成覆有金属涂层,以形成图形层。层叠在陶瓷片上的该些类型的图形层起几个电路元件的作用。图形层由金属例如Ag和Cu制成。
本发明的陶瓷封装中使用的陶瓷片是如此制备:层叠陶瓷片,形成用于容纳几种类型的元件的空腔。
b)形成图形层,以在陶瓷片的至少一部分上获得电路元件:
图形层形成在陶瓷片的至少一部分上以获得电路元件。图形层构成无源元件(R、L、C),因此其中之一体现为给定电路,用图5中的参考数字115表示。在大量的陶瓷片中形成图形层,通过图形层的结合获得电路元件的LTCC技术具有能够共烧结陶瓷和金属的工艺性能,有利地在一个模块中形成无源元件,由此减小组合元件的尺寸和厚度。
而且,根据陶瓷封装的设计要求可以在陶瓷层的至少一部分中分别实现图形层。
c)形成外部连接端子,用于与外部进行信号交换,以及形成与部分陶瓷片中的元件相连接的内部连接端子:
在部分陶瓷片上,具体,在图5所示的基板层101的最高表面,形成与形成在衬底外部中的外部连接端子106和容纳在衬底中的元件相连接的内部连接端子108。
d)在至少两个陶瓷片上分开形成内部连接图形,用于使内部端子与外部连接端子或安装在空腔上的盖子相连接:
在上述工艺步骤之后,形成内部连接图形,使内部连接端子与外部连接端子电连接或使盖子与外部连接端子电连接。在此情况下,内部连接图形分开地形成在至少两个陶瓷片上,而不是如现有技术一样连续地形成在一个陶瓷片上。这种分开形成可以参见图5至8B和图10。
水平地形成用于使内部连接端子108与外部连接端子106连接的内部连接图形,例如跨越如图6所示的两个陶瓷片。亦即,第一图形110水平地形成在第一陶瓷片121上,以与内部连接端子相连接,第二图形105水平地形成在第二陶瓷片122上,以与第一图形110相连接。
因为分开地形成在至少两个陶瓷片之间,因此内部连接图形有利地避免形成泄漏通路。同样,连接图形不形成在陶瓷封装的下面,以防止通过依次层叠陶瓷片实现的陶瓷封装的内部图形设计区域的减小,由此提高设计的机动性。
e)在至少部分陶瓷片中形成导电通孔以电连接分开的内部连接图形:
第一图形110和第二图形105通过通孔107电连接。参考图6,通孔形成在具有内部连接图形的两个陶瓷片之一上。通孔起电连接分开的内部连接图形的作用。
f)层叠陶瓷片:
在上述步骤之后以预定的压力压紧陶瓷片,形成陶瓷封装。由于不同于现有技术,上述结构避免在封装内形成泄漏通路,因此具有不需要过量的层叠压力的优点。
如上所阐述,本发明防止形成泄漏通路,沿泄漏通路从外部发生泄漏,以致陶瓷封装没有任何泄漏缺陷。本发明陶瓷封装还可以保持提高的气密度级别。
而且,本发明可以防止有缺陷的元件安装,有缺陷的元件安装是由于为了防止陶瓷封装的制造中的泄漏缺陷,过量的压紧陶瓷片引起用于安装元件的底部的平坦度退化而导致的。
而且,本发明可以提高用于形成陶瓷多层片的电路元件的图形的设计机动性,以及减小产品的尺寸。
尽管已经参考具体示例性实施例描述了本发明,但是本领域的技术人员应当明白可以改变或修改该实施例,而不脱离由附加的权利要求所限定的本发明的范围和精神。
Claims (13)
1.一种用于内部安装至少一个元件的陶瓷封装,包括:
通过依次层叠多个陶瓷片形成的层状结构,具有容纳元件的内部空腔和在陶瓷片的至少一部分中的内部图形;
安装在空腔上的层状结构上以保持空腔气密的盖子;
形成在层状结构的外部上的外部连接端子;
分开水平地形成在至少两个陶瓷片中以与外部连接端子电连接的内部连接图形;以及
形成在空腔内与元件和内部连接图形的至少一部分电连接的内部连接端子。
2.如权利要求1所述的陶瓷封装,其中分开的内部连接图形通过通孔电连接。
3.如权利要求1所述的陶瓷封装,其中内部连接图形分开地形成在相邻的陶瓷片中。
4.如权利要求1所述的陶瓷封装,其中内部连接图形包括邻近盖子形成的上内部连接图形和与内部连接端子相连接的下内部连接图形。
5.如权利要求4所述的陶瓷封装,其中下内部连接图形包括形成在陶瓷片上的第一图形,作为与此电连接的内部连接端子,以及与外部连接端子连接并形成在不同于第一图形的第二陶瓷片中的第二图形。
6.如权利要求4所述的陶瓷封装,其中上内部连接图形包括形成在其上安装盖子的层上的第一图形,以及与外部连接端子连接并形成在不同于第一图形的陶瓷片上的第二图形。
7.如权利要求4所述的陶瓷封装,还包括用于在下内部连接图形底下的陶瓷片的至少一个中实现电路元件的内部图形。
8.一种能将元件安装在空腔内的陶瓷封装的制造方法,该方法包括以下步骤:
制备多个陶瓷片;
在陶瓷片至少一部分中形成图形层以实现电路元件;
形成外部连接端子,用于与外部进行信号交换,以及形成与部分陶瓷片中的元件相连接的内部连接端子;
在至少两个陶瓷片上分开地形成内部连接图形,用于使外部连接端子与空腔上安装的盖子或与内部端子连接;
在部分陶瓷片中形成导电通孔,以电连接分开地形成在陶瓷片中的内部连接图形;以及
依次层叠陶瓷片。
9.如权利要求8所述的制造方法,其中内部连接图形分开地形成在相邻的陶瓷片中。
10.如权利要求8所述的制造方法,其中内部连接图形包括邻近盖子形成的上内部连接图形和与内部连接端子相连接的第二内部连接图形。
11.如权利要求10所述的制造方法,其中下内部连接图形包括形成在陶瓷片上用于与内部连接端子电连接的第一图形,以及与外部连接端子连接,并形成在不同于第一图形的第二陶瓷片中的第二图形。
12.如权利要求10所述的制造方法,其中上内部连接图形包括形成在其上安装盖子的层上的第一图形,以及与外部连接端子连接并形成在不同于第一图形的陶瓷片上的第二图形。
13.如权利要求10所述的制造方法,其中在下内部连接图形底下的至少一个陶瓷片中提供用于实现电路元件的内部图形。
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US6445254B1 (en) * | 2000-04-06 | 2002-09-03 | Nihon Dempa Kogyo Co., Ltd. | Crystal oscillator and method of bonding IC chip useful for fabricating crystal oscillator |
US6384473B1 (en) * | 2000-05-16 | 2002-05-07 | Sandia Corporation | Microelectronic device package with an integral window |
US6407929B1 (en) * | 2000-06-29 | 2002-06-18 | Intel Corporation | Electronic package having embedded capacitors and method of fabrication therefor |
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