CN1819061B - 存储器元件以及正确读取操作窗控制的方法 - Google Patents

存储器元件以及正确读取操作窗控制的方法 Download PDF

Info

Publication number
CN1819061B
CN1819061B CN2005101151546A CN200510115154A CN1819061B CN 1819061 B CN1819061 B CN 1819061B CN 2005101151546 A CN2005101151546 A CN 2005101151546A CN 200510115154 A CN200510115154 A CN 200510115154A CN 1819061 B CN1819061 B CN 1819061B
Authority
CN
China
Prior art keywords
storage element
voltage
word line
current
voltage level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2005101151546A
Other languages
English (en)
Other versions
CN1819061A (zh
Inventor
谢文义
陈耕晖
洪俊雄
陈汉松
郭乃萍
林清淳
余传英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN1819061A publication Critical patent/CN1819061A/zh
Application granted granted Critical
Publication of CN1819061B publication Critical patent/CN1819061B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Landscapes

  • Read Only Memory (AREA)

Abstract

本发明披露一种存储器元件，其包括多条字线，以及在多种模式之一中操作且与上述这些字线中至少一条连接的多个存储器储存单元。该存储器元件亦包括多条参考字线及多个参考储存单元。各参考储存单元皆与上述这些操作模式中之一种对应，针对该对应模式供应一参考电流，且与上述这些参考字线中至少一条连接。亦可将来自参考储存单元的参考储存单元电流与一目标范围比较，若落在目标范围外，可因此调整在对应参考字线上的电压电平，使得参考电流落在目标范围之内(即，参考电流补偿)。

Description

存储器元件以及正确读取操作窗控制的方法
本发明主张2004年11月12日申请的美国临时专利申请案第60/627,087号的优先权，其标题为“存储器元件以及使用改良式参考储存单元补偿算法来做正确读取操作窗控制的方法(MEMORYDEVICE AND METHODS USING IMPROVED REFERENCE CELLTRIMMING ALGORITHMS FOR ACCURATE READ OPERATIONWINDOW CONTROL)”，且以引用方式并入本文中。
技术领域
本发明一般涉及非易失性存储器元件，更明确地说，是涉及使用改良式参考储存单元补偿算法来做正确读取操作窗控制的方法。
背景技术
存储器元件典型地包括存储器储存单元的阵列，其使用晶体管来储存逻辑状态：逻辑“1”或“0”。参考储存单元可用来读取或验证储存在存储器储存单元中的适当逻辑状态。例如，可将存储器储存单元的输出电压与参考储存单元的输出电压比较，且根据上述这些电压的比较，可因此决定已储存逻辑状态中之一种。此外，当写入或抹除存储器储存单元时，其产生的输出电压或信号可能由一些边际而与参考电压不同。因此，产生一正确参考电流(用以产生参考电压)在决定正确逻辑状态已储存在存储器储存单元中且在以适当速度读取方面亦很重要。
存储器储存单元随着时间可能会经历连续抹除及写入，其可造成个别存储器储存单元上的门限电压的变化。门限电压决定存储器储存单元是否适当地储存逻辑“1”或“0”。此外，在制造存储器元件时的过程变化亦可引起本体(native)门限电压差。用以产生参考电压或信号的已有方法在处理本体门限电压变化时具有缺失。例如，图1A为已有技术的参考储存单元103和存储器阵列储存单元102。参考储存单元103可通过调整参考字线(RWL)123上的DC电压电平，而提供一固定参考电流(用于产生参考电压)。可将此参考电压与存储器阵列储存单元102的输出电压比较，以决定存储器阵列储存单元102中的已储存逻辑状态。下表为在已有方案的不同读取模式期间，用于存储器阵列储存单元102的字线122及用于参考储存单元103的参考字线123上的电压电平。
  读取模式   WL电压   RWL电压
  使用者读取模式   AVX(4.1V)   RAVX(DC偏压)
  写入验证模式   AVX(5.2V)   RAVX(DC偏压)
  抹除验证模式   AVX(3.4V)   RAVX(DC偏压)
  其它读取/验证模式   AVX   RAVX(DC偏压)
参考上表，已有技术方案并未考虑本体门限电压变化。例如，为调整参考字线123上的电压电平，参考储存单元103保持在初始状态且不在已写入或抹除状态中操作。因此，所有读取、写入验证及抹除验证模式都共享相同参考储存单元103。通过在此已有方案中使用相同参考储存单元，施加于WL 122及RWL 123的电压电平不同(即，WL/RWL电压电平的非相随)。以此模式，当读取存储器阵列储存单元102中的数据位时，存储器阵列储存单元102及参考储存单元103用可造成不适当电压电平被比较的不同电压电平启动。结果，若从存储器阵列储存单元102读取不适当数据，则读取边际损失可能会发生。
图1B为用于图1A的已有存储器阵列储存单元的本体门限电压变化的效应图。如图示，读取AD、抹除验证EV、及写入验证PV电压电平为固定。然而，由于改变本体门限电压，不同存储器元件可具有不同循环边际。循环边际(CM)可取决于过程变化且因此影响存储器元件的可靠性。因此，为获得存储器元件的适当操作且保持绝佳数据可靠性及保持性，当与参考电压比较及读取储存在存储器储存单元中的逻辑状态时，应适应横跨存储器储存单元的不同本体门限电压。
因此，需要的是一种具有参考储存单元的改良式存储器元件，其提供适应于不同本体门限电压的参考电压或信号。
发明内容
本发明的一方面披露一种存储器元件，其包括多条字线，以及在多种模式之一中操作且与上述这些字线中至少一条连接的多个存储器储存单元。该存储器元件亦包括多条参考字线及多个参考储存单元。各参考储存单元皆与上述这些模式中之一种对应，上述这些参考储存单元用以根据相同之一参考电流，分别产生多个参考电压，该些参考电压分别对应至该些模式。
本发明另一方面披露内存组件之参考电压设定方法，其中在多个参考储存单元中的参考储存单元中选择第一参考位，该些参考储存单元分别对应至该些模式，用以根据相同之一参考电流，分别产生多个参考电压；写入在该参考储存单元中的该第一参考位；测量来自该参考储存单元的第一参考电流；及若来自该第一参考储存单元的该第一参考电流落在目标范围外，则调整第一参考字线的电压电平，该第一参考字线与该第一参考储存单元相互耦合。
本发明另一方面披露一种存储器元件方法，其中选择一参考储存单元。写入在已选定参考储存单元中的第一参考位及第二参考位。测量来自已选定参考储存单元的参考电流。若来自该参考储存单元的该参考电流系落在目标范围外，则调整参考字线的电压电平，该参考字线与该参考储存单元相互耦合。
附图说明
本说明书中所并入且构成本说明书其中一部份的附图所说明的是本发明的实施例和具体实施例，且其连同本说明可用来解释本发明的原理。在附图中：
图1A为通过使用可调整DC电压提供固定参考电流至参考字线的已有技术参考储存单元；
图1B为用于图1A的已有存储器阵列储存单元的本体门限电压变化的效应图；
图2A为使用源极感应方案的范例性存储器元件；
图2B为在一存储器储存单元中决定数据位的逻辑状态时，范例性电压相对于时间的示意图；
图3为用于参考电流补偿的范例性已写入参考储存单元；
图4A为用于参考电流补偿的范例性参考储存单元；
图4B-4D为范例性示意图，其为保持用于图4A的存储器储存单元的稳定本体门限电压的效应图；
图5为可用于图3及4A的实施例的参考电流补偿算法的范例性流程图；
图6A为对于一已写入参考储存单元的读取干扰及第二位效应；
图6B为克服图6A所述的读取干扰效应的参考电流补偿算法的范例性流程图；
图7为用于写入一参考位及其第二位的嵌入式自动算法的范例性流程图；
图8为WL/RWL电压控制系统图的实施例。
主要元件标记说明
102        存储器阵列储存单元
103        参考储存单元
122        字线
123    参考字线
200    存储器元件
202    存储器储存单元
203    参考储存单元
204    数据位
205    数据位
206    数据位
207    数据位
210    电流感应电压
212    参考电压
214    感应放大器
220    电流对电压转换器
222    电流对电压转换器/字线
302    存储器阵列储存单元
303    参考储存单元
307    参考位
322    字线
323    参考字线
401    参考位
402    参考位
403    参考位
404    参考位
433    参考储存单元
443    参考储存单元
453             参考储存单元
463             参考储存单元
603             参考储存单元
607             参考位
609             第二位
700             范例性流程
802             VCCR电压来源区块
804             AVX电压产生区块
806             RAVX电压产生区块
808             列解码及WL驱动区块
810             RWL解码及RWL驱动区块
EXT_PWR1        接针
EXT_PWR2        接针
具体实施方式
现将详细参照本发明的范例性具体实施例，其实施例附图在附图之中。尽其可能，所有附图中将依相同元件符号以代表相同或类似的部件。以下实施例和方法消除已有技术的缺失，且可提供适应于存储器储存单元的不同本体门限电压的参考电压或信号。
本发明之一实施例披露一种存储器元件，其包括多条字线，以及在多种模式之一中操作且与上述这些字线中至少一条连接的多个存储器储存单元。存储器元件亦包括多条参考字线及多个参考储存单元。各参考储存单元皆与上述这些模式中之一种对应，针对该对应模式供应一参考电流，及与上述这些参考字线中至少一条连接。在其它实施例中，来自参考储存单元的参考储存单元电流也可与目标范围比较，且若在目标范围外，可据以调整在对应参考字线上的电压电平，使得该参考电流落入目标范围之内(即，参考电流补偿)。
通过使参考储存单元对应于上述这些操作模式中之一种，可获得用于存储器元件的更稳定操作条件，使得各操作模式使用其自己的参考电流。此外，补偿参考电流使得其落入目标范围之内，可适应横跨存储器储存单元的本体门限变化。以下说明详述用于执行参考电流补偿的范例性具体实施例及方法。
图2A为使用源极感应方案的范例性存储器元件200。在此实施例中，存储器元件200是一具有存储器储存单元202及参考储存单元203的氮化物只读存储器(NROM)元件。存储器储存单元202可储存两位的数据(数据位204、205)。对于NROM存储器元件，氧化物-氮化物-氧化物(ONO)层用作电荷捕获媒体以储存位。然而，以下技术不限于NROM元件，且可在其它类型的存储器元件中实施。
参考图2A，存储器储存单元202与字线(WL)222连接，且参考储存单元203与参考字线(RWL)连接223。存储器储存单元202及参考储存单元203二者皆有漏极及源极侧。在此实施例中，所示的源极侧感应方案使得电流ICELL通过电流对电压转换器220转换，以在存储器储存单元202的源极侧产生电流感应电压(CMI)210，且参考电流IREF通过电流对电压转换器222转换，以在参考储存单元203的源极侧产生参考电压TREF212。CMI与TREF电压210及212皆被输入至感应放大器214，感应放大器214比较上述这些电压且决定储存在存储器储存单元202中的数据位的逻辑状态。例如，如图2B所示，此比较可决定储存在存储器储存单元202中成为数据位205的数据是在高门限电压HVT逻辑“0”或低门限电压LVT逻辑“1”。因此，通过参考储存单元103提供适当参考电流IREF(用于产生参考电压CMI 212)，对于存储器元件200的适当操作是基本的。可将在此描述的参考电流补偿方法应用于写入参考储存单元203，使得其输出一可适应本体门限电压变化的固定参考电流IREF。
图3为用于参考电流补偿的范例性已写入参考储存单元303，其可提供由存储器阵列储存单元302使用的固定参考电流。如图示，参考储存单元303可具有一已写入参考位307。已写入存储器储存单元303可产生一固定参考电流，用于可说明本体电压限定值中变化的所有读取/验证算法及操作。在一实施例中，图5所述的参考补偿算法应用于已写入参考储存单元303，以产生一固定参考电流。使用此方法，用于参考储存单元303的电压限定值Vt被补偿或调整，以获得一固定或几乎固定的参考电流。在读取、写入验证及抹除验证模式中，存储器阵列储存单元302可共享相同参考储存单元303。下表为在图3的实施例的不同读取模式期间，用于已写入参考储存单元303的字线322及参考字线323上的电压电平。
  读取模式   WL电压   RWL电压
  使用者读取模式   AVX(4.1V)   RAVX(4.1V偏压)
  写入验证模式   AVX(5.2V)   RAVX(4.1V偏压)
  抹除验证模式   AVX(3.4V)   RAVX(4.1V偏压)
  其它读取/验证模式   AVX   RAVX(4.1V偏压)
图4A为用于参考电流补偿的不同操作模式(读取、写入验证、抹除验证及其它模式)的范例性参考储存单元433、443、453及463。参考储存单元具有已写入参考位401、402、403及404。与图3的实施例相反，此实施例针对各个不同操作模式皆包括一分离的参考储存单元，且使参考字线(RWL)电压电平等于字线(WL)电压电平。此例如显示在以下用于图4的表中。
  读取模式   WL   RWL0   RWL1   RWL2   RWL3
  使用者读取   AVX(4.1V)   AVX(4.1V)   GND   GND   GND
  写入验证   AVX(5.2V)   GND   AVX(5.2V)   GND   GND
  抹除验证   AVX(3.4V)   GND   GND   AVX(3.4V)   GND
  读取模式   WL   RWL0   RWL1   RWL2   RWL3
  其它模式   AVX   GND   GND   GND   AVX
因此，在任一操作模式期间，针对操作模式的对应参考储存单元将会被用于存储器阵列储存单元402。例如，在读取操作模式中，读取参考储存单元433被选定，且参考电流用来产生与来自存储器阵列储存单元402的输出电压比较的参考电压。如上表中所示，字线(WL)电压电平及参考字线(RWL)电压电平对于各操作模式而言皆相同，即WL及RWL电压电平彼此相随。此可通过共享相同电压来源达成。通过使WL/RWL电压电平相随，读取边际损失可在各种电压及温度环境下减到最小，因为参考储存单元及存储器阵列储存单元是使用提供更稳定电压输出的相同电压电平启动。结果，可提供自动循施加于存储器储存单元和参考储存单元的电压的固定窗边际，其可保持稳定的本体门限电压。
通过使用一分离参考储存单元和用于读取、写入验证、抹除验证及其它模式的RLW0、RLW1、RLW2及RLW3的不同RWL电压电平，WL的电压电平可在适当操作模式中等于RWL。在某些实施例中，各参考储存单元433、443、453及463可通过一已提议的补偿算法写入(RD/PV/EV)，以获得固定循环边际。可调整RWL电压电平，使得各参考储存单元皆可输出一固定参考储存单元电流，且获得一固定窗边际(即，初始LVT高边界至抹除LVT高边界，且写入HVT低边界至抹除LVT高边界)。图4B-4D为范例性图形，其为依上述方式保持图4A的存储器储存单元的一稳定本体门限电压的效应图。
图5为可用于图3及4A的实施例的参考电流补偿算法的范例性流程图。初始，测量在RWL上的VCCR读取(RD)电平(步骤502)。此是于正常读取模式操作期间在用于参考的参考字线RWL上的电压电平。然后设定外部电源供应接针至适当电压电平(步骤504)。例如，可将第一外部电源供应接针(EXT_PWR1)设定至第一电压电平，如，EXT_PWR1＝VCCR电压-抹除边际(EM)电压-循环边际(CM}电压。该CM电压可将存储器元件可靠性及在低门限电压LVT读取边际中的EM电压因素列入重要因素。可将第二外部电源供应接针(EXT_PWR2)设成第二电压电平，如，EXT_PWR2＝6V至7.5V的电压范围，该范围可根据元件特征改变。在其它实施例中，EXT_PWR2电压值可取决于实验数据，以使参考储存单元写入速度及稳定性最佳化。
然后针对自动补偿选择适当参考储存单元(步骤506)。例如，参考图4A的实施例，若存储器元件包括用于不同读取操作模式(RF、PV、EV或其它)的分离参考储存单元，则选择用于自动补偿的适当参考储存单元。若仅有一参考储存单元(如参考图3的实施例)，则其被选定用于自动补偿。接着执行嵌入式自动算法(步骤508)。此嵌入式自动算法将在图7中解释且用以写入该参考储存单元。测量来自已选定参考储存单元的参考电流Iref(步骤510)及在目标范围内检查，且决定在RWL上的VCCR电平要向上或下补偿。例如，目标范围可决定如下：(25-Y)μA＜Iref＜(25+Y)μA，其中Y可为适当的公差且根据最佳读取特征设定。因此，若Iref＞(25+Y)μA则在RWL上的VCCR电平被向下补偿或调整，且若Iref＜(25-Y)则在WL上的VCCR电平被补偿或调整。补偿过程可使用来自适当电源供应接针的适当电压电平且据以调整。此过程会重复直到Iref落入目标范围内。在步骤512，若另一参考储存单元需要补偿，过程在步骤506继续。
图6A为对于一已写入参考储存单元的读取干扰及第二位效应图。如图示，参考储存单元603包括一已写入参考位607。关于NROM存储器元件的实施例，第二位609可对已写入参考储存单元603具有效应。例如，在读取操作期间，邻近位(第二位609)对已写入参考位607的操作偏压条件类似于写入操作。因而，在多次读取/验证操作后，邻近第二位609门限电压可由于被捕获的电子而增加，此称作“读取干扰”。再者，邻近第二位609的门限电压的增加可造成参考电流在读取参考期间降低。此称作“第二位效应”。因此，当执行读取/验证操作时，来自参考储存单元603的参考电流可在一段时间后逐渐减少，因而降低存储器元件的可靠性。
图6B为克服图6A所述的读取干扰效应的参考电流补偿算法的范例性流程图600。流程图600与图5的流程图500类似。初始，测量在RWL上的VCCR读取(RD)电平(步骤602)。其次，外部电源供应接针，接着设定至适当电压电平(步骤604)。例如，可设定EXT_PWR1电源供应接针，使得EXT_PWR1＝VCCR-NM，其中NM是邻近位写入边际电压，且可取决于实验数据，以使读取干扰效应减到最少。可将EXT_PWR2电源供应接针设定至6V至7.5V，且可根据元件特征变化该范围。然后针对自动补偿选择适当的参考储存单元(步骤606)。选择该已选定的参考储存单元，使得如图6A中的第二位609的邻近位将在后续步骤中写入。然后执行图7的嵌入式自动算法，以写入第二位或邻近位(步骤608)。在步骤610中，若另一参考储存单元需要补偿，过程在步骤606继续。在某些实施例中，可先执行图6A的方法以克服邻近位的读取干扰效应，接着执行图5的方法以写入参考储存单元及参考储存单元电流补偿操作。
图7为用于写入一参考位的嵌入式自动算法的范例性流程图700。初始，开始嵌入式写入(步骤702)。存储器元件可设置成为硬布线或包括可处理以执行图7的方法以及图5及6A的方法的代码指令。在某些实施例中，嵌入式写入仅用于参考电流补偿操作。其次，写入参考储存单元(步骤704)。可一次写入该参考储存单元。例如，可将已选定的参考储存单元的RWL连接到EXT_PWR2电源供应接针，且可控制EXT_PWR2电平以使参考储存单元写入速度及稳定性最佳化。接着执行写入验证操作(步骤706)。在此步骤中，若所有存储器储存单元皆读取逻辑“1”通过，则可读取及检查主存储器阵列。在此验证操作期间，可将WL的阵列连接至EXT-PWR1。以此方式，可调整EXT-PWR1电平以控制循环边际CM电平。在某些实施例中，“主存储器阵列”可称为“整体存储器阵列”、“存储器阵列片断”或“特殊存储器阵列”，只要此“主存储器阵列”可用“整体存储器阵列”的本体门限电压特征表示。在写入检验以后，嵌入式写入完成且可回到原始写入或方法，例如回到在图5或6B中描述的方法。
图8为WL/RWL电压控制系统图800的实施例。如图示，“电平解码信号”含有用于VCCR电压来源区块802的VCCR调整信息及指令。上述解码信号亦可提供读取/写入及验证/抹除或其它验证逻辑信息至VCCR电压来源区块802。VCCR电压来源区块802提供电压电平至AVX及RAVX电压产生区块804及806。AVX区块804接收电源供应接针EXT_PWRl和EXT_PWR2，且输出AVX电压电平至列解码及WL驱动区块808。区块808输出电压电平到字线WL0到WLn上。RAVX电压产生区块806输出RAVX电压到RWL解码及RWL驱动区块810。区块810输出电压电平到参考字线RWL0到RWL4上(若执行图4A的实施例)。下表为在操作的不同模式期间，VCCR、AVX及RAVX区块802、804、及806的范例值。
读取模式   VCCR   AVX  RAVX
使用者读取   VCCR(RD)   VCCR(RD)  VCCR(RD)
写入验证   VCCR(PV)   VCCR(PV)  VCCR(PV)
抹除验证   VCCR(EV)   VCCR(EV)  VCCR(EV)
其它读取/验证模式   VCCR(可调整)   VCCR(可调整)  VCCR(可调整)
在参考储存单元写入期间之写入阶段 ——   EXT_PWR2  AVX(EXT_PWR2)
在参考储存单元写入期间之验证阶段     VCCR   EXT_PWR1  VCCR
因此，已描述存储器元件以及使用改良式参考储存单元补偿算法来做正确读取操作窗控制的方法。在上述说明书中，本发明已参考特定实施例及具体实施例说明。然而，明显的是可进行其各种修改及变化，而不致超出权利要求中所提出的本发明广义性精神及范畴。因此，本说明书及附图应被视为示范性而非限制性。

Claims (13)

1.一种存储器元件，其特征是包含：
多条字线；
多个存储器储存单元，在多种模式中之一内操作且与上述这些字线中至少一条连接；
多个参考字线；及
多个参考储存单元，各参考储存单元与上述这些模式中之一种对应，上述这些参考储存单元中的每一个参考储存单元用以根据相同之一参考电流，分别产生相应的不同的参考电压，该些参考电压分别对应至该些模式。
2.根据权利要求1所述的存储器元件，其特征是进一步包括：
电压来源，其在上述这些参考字线上供应一电压电平。
3.根据权利要求2所述的存储器元件，其特征是若来自上述这些参考储存单元中之一个的参考电流未落于目标范围内，则调整来自该电压来源的该电压电平。
4.根据权利要求3所述的存储器元件，其特征是调整来自该电压来源的该电压电平，直到该参考电流落在该目标范围内。
5.根据权利要求4所述的存储器元件，其特征是该电压来源在上述这些字线上供应一电压。
6.根据权利要求1所述的存储器元件，其特征是一个或多个上述这些参考储存单元包括一个或多个已编程参考位，用于调整对应参考储存单元的参考电流。
7.根据权利要求1所述的存储器元件，其特征是该多种模式包括读取模式及验证模式。
8.一种存储器元件之参考电压设定方法，其特征是包含：
在多个参考储存单元中的第一参考储存单元中选择第一参考位，每一个参考储存单元分别对应至多种模式中的一种，用以根据相同之一参考电流，分别产生相应的不同的参考电压；
对该第一参考储存单元中的该第一参考位进行编程；
测量来自该第一参考储存单元的第一参考电流；及
若来自该第一参考储存单元的该第一参考电流落在目标范围外，则调整第一参考字线的电压电平，该第一参考字线与该第一参考储存单元相互耦合。
9.根据权利要求8所述的方法，其特征是进一步包括：
调整在与该第一参考储存单元连接的该第一参考字线上的该电压电平，直到来自该第一参考储存单元的该第一参考电流落在该目标范围内。
10.根据权利要求8所述的方法，其特征是进一步包括：
选择在第二参考储存单元中的第二参考位；
对第二参考储存单元中的该第二参考位进行编程；
测量来自该第二参考储存单元的第二参考电流；及
若来自该第二参考储存单元的该第二参考电流落在该目标范围外，则调整第二参考字线之电压电平，该第二参考字线与该第二参考储存单元相互耦合。
11.根据权利要求10所述的方法，其特征是进一步包含：
调整在与该第二参考储存单元连接的该第二参考字线上的该电压电平，直到来自该第二参考储存单元的该第二参考电流落在该目标范围内。
12.一种存储器元件的参考电压设定方法，其特征是包含：
在多个参考储存单元中选择一参考储存单元，每一个参考储存单元分别对应至多种模式中的一种，用以根据相同之一参考电流，分别产生相应的不同的多个参考电压；
对该参考储存单元中的第一参考位及第二参考位进行编程；
测量来自该参考储存单元的参考电流；及
若来自该参考储存单元的该参考电流系落在目标范围外，则调整参考字线的电压电平，该参考字线与该参考储存单元相互耦合。
13.根据权利要求12所述的方法，其特征是进一步包括：
调整在与该参考储存单元连接的该参考字线上的该电压电平，直到来自该参考储存单元的该参考电流落在该目标范围内。
CN2005101151546A 2004-11-12 2005-11-14 存储器元件以及正确读取操作窗控制的方法 Expired - Fee Related CN1819061B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US62708704P 2004-11-12 2004-11-12
US60/627,087 2004-11-12

Publications (2)

Publication Number Publication Date
CN1819061A CN1819061A (zh) 2006-08-16
CN1819061B true CN1819061B (zh) 2010-04-14

Family

ID=36919012

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005101151546A Expired - Fee Related CN1819061B (zh) 2004-11-12 2005-11-14 存储器元件以及正确读取操作窗控制的方法

Country Status (3)

Country Link
US (1) US8094493B2 (zh)
CN (1) CN1819061B (zh)
TW (1) TWI306258B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101630532B (zh) * 2008-07-17 2012-07-11 上海华虹Nec电子有限公司 用于电可擦除可编程只读存储器的灵敏放大器及实现方法
US8031520B2 (en) * 2008-08-21 2011-10-04 Macronix International Co., Ltd. Method for reading and programming a charge-trap memory device compensated for an array/second-bit/neighbor-bit effect
US8285046B2 (en) * 2009-02-18 2012-10-09 Behavioral Recognition Systems, Inc. Adaptive update of background pixel thresholds using sudden illumination change detection
US8345483B2 (en) * 2011-01-21 2013-01-01 Spansion Llc System and method for addressing threshold voltage shifts of memory cells in an electronic product
US8861276B2 (en) * 2011-06-21 2014-10-14 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system comprising same, and method of operating same
KR101792870B1 (ko) 2011-06-21 2017-11-02 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US8913445B2 (en) * 2012-02-13 2014-12-16 Macronix International Co., Ltd. Method and apparatus for adjusting drain bias of a memory cell with addressed and neighbor bits
US9396770B2 (en) 2012-02-13 2016-07-19 Macronix International Co., Ltd. Method and apparatus for adjusting drain bias of a memory cell with addressed and neighbor bits
US9543017B2 (en) * 2012-03-18 2017-01-10 Cypress Semiconductors Ltd. End-of-life reliability for non-volatile memory cells
US9754639B2 (en) * 2015-10-30 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and reference circuit thereof
CN113488097B (zh) * 2021-06-30 2024-03-29 恒烁半导体(合肥)股份有限公司 一种用于存储器芯片的参考电流高效调整方法、装置及应用
CN114664351B (zh) * 2022-03-24 2022-11-25 珠海博雅科技股份有限公司 用于非易失存储器的参考电流产生模块及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142495A (en) * 1989-03-10 1992-08-25 Intel Corporation Variable load for margin mode
CN1288236A (zh) * 1999-09-14 2001-03-21 因芬尼昂技术股份公司 带有存储单元和基准单元的集成式存储器
US6215697B1 (en) * 1999-01-14 2001-04-10 Macronix International Co., Ltd. Multi-level memory cell device and method for self-converged programming
US6816413B2 (en) * 2002-07-15 2004-11-09 Kabushiki Kaishi Toshiba Nonvolatile semiconductor memory capable of generating read-mode reference current and verify-mode reference current from the same reference cell

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW367503B (en) * 1996-11-29 1999-08-21 Sanyo Electric Co Non-volatile semiconductor device
US5966330A (en) * 1998-04-30 1999-10-12 Eon Silicon Devices, Inc. Method and apparatus for measuring the threshold voltage of flash EEPROM memory cells being applied a variable control gate bias
JP3237610B2 (ja) * 1998-05-19 2001-12-10 日本電気株式会社 不揮発性半導体記憶装置
JP3651767B2 (ja) * 2000-04-24 2005-05-25 シャープ株式会社 半導体記憶装置
JP4212760B2 (ja) * 2000-06-02 2009-01-21 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
US6466480B2 (en) * 2001-03-27 2002-10-15 Micron Technology, Inc. Method and apparatus for trimming non-volatile memory cells
US6370061B1 (en) * 2001-06-19 2002-04-09 Advanced Micro Devices, Inc. Ceiling test mode to characterize the threshold voltage distribution of over programmed memory cells
JP3659205B2 (ja) * 2001-08-30 2005-06-15 セイコーエプソン株式会社 不揮発性半導体記憶装置及びその駆動方法
US6643181B2 (en) * 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
TW564426B (en) * 2002-07-09 2003-12-01 Macronix Int Co Ltd Circuit and method of sensing amplifier with adjustable reference terminal bit line load
US6839280B1 (en) * 2003-06-27 2005-01-04 Freescale Semiconductor, Inc. Variable gate bias for a reference transistor in a non-volatile memory
US6775186B1 (en) * 2003-07-03 2004-08-10 Tower Semiconductor Ltd. Low voltage sensing circuit for non-volatile memory device
JP4613353B2 (ja) * 2004-05-11 2011-01-19 スパンション エルエルシー 半導体装置およびプログラム方法
JP4102790B2 (ja) * 2004-08-30 2008-06-18 シャープ株式会社 半導体記憶装置及び電子機器
US7038948B2 (en) * 2004-09-22 2006-05-02 Spansion Llc Read approach for multi-level virtual ground memory
JP4522217B2 (ja) * 2004-10-15 2010-08-11 パナソニック株式会社 不揮発性半導体メモリ
US7262999B2 (en) * 2004-11-24 2007-08-28 Macronix International Co., Ltd. System and method for preventing read margin degradation for a memory array
ITVA20050001A1 (it) * 2005-01-18 2006-07-19 St Microelectronics Srl Controllo delle tensioni durante operazioni di cancellazione e riprogrammazione di celle di matrice di un dispositivo di memoria.
US7180782B2 (en) * 2005-06-10 2007-02-20 Macronix International Co., Ltd. Read source line compensation in a non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142495A (en) * 1989-03-10 1992-08-25 Intel Corporation Variable load for margin mode
US6215697B1 (en) * 1999-01-14 2001-04-10 Macronix International Co., Ltd. Multi-level memory cell device and method for self-converged programming
CN1288236A (zh) * 1999-09-14 2001-03-21 因芬尼昂技术股份公司 带有存储单元和基准单元的集成式存储器
US6816413B2 (en) * 2002-07-15 2004-11-09 Kabushiki Kaishi Toshiba Nonvolatile semiconductor memory capable of generating read-mode reference current and verify-mode reference current from the same reference cell

Also Published As

Publication number Publication date
TW200625321A (en) 2006-07-16
US20060104113A1 (en) 2006-05-18
CN1819061A (zh) 2006-08-16
TWI306258B (en) 2009-02-11
US8094493B2 (en) 2012-01-10

Similar Documents

Publication Publication Date Title
CN1819061B (zh) 存储器元件以及正确读取操作窗控制的方法
KR100697053B1 (ko) 불휘발성 메모리와 불휘발성 메모리의 기록방법
KR0184093B1 (ko) 불휘발성 반도체 기억장치와 그 소거방법
KR100709642B1 (ko) 균일한 판독 및 검증 임계치를 가진 메모리
US7630266B2 (en) Temperature compensation of memory signals using digital signals
US6975543B2 (en) Nonvolatile semiconductor memory device which stores two bits per memory cell
US8767476B2 (en) Charge loss compensation methods and apparatus
KR20080033460A (ko) 비휘발성 집적 메모리 디바이스 내 셀을 프로그램하기 위한시스템 및 방법
KR100366011B1 (ko) 제어된 셀 임계 전압 분포를 갖는 불휘발성 반도체 기억장치
JP3920943B2 (ja) 不揮発性半導体記憶装置
KR20030030824A (ko) 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리
US7310261B2 (en) Nitride read-only memory (NROM) device and method for reading the same
KR100215351B1 (ko) 가변 기록 및 소거 시간 주기를 갖는 비휘발성 반도체 메모리 장치
US7796441B2 (en) Method of reading configuration data in flash memory device
KR20070057041A (ko) 비휘발성 반도체 기억장치 및 기록방법
US20100284226A1 (en) Voltage generation circuit and nonvolatile memory device including the same
JP2006294142A (ja) 不揮発性半導体記憶装置
US20040100825A1 (en) Nonvolatile semiconductor memory device storing two-bit information
US8437191B2 (en) Flash memory device and operating method thereof
JP2001093287A (ja) 不揮発性半導体記憶装置
JP4039812B2 (ja) 不揮発性記憶装置
JP5668489B2 (ja) 半導体メモリおよび半導体メモリの製造方法
US7924621B2 (en) NAND-type flash memory and NAND-type flash memory controlling method
JP6379733B2 (ja) 不揮発性半導体記憶装置及びその制御方法
JPWO2006011221A1 (ja) 半導体装置および半導体装置にデータを書き込む方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100414

Termination date: 20191114