CN1790666A - 半导体装置及内连线的制造方法 - Google Patents

半导体装置及内连线的制造方法 Download PDF

Info

Publication number
CN1790666A
CN1790666A CNA2005101234271A CN200510123427A CN1790666A CN 1790666 A CN1790666 A CN 1790666A CN A2005101234271 A CNA2005101234271 A CN A2005101234271A CN 200510123427 A CN200510123427 A CN 200510123427A CN 1790666 A CN1790666 A CN 1790666A
Authority
CN
China
Prior art keywords
layer
intraconnections
dielectric layer
manufacture method
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005101234271A
Other languages
English (en)
Inventor
庄学理
余振华
吕伯雄
吴斯安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1790666A publication Critical patent/CN1790666A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明提供一种半导体装置及内连线的制造方法。在形成内连线开口及介层洞之前，先于金属层间介电层的表面上形成一化学机械研磨停止层。内连线开口及介层洞可通过双镶嵌制程形成。在将导电材料填入内连线开口与介层洞之后，以化学机械研磨制程对晶圆进行平坦化，而余留至少一部分的化学机械研磨停止层。本发明提供的半导体装置及内连线的制造方法，可防止或减少膜层脱层以及接触腐蚀缺陷。

Description

半导体装置及内连线的制造方法
技术领域
本发明是有关于一种半导体，特别是有关于一种具有内连线介电层的装置及制造方法。
背景技术
一般而言，半导体装置包括了形成于基底上的电子元件，例如晶体管、电容或其他类似元件。一或多个金属内连结构接着会形成于电子元件上，用以连接电子元件并作为外部装置的连接。金属内连结构通常包括一金属层间介电(inter-metal dielectric，IMD)层，其中具有由单镶嵌或双镶嵌所形成的介层洞(via)及内连线开口。
所谓的镶嵌制程通常是在金属层间介电层上形成第一掩膜(例如，一光致抗蚀剂掩膜)，以定义介层洞。接着进行第一蚀刻，以穿过电子元件或其他接触点上方部分的金属层间介电层而形成部分的介层洞。去除第一掩膜，而接着形成第二掩膜以定义内连线开口，其通常大于介层窗区域。再进行第二蚀刻，以形成内连线开口并完成介层洞的制作。之后，在介层窗开口及内连线开口内填入一导电材料。可进行化学机械研磨(chemical-mechanicalpolishing，CMP)或回蚀刻制程去除多余的导电材料而露出金属层间介电层。
氟硅玻璃(fluorosilicate glass，FSG)通常使用于金属层间介电层，而铜金属层则用于金属内连线层。然而，当FSG暴露于外界环境时，可能会发生氟析出而产生缺陷。特别是氟析出可能会与铜金属发生反应而在铜金属表面形成氟化铜，或是造成铜表面腐蚀或是形成孔洞。再者，当其他膜层，例如蚀刻停止层，形成于FSG上时，氟析出可能会造成脱层(delamination)。氟析出亦可能会造成多孔的蚀刻停止层。
因此，有必要寻求一种金属层间介电层的制造方法，以防止或减少膜层脱层以及接触腐蚀缺陷。
发明内容
有鉴于此，本发明的目的在于提供一种具有内连线介电层的装置及制造方法，用以防止或减少膜层脱层以及接触腐蚀缺陷。
根据上述的目的，本发明提供一种内连线的制造方法。提供一晶圆，在晶圆上形成一介电层。在介电层上形成一停止层。在停止层与介电层内形成一内连线。对晶圆的表面进行平坦化，而留下一部分的停止层。
本发明另提供一种内连线的制造方法。提供一晶圆，在晶圆上形成一蚀刻停止层。在蚀刻停止层上形成介电层。在介电层上形成一停止层。在停止层与介电层内形成一内连线。对晶圆的表面进行平坦化，而留下一部分的停止层。在该余留的停止层及该内连线上形成一上盖层。
本发明所述的内连线的制造方法，其中通过化学机械研磨来进行该平坦化且该停止层是作为一化学机械研磨停止层。
本发明所述的内连线的制造方法，更包括在平坦化之后实施一表面处理。
本发明所述的内连线的制造方法，其中该表面处理包括一原位处理或一非原位处理。
本发明所述的内连线的制造方法，其中该表面处理包括一热处理、一等离子处理、一化学处理、或一去离子水清洗。
本发明的又提供一种内连线的制造方法。提供一晶圆，在晶圆上形成一第一蚀刻停止层。在第一蚀刻停止层上形成第一介电层。在第一介电层上形成一第二蚀刻停止层。在第二蚀刻停止层上形成第二介电层。在第二介电层上形成一停止层。在停止层与第二介电层内形成一内连线。对晶圆的表面进行平坦化，而留下一部分的停止层。在该余留的停止层及该内连线上形成一上盖层。
本发明所述的内连线的制造方法，其中通过化学机械研磨来进行该平坦化且该停止层是作为一化学机械研磨停止层。
本发明所述的内连线的制造方法，更包括在平坦化之后实施一表面处理。
本发明所述的内连线的制造方法，其中该表面处理包括一原位处理或一非原位处理。
本发明所述的内连线的制造方法，其中该表面处理包括一热处理、一等离子处理、一化学处理或一去离子水清洗。
本发明所述的内连线的制造方法，其中该停止层包括SiON、SiC、SiCN、SiCO、SiN、SiO、SiOCH、或其组合。
本发明又提供一种半导体装置，其包括一金属层间介电层、一停止层及一镶嵌结构。停止层形成于金属层间介电层上，而镶嵌结构形成于金属层间介电层与停止层内。
本发明所述的半导体装置，其中该停止层包括一或多个有机材料或无机材料。
本发明所述的半导体装置，其中该停止层包括TaNxOy、氮氧化硅、氮化硅、含碳的氮化硅、氧化硅、及含碳的氧化硅。
本发明所述的半导体装置，其中该停止层的厚度小于1200埃。
又本发明还提供一种半导体装置，其包括一第一蚀刻停止层、一第一金属层间介电层、一第二蚀刻停止层、一第二金属层间介电层、一停止层及一镶嵌结构。第一金属层间介电层形成于第一蚀刻停止层上。第二蚀刻停止层形成于第一金属层间介电层上。第二金属层间介电层形成于第二蚀刻停止层上。停止层形成于第二金属层间介电层上，而镶嵌结构形成于第一蚀刻停止层、第一金属层间介电层、第二蚀刻停止层、第二金属层间介电层、及停止层内。
本发明提供的半导体装置及内连线的制造方法，可防止或减少膜层脱层以及接触腐蚀缺陷。
附图说明
图1至图5是绘示出根据本发明一实施例的半导体装置制造方法剖面示意图；
图6至图10是绘示出根据本发明另一实施例的半导体装置制造方法剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
以下通过在金属层间介电层内形成铜内连线来说明本发明实施例。然而，本发明亦可运用于防治材料间的污染或增加后续膜层的附着特性。
图1至图5是绘示出本发明第一实施例的半导体装置100的制造方法剖面示意图，其中是利用双镶嵌制程来制作金属内连线。请参照图1，其绘示出一半导体装置100，其包括形成于内层介电(ILD)层112内的接触窗110。需注意的是接触窗110可连接至任何类型的半导体结构(未绘示)，例如晶体管、电容、电阻等等，或是中间接触点(interme diate contact point)，例如金属内连线等等。
内层介电层112可包括低介电常数(low-K)材料、氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)等等，且可通过现有方法形成。在一实施例中，内层介电层112包括氧化硅且可通过化学气相沉积(CVD)形成，其中利用四乙基硅酸盐(TEOS)以及氧作为制程前驱物。内层介电层112的厚度在2000至6000埃(A)的范围，亦可形成其他的厚度以及使用其他材料。
可通过现有微影及蚀刻技术而在内层介电层112内形成接触窗110。一般而言，微影技术包括沉积一光致抗蚀剂材料，其经由光罩曝光步骤及显影步骤之后而露出部分待去除的内层介电层112。余留的光致抗蚀剂材料是用以在后续制程步骤，例如蚀刻步骤，保护其下方的材料。在一较佳实施例中，光致抗蚀剂材料是用以形成图案化的掩膜，以定义接触窗110。上述蚀刻制程可为非等向性或等向性蚀刻制程，较佳为非等向性的干蚀刻制程。在蚀刻制程之后，可去除任何余留的光致抗蚀剂材料。
接触窗110可包括一阻障/附着层114，用以防止扩散并在接触窗110与内层介电层112之间提供较佳的附着性。在一实施例中，阻障/附着层114可包括一或多层的钛、氮化钛、钽、氮化钽等等并通过CVD技术沉积而成，其厚度在50至500埃的范围。接触窗110可包括高导电低阻抗金属、元素金属、过渡金属等等。在一实施例中，接触窗110由钨金属所构成，并可通过现有CVD技术形成。
可在内层介电层112表面形成一蚀刻停止层120，且可在蚀刻停止层120上形成一金属层间介电(IMD)层122。需注意的是可在形成蚀刻停止层120之前，进行一平坦化步骤，例如实施化学机械研磨制程。蚀刻停止层120的材料包括可在蚀刻停止层120与后续形成的金属层间介电层122之间提供高蚀刻选择比的任何材料。
金属层间介电层122较佳为低介电常数材料，例如氟硅玻璃等等。在一实施例中，金属层间介电层122可为FSG，而蚀刻停止层120可为SiN、SiC、低介电常数材料等等。举例而言，可通过等离子辅助化学气相沉积(PECVD)形成一SiN层，而FSG层可通过PECVD或是高密度等离子化学气相沉积(HDPCVD)形成。蚀刻停止层120的厚度较佳在150至600埃的范围，而金属层间介电层122的厚度较佳在2000至4000埃的范围。
在金属层间介电层122内形成一内连线130。内连线130可通过现有标准的微影技术形成。一般而言，是实施光致抗蚀剂材料图案化以及蚀刻制程，例如非等向性或等向性蚀刻制程，以去除对应于内连线130的一部分的金属层间介电层122。在进行蚀刻制程之后，可通过填入导电材料，例如一或多层金属、元素金属、过渡金属等等，而形成内连线130。在一实施例中，用以形成内连线130的导电材料为以电镀(electroplating，ECP)沉积而成的铜金属。然而，亦可使用其他导电材料及沉积制程。
需注意的是内连线130可包括一阻障/附着层132，其包括一或多层导电材料，例如钛、氮化钛、钽、氮化钽等等。在一实施例中，内连线130可由铜金属所构成，而阻障/附着层132则包括一氮化钽薄层以及位于其上的钽金属薄层。举例而言，氮化钽薄层及钽金属薄层可通过CVD、PVD、或其他类似沉积技术形成，且两者厚度在100至500埃的范围。需注意的是多余的阻障层及/或导电材料，可通过一平坦化步骤去除，例如实施一或多次的CMP。
在金属层间介电层122及内连线130表面形成一蚀刻停止层140，且在蚀刻停止层140上形成金属层间介电层150。蚀刻停止层140的材料包括可在蚀刻停止层140与后续形成的金属层间介电层150之间提供高蚀刻选择比的任何材料。在一实施例中，蚀刻停止层140可由SiN、SiC、低介电常数材料或其他以CVD技术所形成的类似物，而金属层间介电层150可为FSG，其通过相似于形成金属层间介电层122所使用的制程而形成之。亦可使用其他材料及制程。蚀刻停止层140的厚度较佳在250至750埃的范围，而金属层间介电层150的厚度较佳在2000至5000埃的范围。
在金属层间介电层150上形成一蚀刻停止层160，且在蚀刻停止层160上形成金属层间介电层170。以下将详细说明蚀刻停止层160是用于一蚀刻步骤，以形成介层洞及内连线开口。需注意的是蚀刻停止层140与蚀刻停止层160可由不同或相同的材料所构成，且金属层间介电层150与金属层间介电层170亦可由不同或相同的材料所构成。
在一实施例中，金属层间介电层170可为FSG，其通过相似于形成金属层间介电层122所使用的制程而形成，而蚀刻停止层160可由SiN、SiC、低介电常数材料等等。蚀刻停止层160的厚度较佳在250至750埃的范围，而金属层间介电层170的厚度较佳在2000至5000埃的范围。亦可使用其他材料、制程及厚度。
在金属层间介电层170上形成一停止层180。停止层180防止或降低因暴露由FSG所构成的金属层间介电层170而导致的污染或其他缺陷。举例而言，上述污染包括：后续填入于介层洞与内连线开口的材料污染、沉积于金属层间介电层170上的膜层脱层等等。
停止层180包括一或多层有机或无机材料，且包括一非导电的金属化合物，例如TaNxOy等或一非金属，例如氮氧化硅(SiON)、氮化硅(SiN)、含碳的氮化硅(SiCN)、氧化硅(SiO)、含碳的氧化硅(SiCO)、碳化硅(SiC)、含氧的碳化硅(SiOCH)、或其组合，且可通过物理气相沉积(PVD)、化学气相沉积、原子层沉积、离子束沉积等等。在一实施例中，金属层间介电层170包括FSG，而停止层180可由利用PECVD所沉积而成的氮氧化硅(SiON)。在不同的实施例中，停止层180的厚度可小于1200埃、小于600埃、小于300埃、或小于100埃。亦可使用其他材料、制程及厚度。
图2是绘示出图1的半导体装置100在进行双镶嵌制程之后而形成介层洞210及内连线开口220的剖面示意图。在一实施例中，介层洞210及内连线开口220是通过两阶段蚀刻制程而形成的。首先，形成一第一掩膜(未绘示)，用以定义介层洞210图案，且进行蚀刻以在蚀刻停止层160内形成介层洞210。举例而言，此掩膜可为经过曝光及显影的光致抗蚀剂材料。亦可使用其他种类的掩膜。
第二，以相同于形成第一掩膜的方式形成一第二掩膜(未绘示)，用以定义内连线开口220图案。接着进行第二蚀刻，以在停止层150内形成介层洞210且在金属层间介电层170内形成内连线开口220。之后，去除任何余留的光致抗蚀剂材料。
图3是绘示出图2的半导体装置100中形成阻障/附着层310以及在介层洞210及内连线开口220内填入导电材料320之后的剖面示意图。阻障/附着层310可由一或多层的导电材料形成之，例如钛、氮化钛、钽、氮化钽等等。在一实施例中，阻障/附着层310可由利用PVD技术所形成的一氮化钽薄层及一钽薄层。在本实施例中，氮化钽及钽层的总厚度在50至500埃的范围。
举例而言，用于填入介层洞210及内连线开口220内的导电材料320可为铜金属。可通过进行毯覆式沉积(blanket deposition)，使介层洞210及内连线开口220至少大体被填满。导电材料320包括金属、元素金属(elemental metal)、过渡金属等等。在一实施例中，导电材料320为铜金属。如图3所示，其亦覆盖停止层180表面。
图4是绘示出图3的半导体装置100在进行平坦化制程之后的剖面示意图。此平坦化制程，例如化学机械研磨(CMP)制程，去除了用于形成阻障/附着层310以及填入介层洞210及内连线开口220内多余的材料。
根据目前技术，平坦化制程并未完全去除停止层180。在此方式中，停止层180防止氟析出而避免膜层脱层及/或产生多孔的停止层。再者，停止层180防止氟与内连线开口及介层洞内的铜金属反应，而避免造成铜氟化物缺陷、表面腐蚀、或是沿着内连线表面的铜孔洞。
可在平坦化制成之后，对导电材料320及停止层180选择性地进行一表面处理。此选择性的表面处理可为原位(in situ)或非原位(ex situ)制程。举例而言，可将半导体装置100留于制程设备中以进行原位处理。或者，可将半导体装置100移出至一分开的制程反应室或是设备以进行非原位处理制程。举例而言，上述所进行的表面处理包括热处理、等离子处理、化学处理、或去离子水清洗。此选择性的表面处理被发现是可防止或减少铜金属与外在环境之间的反应所形成的Cu2O，其与后续所形成的上盖层之间的附着品质不佳。故可防止或减少脱层现象。
图5是绘示出图4的半导体装置100在形成上盖层510之后的剖面示意图。在一实施例中，上盖层510可由氮化硅所构成并供作后续制程的停止层之用或是进一步作为隔离外在环境的保护层。上盖层510亦可由其他介电层所构成，例如氮氧化钽(TaNxOy)、含碳的氮化硅(SiCN)、氧化硅(SiO)、含碳的氧化硅(SiCO)、SiC、SiOCH等等。之后，可进行标准的制程程序，例如沉积、金属图案化、形成介层洞、切割、封装等等，以完成半导体装置的制作。
图6至图10是绘示出根据本发明第二实施例的半导体装置600制造方法剖面示意图，其中通过双镶嵌制程来制造金属内连线。以下将详细说明之。除了使用单一金属层间介电层之外，第二实施例相似于上述实施例，其中与图1相同的部件是使用相同的标号。
因此，图6是绘示出一半导体装置600，其具有一金属层间介电层610位于蚀刻停止层140上。蚀刻停止层140的材料包括对于金属层间介电层610具有高蚀刻选择比的任何材料，例如SiN、SiC、低介电常数材料等等。在一实施例中，金属层间介电层610可为FSG，其通过相似于形成金属层间介电层122所使用的制程而形成。在本实施例中，蚀刻停止层140可为SiN，亦可使用其他材料及制程。金属层间介电层610的厚度较佳在3000至20000埃的范围。
在金属层间介电层610上形成停止层620。停止层620防止或降低因暴露由FSG所构成的金属层间介电层610而导致的污染或其他缺陷。举例而言，上述污染包括：后续填入于介层洞与内连线开口的材料污染、沉积于金属层间介电层610上的膜层脱层等等。
停止层620包括一或多层有机或无机材料，且包括一非导电的金属化合物，例如TaNxOy等或一非金属，例如氮氧化硅(SiON)、氮化硅(SiN)、含碳的氮化硅(SiCN)、氧化硅(SiO)、含碳的氧化硅(SiCO)、SiC、SiOCH、或其组合，且可通过物理气相沉积、化学气相沉积、原子层沉积、离子束沉积等等。在一实施例中，金属层间介电层610包括FSG，而停止层620可由利用PECVD所沉积而成的氮氧化硅(SiON)。在不同的实施例中，停止层620的厚度可小于1200埃、小于600埃、小于300埃、或小于100埃。亦可使用其他材料、制程及厚度。
图7是绘示出图6的半导体装置600在进行双镶嵌制程之后而形成介层洞710及内连线开口720的剖面示意图。首先，形成一第一掩膜(未绘示)，用以定义介层洞710图案，且进行蚀刻至一既定时间或是利用终点侦测。举例而言，此掩膜可为经过曝光及显影的光致抗蚀剂材料。在进行蚀刻之后，去除余留的光致抗蚀剂材料。亦可使用其他种类或额外的掩膜。
接着，以相同于形成第一掩膜的方式形成一第二掩膜(未绘示)，用以定义内连线开口720图案。接着进行第二蚀刻，以形成内连线开口720并完全形成介层洞710。之后，去除任何余留的光致抗蚀剂材料。
图8是绘示出图7的半导体装置600中形成阻障/附着层810以及在介层洞710及内连线开口720内填入导电材料820之后的剖面示意图。阻障/附着层810可由一或多层的导电材料形成之，例如钛、氮化钛、钽、氮化钽等等。在一实施例中，阻障/附着层810可由利用PVD技术所形成的一氮化钽薄层及一钽薄层。在本实施例中，氮化钽及钽层的总厚度在100至500埃的范围。
举例而言，用于填入介层洞710及内连线开口720内的导电材料820可为铜金属。可通过进行毯覆式沉积，使介层洞710及内连线开口720至少大体被填满。导电材料820包括金属、元素金属、过渡金属等等。在一实施例中，导电材料820为铜金属。如图8所示，其亦覆盖停止层620表面。
图9是绘示出图8的半导体装置600在进行平坦化制程之后的剖面示意图。此平坦化制程，例如CMP制程，去除了用于形成阻障/附着层810以及填入介层洞710及内连线开口720内多余的材料。
如图9所示，平坦化制程并未完全去除停止层620。在此方式中，停止层620防止氟析出而避免膜层脱层及/或产生多孔的停止层。再者，停止层620防止氟与内连线开口及介层洞内的铜金属反应，而避免造成铜氟化物缺陷、表面腐蚀、或是沿着内连线表面的铜孔洞。
可在平坦化制成之后，对导电材料820及停止层620选择性地进行一表面处理。此选择性的表面处理可为原位或非原位制程。举例而言，可将半导体装置600留于制程设备中以进行原位处理。或者，可将半导体装置600移出至一分开的制程反应室或是设备以进行非原位处理制程。举例而言，上述所进行的表面处理包括热处理、等离子处理、化学处理、或去离子水清洗。综上所述，此选择性的表面处理有助于防止或减少铜金属与后续所形成的上盖层之间的脱层现象。
图10是绘示出图9的半导体装置600在形成上盖层1010之后的剖面示意图。在一实施例中，上盖层1010可由氮化硅所构成并供作后续制程的停止层之用或是进一步作为隔离外在环境的保护层。上盖层1010亦可由其他介电层所构成，例如氮氧化钽(TaNxOy)、含碳的氮化硅(SiCN)、氧化硅(SiO)、含碳的氧化硅(SiCO)、SiC、SiCOH等等。之后，可进行标准的制程程序，例如沉积、金属图案化、形成介层洞、切割、封装等等，以完成半导体装置的制作。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100、600：半导体装置
110：接触窗
112：内层介电层
114、132、310、810：阻障/附着层
120、140、160：蚀刻停止层
180、620：停止层
122、150、170、610：金属层间介电层
130：内连线
210、710：介层洞
220、720：内连线开口
320、820：导电材料
510、1010：上盖层

Claims (15)

1.一种内连线的制造方法，其特征在于，该内连线的制造方法包括：
提供一基底；
在该基底上形成一第一蚀刻停止层；
在该第一蚀刻停止层上形成一介电层；
在该介电层上形成一停止层；
在该停止层与该介电层内形成一内连线；
对该基底的表面进行平坦化，而留下一部分的该停止层；以及
在该余留的停止层及该内连线上形成一上盖层。
2.根据权利要求1所述的内连线的制造方法，其特征在于，通过化学机械研磨来进行该平坦化且该停止层是作为一化学机械研磨停止层。
3.根据权利要求1所述的内连线的制造方法，其特征在于，更包括在平坦化之后实施一表面处理。
4.根据权利要求3所述的内连线的制造方法，其特征在于，该表面处理包括一原位处理或一非原位处理。
5.根据权利要求3所述的内连线的制造方法，其特征在于，该表面处理包括一热处理、一等离子处理、一化学处理、或一去离子水清洗。
6.一种内连线的制造方法，其特征在于，该内连线的制造方法包括：
提供一基底；
在该基底上形成一第一蚀刻停止层；
在该第一蚀刻停止层上形成一第一介电层；
在该第一介电层上形成一第二蚀刻停止层；
在该第二蚀刻停止层上形成一第二介电层；
在该第二介电层上形成一停止层；
在该停止层与该第二介电层内形成一内连线；
对该基底的表面进行平坦化，而留下一部分的该停止层；以及
在该余留的停止层及该内连线上形成一上盖层。
7.根据权利要求6所述的内连线的制造方法，其特征在于，通过化学机械研磨来进行该平坦化且该停止层是作为一化学机械研磨停止层。
8.根据权利要求6所述的内连线的制造方法，其特征在于，更包括在平坦化之后实施一表面处理。
9.根据权利要求8所述的内连线的制造方法，其特征在于，该表面处理包括一原位处理或一非原位处理。
10.根据权利要求8所述的内连线的制造方法，其特征在于，该表面处理包括一热处理、一等离子处理、一化学处理或一去离子水清洗。
11.根据权利要求6所述的内连线的制造方法，其特征在于，该停止层包括氮氧化硅、碳化硅、含碳的氮化硅、含碳的氧化硅、氮化硅、氧化硅、含氧的碳化硅、或其组合。
12.一种半导体装置，其特征在于，该装置包括：
一介电层；
一停止层，位于该介电层上；
一镶嵌结构，位于该介电层与该停止层内；
一内连线，位于该镶嵌结构内；以及
一上盖层，位于该停止层及该内连线上。
13.根据权利要求12所述的半导体装置，其特征在于，该停止层包括一或多个有机材料或无机材料。
14.根据权利要求12所述的半导体装置，其特征在于，该停止层包括氮氧化钽、氮氧化硅、氮化硅、含碳的氮化硅、氧化硅、及含碳的氧化硅。
15.根据权利要求12所述的半导体装置，其特征在于，该停止层的厚度小于1200埃。
CNA2005101234271A 2004-11-18 2005-11-18 半导体装置及内连线的制造方法 Pending CN1790666A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/992,161 US20060105558A1 (en) 2004-11-18 2004-11-18 Inter-metal dielectric scheme for semiconductors
US10/992,161 2004-11-18

Publications (1)

Publication Number Publication Date
CN1790666A true CN1790666A (zh) 2006-06-21

Family

ID=36386932

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005101234271A Pending CN1790666A (zh) 2004-11-18 2005-11-18 半导体装置及内连线的制造方法

Country Status (4)

Country Link
US (1) US20060105558A1 (zh)
KR (1) KR20060055336A (zh)
CN (1) CN1790666A (zh)
TW (1) TWI282601B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104253052A (zh) * 2013-06-28 2014-12-31 华邦电子股份有限公司 金属内连线结构及其制造方法
CN105226005A (zh) * 2014-05-30 2016-01-06 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的形成方法
CN108183087A (zh) * 2012-02-09 2018-06-19 台湾积体电路制造股份有限公司 用于形成应力降低装置的方法
CN109585363A (zh) * 2018-11-13 2019-04-05 长江存储科技有限责任公司 一种半导体器件的形成方法及半导体器件

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7294545B2 (en) 2003-07-02 2007-11-13 Micron Technology, Inc. Selective polysilicon stud growth
KR100574560B1 (ko) * 2004-12-31 2006-04-27 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성 방법
US20060264028A1 (en) * 2005-05-20 2006-11-23 Texas Instruments, Incorporated Energy beam treatment to improve the hermeticity of a hermetic layer
US20090032964A1 (en) * 2007-07-31 2009-02-05 Micron Technology, Inc. System and method for providing semiconductor device features using a protective layer
KR20120073394A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN102877041B (zh) * 2011-07-14 2014-11-19 中国科学院微电子研究所 薄膜沉积方法以及半导体器件制造方法
US20150001728A1 (en) * 2013-06-26 2015-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-treatment method for metal-oxide reduction and device formed
US20170365504A1 (en) 2016-06-20 2017-12-21 Globalfoundries Inc. Forming air gap
US20210280457A1 (en) * 2020-03-06 2021-09-09 International Business Machines Corporation Self-aligned block via patterning for dual damascene double patterned metal lines

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153935A (en) * 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
JP4647184B2 (ja) * 2002-12-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4230334B2 (ja) * 2003-10-31 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US7118451B2 (en) * 2004-02-27 2006-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. CMP apparatus and process sequence method

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108183087A (zh) * 2012-02-09 2018-06-19 台湾积体电路制造股份有限公司 用于形成应力降低装置的方法
CN108183087B (zh) * 2012-02-09 2020-09-11 台湾积体电路制造股份有限公司 用于形成应力降低装置的方法
CN104253052A (zh) * 2013-06-28 2014-12-31 华邦电子股份有限公司 金属内连线结构及其制造方法
CN104253052B (zh) * 2013-06-28 2017-12-15 华邦电子股份有限公司 金属内连线结构及其制造方法
CN105226005A (zh) * 2014-05-30 2016-01-06 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的形成方法
CN105226005B (zh) * 2014-05-30 2018-06-01 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的形成方法
CN109585363A (zh) * 2018-11-13 2019-04-05 长江存储科技有限责任公司 一种半导体器件的形成方法及半导体器件

Also Published As

Publication number Publication date
TWI282601B (en) 2007-06-11
TW200618179A (en) 2006-06-01
US20060105558A1 (en) 2006-05-18
KR20060055336A (ko) 2006-05-23

Similar Documents

Publication Publication Date Title
CN1790666A (zh) 半导体装置及内连线的制造方法
US11049763B2 (en) Multi-patterning to form vias with straight profiles
US7541276B2 (en) Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer
US7378350B2 (en) Formation of low resistance via contacts in interconnect structures
CN100395880C (zh) 半导体结构及其制造方法
US20090075474A1 (en) Methods for forming dual damascene wiring using porogen containing sacrificial via filler material
CN101079408A (zh) 双镶嵌结构及其制造方法
CN1815711A (zh) 内连线结构及其形成方法
CN101063065A (zh) 半导体晶片的清洗溶液及内连线结构的形成方法
CN101030566A (zh) 半导体结构及其形成方法
US20060261483A1 (en) Semiconductor device and method for manufacturing the same
US7253097B2 (en) Integrated circuit system using dual damascene process
CN101051621A (zh) 半导体装置的制造方法和半导体装置
KR100519169B1 (ko) 반도체 소자의 금속배선 형성방법
CN1617326A (zh) 制造在互连孔的下部侧壁处具有斜面的半导体器件的方法
CN1199266C (zh) 半导体器件及其制造方法
US8390135B2 (en) Semiconductor device
JP5200436B2 (ja) 半導体装置の製造方法
US7307014B2 (en) Method of forming a via contact structure using a dual damascene process
CN100345278C (zh) 形成金属镶嵌结构的方法
US7662711B2 (en) Method of forming dual damascene pattern
US8048799B2 (en) Method for forming copper wiring in semiconductor device
US9029265B2 (en) Method for forming semiconductor structure
KR100731085B1 (ko) 듀얼 다마신 공정을 이용한 구리 배선 형성 방법
Hoofman et al. Integration of Low‐k Dielectric Films in Damascene Processes

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication