CN104253052A - 金属内连线结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种金属内连线结构的制造方法，包括在介电层中形成导电插塞，接着，在介电层与导电插塞上形成导电层，之后，在导电层上覆盖顶盖层，其后，图案化顶盖层与导电层，以形成图案化的顶盖层与图案化的导电层。本发明的金属内连线结构的制造方法可以避免残酸除气现象，提升元件的可靠度以及工艺的良率。

Description

金属内连线结构及其制造方法
技术领域
本发明是有关于一种金属内连线结构及其制造方法。
背景技术
在半导体工艺中，常通过导电插塞来连接位元线与基底中的掺杂区。然而，由于用来形成导电插塞的接触窗开口(或称介层窗开口)的尺寸愈来愈小，而填入于接触窗开口中的导电层的沟填能力不足，以致在所形成的导电插塞中产生孔隙。虽然，在位元线形成之后，通过氧电浆移除光阻图案时，会在作为位元线的钨金属层的表面上形成氧化钨(WOx)，而将孔隙覆盖住。然而，随着元件不断地小型化，相邻的位元线上的氧化钨容易接触在一起，而造成短路的现象，因此，在以氧电浆灰化光阻之后，还必须通过清除工艺将位元线上的氧化钨移除。然而，氧化钨一旦移除之后，孔隙会裸露出来，导致留在孔隙中的残酸慢慢挥发出来，而与作为位元线的钨金属层反应，进而造成剥离(peeling)或腐蚀(corrosion)的问题，此又称为残酸除气(outgassing)现象。残酸除气现象造成元件可靠度的问题，影响工艺的良率。因此，亟待一种可以避免残酸除气问题的金属内连线结构及其制造方法。
发明内容
本发明的目的在于提出一种金属内连线结构及其制造方法，其可以通过简单的步骤避免残酸除气现象，以提升元件的可靠度以及工艺的良率。
本发明提出一种金属内连线结构的制造方法，包括在介电层中形成导电插塞，接着，在介电层与导电插塞上形成导电层，之后，在导电层上覆盖顶盖层，其后，图案化顶盖层与导电层，以形成图案化的顶盖层与图案化的导电层。
依据本发明一实施例所述，上述顶盖层包括金属氮化物层、绝缘层或其组合。
依据本发明一实施例所述，上述金属氮化物层包括氮化钨层、氮化钛层、氮化钽层或前述至少二者组合。
依据本发明一实施例所述，上述金属氮化物层的形成方法可为原位沉积(in-situ)法或非原位沉积(ex-situ)法。
依据本发明一实施例所述，上述绝缘层包括氮化硅层、氧化硅层或氮氧化硅层。
本发明还提出一种金属内连线结构，包括介电层、导电插塞、图案化的导电层以及图案化的顶盖层。导电插塞位于介电层中。图案化的导电层位于导电插塞上，并与导电插塞电性连接。图案化的顶盖层覆盖于图案化的导电层上。
依据本发明一实施例所述，上述顶盖层包括金属氮化物层、绝缘层或前述至少二者组合。
依据本发明一实施例所述，上述金属氮化物层包括氮化钨层、氮化钛层、氮化钽层或前述至少二者组合。
依据本发明一实施例所述，上述绝缘层包括氮化硅层、氧化硅层或氮氧化硅层。
依据本发明一实施例所述，上述图案化的导电层中具有至少一细缝，上述图案化的顶盖层封闭前述至少一细缝的开口。
本发明的金属内连线结构及其制造方法，其可以通过简单的步骤避免残酸除气现象，提升元件的可靠度以及工艺的良率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1至图4是依据本发明实施例的一种金属内连线结构的制造方法的流程剖面图。
其中，附图标记说明如下：
10：基底
12：介电层
14：导电插塞
16：导电层
18：粘着层
20：导电层
20a：图案化的导电层
22：顶盖层
22a：图案化的顶盖层
24：光阻图案
30：孔隙
40：细缝
具体实施方式
请参照图1，在基底10上形成介电层12，并在介电层12中形成导电插塞14。基底10的材料可以是半导体或是半导体化合物，例如是硅或是硅化锗。基底10的材料也可以是绝缘层上有硅(SOI)。基底10上可以是已形成各种元件，例如是金氧半晶体管、金属导线或硅晶基材，于图式中并未绘示出来。介电层12例如是氧化硅、旋涂式玻璃(SOG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)或是介电常数小于4的低介电常数材料。介电层12的形成方法例如是旋涂法或化学气相沉积法。介电层12的厚度例如是5000埃至10000埃。导电插塞14的形成方法可以利用微影与蚀刻工艺在介电层12中形成接触窗开口(或称介层窗开口)，然后，再于接触窗开口中填入导电层16。接触窗开口的尺寸例如是100埃至1000埃。导电层16与介电层12之间还可以形成粘着层18。导电层16的材料可以是掺杂多晶硅、金属或是合金，金属例如是钨或铝，形成的方法例如是化学气相沉积法。粘着层18的材料例如是氮化钨(WN)、氮化钛(TiN)或钛(Ti)，或前述至少二者组合，形成的方法例如是化学气相沉积法或物理气相沉积法，厚度例如是100埃至300埃。在一实施例中，由于填入于接触窗开口中的导电层16的沟填能力不足，以致在所形成的导电插塞14中产生孔隙30。
之后，请参照图2，在基底10上形成导电层20。导电层20未经图案化。导电层20的材料可以是金属或是合金，例如是钨、铝或铜，形成的方法例如是物理气相沉积法，厚度例如是500埃至1000埃。在一实施例中，在对应孔隙30上方的导电层20中亦形成细缝40。其后，在基底10上形成顶盖层22，以覆盖导电层20。顶盖层22未经图案化。在一实施例中，细缝40形成在接近导电层20的表面处，则顶盖层22可将细缝40的开口封闭。顶盖层22例如是金属氮化物层，厚度例如是1nm至5nm。金属氮化物层可以是耐热金属的氮化物，例如是氮化钨层、氮化钛层、氮化钽层，或前述至少二者的组合。金属氮化物层形成方法可以是物理气相沉积法，采用原位沉积(in-situ)或非原位沉积(ex-situ)。在一实施例中，导体层20为钨金属层，而顶盖层22为氮化物层，导电层20可以利用物理气相沉积法形成钨金属层。之后可以采用原位沉积或非原位沉积的方式，在物理气相沉积腔体中通入氮气(N2)来形成氮化钨层，以作为顶盖层22。顶盖层22也可以采用绝缘层。作为顶盖层22的绝缘层例如是氮化硅层、氧化硅层或氮氧化硅层，形成的方法例如是化学气相沉积法，厚度例如是1nm至5nm。在其他实施例中，顶盖层22也可以采用多层结构，例如是金属氮化物层与绝缘层的堆叠层。
然后，请参照图3，进行微影与蚀刻工艺，以图案化顶盖层22与导电层20。更具体地说，在顶盖层22上形成光阻图案24，然后，以光阻图案24为罩幕，对顶盖层22与导电层20进行蚀刻工艺，以形成图案化的顶盖层22a与图案化的导电层20a。图案化的顶盖层22a覆盖在图案化的导电层20a上且将细缝40的开口封闭。图案化的导电层20a与导电插塞14电性连接。在一实施例中，图案化的导电层20a作为位元线。
之后。请参照图4，移除光阻图案24。移除光阻图案的方法可以采用电浆灰化法或湿式剥除法，或其组合。在一实施例中，以氧电浆灰化法移除光阻图案24后，在图案化的导电层20a的表面会形成氧化钨(WOx)，之后，可以再以干式清除法，例如是电浆法，清除氧化钨及其他的残余物，避免相邻的图案化的导电层20a上的氧化钨及其他的残余物接触所导致的短路问题。由于顶盖层22(图2)是在导电层20图案化之前形成，因此，在导电层20图案化之后，移除光阻图案24时，图案化的顶盖层22a已经覆盖在图案化的导电层20a上。因此，以干式移除法移除光阻图案24以及清除氧化钨及其他的残余物之后，图案化的顶盖层22a仍会留下来覆盖在图案化的导电层20a上并且将细缝40的开口封闭，即使在导电插塞14或是图案化的导电层20a中的细缝40中有残酸，残酸也不会挥发出来。故，本发明实施例通过图案化的顶盖层22a的形成可以避免残酸除气(outgassing)现象。
请参照图4，本发明实施例的金属内连线结构包括介电层12、导电插塞14、图案化的导电层20a以及图案化的顶盖层22a。导电插塞14位于介电层12中。导电插塞14包括导电层16与粘着层18，其中粘着层18位于导电层16与介电层12之间。图案化的导电层20a位于导电插塞14上，并与导电插塞14的导体层16直接接触且电性连接。图案化的顶盖层22a覆盖于图案化的导电层20a上并且覆盖于导电层20a中的细缝40上。在一实施例中，若图案化的导电层20a中的细缝40的开口裸露出来，则图案化的顶盖层22a可将细缝40的开口封闭。
由于图案化的顶盖层22a是形成在图案化的导电层20a上方，而不是形成在图案化的导电层20a与导电插塞14之间，因此，不会影响导电插塞14与图案化的导电层20a之间的接触电阻值。而且，在后续的工艺中，若有需要在图案化的导电层20a上沉积其他的导电层或形成其他的导电插塞，也可以在形成其他的导电层或形成其他的导电插塞之前，先将图案化的顶盖层22a移除。因此，虽然在本发明实施例的图式中，图案化的导电层20a与导电插塞14是直接接触，然而，本发明并不以此为限。在其他的实施例中，图案化的导电层20a与导电插塞14之间可能还包括其他的图案化的导电层或其他的导电插塞。但，在形成未图案化的导电层之后，将未图案化的导电层图案化之前，形成顶盖层，都可以防止残酸除气现象所衍生的问题。
综合以上所述，本发明的金属内连线结构仅需通过简单的步骤形成具有图案化的顶盖层。此图案化的顶盖层是在导电层图案化之前形成，在移除光阻图案以及光阻图案移除之后的清除工艺之后，图案化的顶盖层仍可覆盖图案化的导电层并且将图案化的导电层中的细缝的开口封闭，避免导电插塞或是图案化的导电层的孔隙中的残酸挥发出来，因此，可以避免残酸除气现象所衍生的问题，提升元件的可靠度，提升工艺的良率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (10)

1.一种金属内连线结构的制造方法，包括：
在一介电层中形成一导电插塞；
在该介电层与该导电插塞上形成一导电层；
在该导电层上覆盖一顶盖层；以及
图案化该顶盖层与该导电层，以形成一图案化的顶盖层与一图案化的导电层。
2.如权利要求1所述的金属内连线结构的制造方法，其中该顶盖层包括金属氮化物层、绝缘层或其组合。
3.如权利要求2所述的金属内连线结构的制造方法，其中该金属氮化物层包括氮化钨层、氮化钛层、氮化钽层或前述至少二者的组合。
4.如权利要求2所述的金属内连线结构的制造方法，其中该金属氮化物层的形成方法包括原位沉积法或非原位沉积法。
5.如权利要求2所述的金属内连线结构的制造方法，其中该绝缘层包括氮化硅层、氧化硅层或氮氧化硅层。
6.一种金属内连线结构，包括：
一导电插塞，位于一介电层中；
一图案化的导电层，位于该导电插塞上，并与该导电插塞电性连接；以及
一图案化的顶盖层，覆盖于该图案化的导电层上。
7.如权利要求6所述的金属内连线结构，其中该顶盖层包括金属氮化物层、绝缘层或其组合。
8.如权利要求7所述的金属内连线结构，其中该金属氮化物层包括氮化钨层、氮化钛层、氮化钽层或前述至少二者的组合。
9.如权利要求7所述的金属内连线结构，其中该绝缘层包括氮化硅层、氧化硅层或氮氧化硅层。
10.如权利要求6所述的金属内连线结构，其中该图案化的导电层中具有至少一细缝，该图案化的顶盖层封闭该至少一细缝的开口。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773358A (en) * 1995-05-12 1998-06-30 Micron Technology, Inc. Method of forming a field effect transistor and method of forming CMOS integrated circuitry
KR20020050466A (ko) * 2000-12-21 2002-06-27 박종섭 반도체 소자의 금속 배선 제조 방법
CN1427465A (zh) * 2001-12-17 2003-07-02 联华电子股份有限公司 金属内连线的制作方法
CN1428836A (zh) * 2001-12-24 2003-07-09 矽统科技股份有限公司 内金属介电层的整合制造方法
CN1790666A (zh) * 2004-11-18 2006-06-21 台湾积体电路制造股份有限公司 半导体装置及内连线的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773358A (en) * 1995-05-12 1998-06-30 Micron Technology, Inc. Method of forming a field effect transistor and method of forming CMOS integrated circuitry
KR20020050466A (ko) * 2000-12-21 2002-06-27 박종섭 반도체 소자의 금속 배선 제조 방법
CN1427465A (zh) * 2001-12-17 2003-07-02 联华电子股份有限公司 金属内连线的制作方法
CN1428836A (zh) * 2001-12-24 2003-07-09 矽统科技股份有限公司 内金属介电层的整合制造方法
CN1790666A (zh) * 2004-11-18 2006-06-21 台湾积体电路制造股份有限公司 半导体装置及内连线的制造方法

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