CN1755937A - 纳米器件的接纳结构及相应的制造方法 - Google Patents

纳米器件的接纳结构及相应的制造方法 Download PDF

Info

Publication number
CN1755937A
CN1755937A CNA2005100966696A CN200510096669A CN1755937A CN 1755937 A CN1755937 A CN 1755937A CN A2005100966696 A CNA2005100966696 A CN A2005100966696A CN 200510096669 A CN200510096669 A CN 200510096669A CN 1755937 A CN1755937 A CN 1755937A
Authority
CN
China
Prior art keywords
sept
polylayer forest
conductive spacer
insulating barrier
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100966696A
Other languages
English (en)
Other versions
CN1755937B (zh
Inventor
丹尼洛·马斯科洛
詹弗兰科·切罗福利尼
詹圭多·里佐托
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
SGS Thomson Microelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SRL filed Critical SGS Thomson Microelectronics SRL
Publication of CN1755937A publication Critical patent/CN1755937A/zh
Application granted granted Critical
Publication of CN1755937B publication Critical patent/CN1755937B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/701—Organic molecular electronic devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/202—Integrated devices comprising a common active layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/701—Integrated with dissimilar structures on a common substrate
    • Y10S977/712—Integrated with dissimilar structures on a common substrate formed from plural layers of nanosized material, e.g. stacked structures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/701—Integrated with dissimilar structures on a common substrate
    • Y10S977/72—On an electrically conducting, semi-conducting, or semi-insulating substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/701—Integrated with dissimilar structures on a common substrate
    • Y10S977/72—On an electrically conducting, semi-conducting, or semi-insulating substrate
    • Y10S977/722—On a metal substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/701—Integrated with dissimilar structures on a common substrate
    • Y10S977/723—On an electrically insulating substrate

Abstract

一种纳米组件的接纳结构，包括：基片(1)，第一多间隔物层(70)，其包含第一多个间隔物(5a)，所述第一多个间隔物(5a)包括相互平行的第一导电间隔物(5a)，以及至少一个第二多间隔物层(71)，其在所述第一多间隔物层(70)上实现，并且包含第二多个间隔物(7)，所述第二多个间隔物(7)和所述第一多个间隔物(5a)横向地布置，并且至少包括不连续的下绝缘层(8)和上层，所述上层依次包含第二导电间隔物(11a)。特别地，第二多间隔物层(71)的每对间隔物(7)和第一多间隔物层(70)的间隔物(5a)限定了至少具有第一和第二导电终端(13a，13b)的多个纳米接纳座(15)，所述第一和第二导电终端(13a，13b)由在接纳座(15)中面对的第一导电间隔物(5a)和第二导电间隔物(11a)的部分实现。同样说明了用于制造这样的结构的方法。

Description

纳米器件的接纳结构及相应的制造方法
技术领域
本发明通常涉及具有纳米半导体电子器件的电子学领域以及纳米制造的领域。
具体地，本发明涉及平行平面上的纳米组件的接纳结构(hostingstructure)，这一点在此后在说明中会更加明显，其中接纳结构也会被简单地指示为纳米结构。
此外，本发明涉及这样的结构的制造方法。
背景技术
如众所周知的那样，在微电子学领域中，可以特别感觉到实现尺寸越来越小的电路配置的需要。
在最近30年中，电子技术的发展遵循了所谓的“摩尔定律”支配的趋势，摩尔定律是完全根据经验的定律，其声明，存储装置存储信息的能力大约每18个月翻一番，但是CPU(中央处理单元)的计算性能每24个月才改善一倍，如图1所报导的那样。
摩尔定律基于减少考虑的器件的几何尺寸的能力，并且其突出了尺寸从80年代的技术的等于2μm，到2001年的等于130nm，再到当前等于90nm，是如何变化的。
然而，当前的技术正在迅速达到其可能性的物理极限，而这就意味着能够实现的电子器件的尺寸减少的限制。具体地，使用的光刻工艺对低于100nm的尺寸值受到强烈的尺寸限制。
这样一来，就开发了例如X射线非光学光刻或远紫外光刻以及例如电子光刻的进步技术，这些技术允许实现具有几十纳米数量级尺寸的电路配置。
然而，这些技术需要以过分长时间的光蚀刻为特征的复杂工具，这样一来，就导致它们应用于大规模工业制造太昂贵。
作为替代，基于控制的(适合的)沉积和用于实现纳米器件的适当层上的功能性材料的选择性去除，开发了次级光刻构图技术。
这些技术允许调整用于实现半导体基片的方法，其中，所述半导体基片适合于获得不同类型的组件，例如，如两个都属于Doyle等的美国专利No.6,570,220和No.6,063,688中指示的那样。
具体地，在这些专利中，分别说明了用于晶体管的深亚微米结构和用于实现它的相关方法。这种方法借助于光刻在硅基片上提供第一材料中的第一间隔物(spacer)，其中，在所述第一材料上，借助于控制的沉积，实现第二材料层。此外，第二材料层的厚度大约是第一间隔物宽度的一半。
这样一来，借助于各向异性蚀刻进行的第二材料的选择性去除，就限定了第二间隔物，其中，每个所述第二间隔物和第一间隔物的各自的侧面部分相邻，并且每个所述第二间隔物具有等于该第二材料层的厚度的宽度。
利用连续的选择性化学蚀刻，第一间隔物被去除，仅在半导体基片的表面上留下了第二间隔物。控制厚度的第三材料层的沉积，其随后是用各向异性蚀刻进行选择性去除，限定了第三间隔物。
这些第三间隔物，其每一个和第二间隔物的各自的侧面部分相邻，具有等于第三材料层的厚度的长度。利用选择性的化学蚀刻，第二间隔物被去除，在半导体基片的表面上留下了单独的第三间隔物。
不止一次地重复控制的沉积、各向异性蚀刻和选择性蚀刻的操作，以实现彼此间相隔大约200埃的距离的宽度一直减少到100埃的间隔物。最后，通过在两个连续的间隔物之间限定的区域中沉积一些介质材料，实现导电区，其能够用于实现CMOS晶体管。
然而，上述方法需要预备的和精确的规划，因为每个n级(n＞＝1)间隔物的实现步骤后面都跟随着(n-1)级间隔物的去除步骤，这样一来，就有必要提供第一间隔物的适当的距离和适当的厚度，以实现希望尺寸的最后间隔物。
通过两个都属于Kuekes等的美国专利No.6,128,214和No.6,314,019中指示的教导，给出了解决该问题的不同方法，其中，分别说明了借助于在两个层上横向布置的纳米导线的存储器和通信系统。双稳态开关在交叉点处连接这样的导线，所述双稳态开关根据各自两根导线之间的电位差采取两种不同的电平。每个开关都是可重新配置的。
从属于Eatom Jr.等的美国专利申请No.2003/0206436中可知进一步的纳米器件，其中显示了存储器器件，具体地即闪存器件，其中，借助于用半导体材料实现的第一和第二导线之间的交叉点，实现多个晶体管。具体地，第一导线用于实现各自的漏、源和隧道区，而可选择地同样用金属实现的第二导线用于限定栅极。
尽管在多个方面是有利的，但是这种解决办法导致限于仅实现闪存类型的存储器。
事实上，近年来，在微电子学领域中，在不断向前的集成的前景中，关注已被投向有机分子的使用，所述有机分子能够执行用于电流传送的运载或引导功能。
例如，在属于相同申请人的欧洲专利申请No.1,278,234中，说明了用于在诸如MOS或MOSFET晶体管之类的电子基础组件中插入能够被激发为施密特触发器的有机分子的方法。
尽管满足了目标并且对多个方面都是有利的，但是这种解决办法需要诸如MOS晶体管之类的基础组件，这样一来，这就仍然具有微米尺寸。
本发明要解决的技术问题在于提供一种纳米器件的接纳结构，其适合于实现用于所述元件的适当的导电终端，由此形成纳米电子器件，并且提供相关的制造方法，以克服参考已知技术引用的尺寸障碍。
发明内容
本发明的目的在于提供适合于实现导电终端的纳米结构，所述导电终端用于至少一个纳米组件，具体地在多个平面上实现。
基于这样的解决办法，由所附的权利要求1限定的上述类型的结构来解决上述技术问题。
同样由用于实现诸如所附的权利要求21限定的结构的方法来解决上述技术问题。
通过参考附图的指示性的和非限制性的例子给出的本发明的实施例的下述说明中，根据本发明的方法的和纳米器件的接纳结构的特征和优点将会是明显的。
附图说明
图1显示了展示摩尔定律的示图；
图2示意性地显示了根据本发明的接纳结构的第一实施例；
图3至5顺次显示了用于获得根据本发明的接纳结构的第二实施例的方法的一些步骤；
图6显示了根据图3至5中显示的方法获得的根据本发明的接纳结构的第二实施例；
图6A更加详细地显示了图6的接纳结构的细节；
图7至12顺次显示了用于获得根据本发明的接纳结构的第三实施例的方法的一些步骤；
图13显示了根据图7至12中显示的方法获得的根据本发明的接纳结构的第三实施例；
图13A更加详细地显示了图13的接纳结构的细节。
具体实施方式
本发明始于这样的思想：实现包含多个纳米分子组件的电子器件，并实现多个平面上的结构，其能够以实现各个导电与控制终端的两个或更多个末端来接纳这样的多个分子组件。
要注意的是，这以后说明的工艺步骤没有形成用于制造电子器件的完整工艺流程。和本领域中当前使用的电子器件的制造技术一起能够实施本发明，并且只包括对理解本发明所必须的那些通用的工艺步骤。
此外，显示制造期间的电子器件的部分的示意图，并非按比例绘制，而是代替绘制以便强调本发明的重要特征。
根据本发明实现的纳米组件的接纳结构在图2中显示，并用A1全局指示。
在例如由氧化物形成的基片1上面实现结构A1，并且其包含在基片1上实现的第一多间隔物层70和在第一多间隔物层70上实现的第二多间隔物层71。
具体地，第一多间隔物层70依次包含相互平行的第一多个间隔物7a。类似地，第二多间隔物层71依次包含相互平行的第二多个间隔物7b，其关于第一多个间隔物7a适当地横向布置。
在图2指示的例子中，关于第一多个间隔物7a垂直地布置第二多个间隔物7b，明显地，能够根据其他的方向布置，而不会损害结构A1的功能。
有益地，第一多间隔物层70的间隔物7a基本上包含多个条状元件或导电间隔物。
此外，第二多间隔物层71的间隔物7b基本上包含下绝缘层和上导电重叠层。有益地，下绝缘层隔开了第一多间隔物层70和第二多间隔物层71的间隔物7a和7b的导电层，以避免短路。
用这种方法，在结构A1中，特别地用两个末端限定了多个接纳座15，其适合于多个纳米分子组件16。
接纳座15包含由第一多间隔物层70的间隔物7a的部分限定的底部，和由第二多间隔物层71的一对连续的间隔物7b的部分限定的侧面部分。
具体地，在每个接纳座15中，第一间隔物7a和至少一个第二间隔物7b各自限定用于在其中接纳的分子组件的第一和第二导电与控制终端。
在优选实施例中，仅在接纳座15中提供第一和第二导电部分，其适合于限定相应的分子组件的导电终端，这种布置依赖于接纳结构自己的配置。在这样的接纳座15的情况下，所述接纳座15的尺寸和在其中接纳的分子组件的尺寸是对等的，这种配置是重要的。
在这种展望中，在图6中显示了根据本发明的接纳结构的第二实施例，并且用A全局指示。
在这个第二实施例的说明中，结构上和功能上与前述结构A1的元件相同的元件将会给出同样的参考数字。
在例如用氧化物实现的基片1上面实现结构A，并且其包含在基片1的上表面12中实现的第一多层体3。
相应于上表面12的外围部分，第一多层体3具有借助于传统的光刻沉积步骤实现的块种晶6，其被方形化，并且具有基本上垂直于基片1的上表面12布置的至少一个侧壁。
例如用诸如氮化硅之类的特定材料实现该块种晶6。借助于甚至是不同材料的多个重叠层的沉积，同样可以实现该块种晶6，以及一般而言本说明书中指示的任何块种晶。
第一多层体3同样具有进一步的终端块6b，其尺寸类似于块种晶6，并且例如用所述块种晶6的特定材料实现。用这种方法，该第一多层体3在块6、6b之间组成，并且具有和它们同样的高度。
同样可以使用进一步的终端块6b作为实现第一多层体3的进一步的块种晶。
基本上，第一多层体3包含多个条状元件，其通常被指示为间隔物，彼此连续并平行。具体地，这些第一间隔物包含用诸如例如多晶硅之类的导电材料实现的第一导电间隔物5a，和用诸如例如二氧化硅之类的绝缘材料实现的第一绝缘间隔物5b。
有益地，以彼此交替出现的方式布置导电间隔物5a和绝缘间隔物5b，其基本上垂直于基片1的上表面12，并且它们具有限定的宽度和基本上与块种晶6、6b的高度相对应的统一高度。
结构A进一步包含在第一多层体3上面布置的多个间隔物7，其彼此平行且成对地等距，而且和第一间隔物5a、5b横向地布置。
在图5指示的例子中，关于间隔物5a、5b垂直地布置间隔物7，明显地，能够沿着其他方向布置它们，而不会损害结构A的性能。
每个间隔物7包含和第一多层体3接触的不连续的绝缘层8，以及上层11，其依次包含一对第二间隔物11a和11b。
具体地，这些第二间隔物包含第二导电间隔物11a和第二绝缘间隔物11b。在优选实施例中，用实现第一导电间隔物5a的导电材料实现第二导电间隔物11a，并且用形成第一绝缘间隔物5b的绝缘材料实现第二绝缘间隔物11b。
基本上，如关于图2的接纳结构A1所看到的那样，接纳结构A包含依次包括导电间隔物5a的第一多间隔物层70，和依次包括间隔物7的第二多间隔物层71。具体地，类似于图2，间隔物7包含不连续的绝缘下层8和依次包含第二间隔物11a和11b的上层11。
适当地，成对的第二间隔物11a和11b以同样的顺序沿着所有的间隔物7彼此跟随，以便在多间隔物层中，一个间隔物7的第二导电间隔物11a在相继的间隔物7的第二绝缘间隔物11b的前面。
用这种方法，在结构A中用两个终端限定了多个接纳座15，其适合于接纳多个纳米分子组件16。
接纳座15包含由第一导电间隔物5a的部分限定的底部，和由一对相继的间隔物7限定的侧面部分。
具体地，在每个接纳座15中，第一导电间隔物5a和第二导电间隔物11a分别限定了用于在其中接纳的分子组件16的第一导电与控制终端13a和第二导电与控制终端13b。
有益地，如在图6A中强调的那样，在座15中接纳具有两个末端的纳米分子组件16，第一终端17结合到第一末端13a，而第二末端18结合到第二终端13b。
适当地，每个间隔物7的不连续的绝缘层8避免了每个座15的第一导电终端13a和第二导电终端13b之间的接触，并且与第二绝缘间隔物11b结合，划定了分子组件16的末端17和18必须连接到的导电终端13a和13b的界限。
参考图13，显示了用B全局指示的能够接纳具有更多末端的多个分子组件的接纳结构的第三实施例。
在这样的第三实施例的说明中，结构上和功能上与前述结构A1和A的元件相同的元件将会给出同样的参考数字。
如前所述，同样在基片1的上表面12上面实现结构B。
结构B包含第一多层体3，其具有块种晶6、进一步的终端块6b和在块6与6b之间以交替出现的方式布置的彼此连续并平行的多个第一导电间隔物5a和第一绝缘间隔物5b。
结构B进一步包含在第一多层体3上面布置的关于第一间隔物5a、5b横向的多个第一间隔物7。
每个第一间隔物7包含和第一多层体3接触的第一不连续的绝缘层8，以及上层11，其依次包含一对第二导电间隔物11a和绝缘间隔物11b。
有益地，结构B还包含在多个第一间隔物7上面布置的多个第二间隔物20，其彼此平行且成对地等距，并且和多个第一间隔物7横向地布置。
在图13指示的例子中，关于第一间隔物7垂直地布置第二间隔物20，这样一来，就导致了与第一下面的间隔物5a和5b平行。明显地，能够关于第一间隔物7沿着其他的方向布置第二间隔物20，而不会损害结构B的功能。
适当地，类似于第一间隔物7，每个第二间隔物20包含和第一间隔物7接触的第二不连续的绝缘层21，以及上层，其依次包含一对第三间隔物33a和33b。在优选实施例中，用形成第一不连续的绝缘层8的绝缘材料实现第二不连续的绝缘层21。
此外，这些第三间隔物包含第三导电间隔物33a和第三绝缘间隔物33b。在优选实施例中，用实现第一和第二导电间隔物5a和11a的导电材料实现第三导电间隔物33a。此外用实现第一和第二绝缘间隔物5b和11b的绝缘材料实现第三绝缘间隔物33b。
基本上，如关于图2的接纳结构A1和图6的接纳结构A已看到的那样，接纳结构B包含依次包括由导电间隔物5a实现的间隔物的第一多间隔物层70，和依次包括间隔物7的第二多间隔物层71。此外，接纳结构B包含第三多间隔物层72，其包含间隔物20。
具体地，类似于上面已说明的，间隔物7包含不连续的绝缘下层8和上层11，所述上层11依次包含第二间隔物11a和11b，而间隔物20包含不连续的绝缘下层21和上层，所述上层依次包含第三间隔物33a和33b。
适当地，成对的第三间隔物33a和33b按顺序沿着所有的第二间隔物20彼此跟随，以便使一个间隔物20的第三导电间隔物33a在相继的间隔物20的第三绝缘间隔物33b的前面。
用这种方法，在结构B中，用三个末端限定了多个接纳座25，其适合于接纳多个纳米分子组件26。
接纳座25包含由一部分第一导电间隔物5a限定的底部、由一对第一连续的间隔物7限定的侧面部分以及第二间隔物20限定的上部。
有益地，如图13的细节中强调的那样，多个绝缘的栅栏状的元件19将进一步包围接纳座25，所述栅栏状的元件19在第二不连续的绝缘层21和第一下面的导电间隔物5a之间布置。优选地用实现第一和第二不连续的绝缘层8和21的绝缘材料实现每个栅栏状的元件19。
此外，在每个接纳座25中，第一导电间隔物5a、第二导电间隔物11a和第三导电间隔物33a分别限定了用于该座25中放置的每个分子部件26的第一、第二和第三导电与控制终端14a、14b和14c。
具体地，每个接纳座25具有由导电元件5a、11a和33a的部分限定的三个导电部分，所述导电元件5a、11a和33a在3个不同且平行的平面上布置，并且由于层8和21以及间隔物11b和33b的绝缘部分而彼此绝缘。
有益地，如图13A中强调的那样，这样在接纳座25中接纳分子组件26，第一末端27结合到第一终端14a，第二末端28结合到第二终端14b，而第三末端29结合到第三终端14c。
适当地，第一间隔物7的第一不连续的绝缘层8避免了第一终端14a和第二终端14b之间的接触，而第二间隔物20的第二不连续的绝缘层21避免了第二终端14b和第三终端14c之间的接触。此外，绝缘层8、11b、21和19的联合绝缘了每个接纳座25，以避免分子26能够干扰附近接纳座中接纳的分子。
同样可以实现包含任意数目的重叠的多间隔物层的接纳结构。
根据本发明的接纳结构的主要优点在于其具有的纳米尺寸。具体地，在于使得接纳座和由导电间隔物实现的导电终端具有纳米尺寸。
具体地，导电间隔物限定了划定这些接纳座界限的壁的导电部分，因此它们允许适当地定向在其中接纳的分子。
根据本发明的接纳结构的另一个优点在于，通过改变实现的间隔物的数目，可以定向具有不同数目末端的分子。
进一步的优点在于，通过改变接纳座的宽度，可以定向具有可变尺寸的分子；并且通过改变导电间隔物的厚度，可以改变导电终端的性质。
根据本发明的结构的另一个优点在于，接纳座具有这样的构造，以便在恰当布置适当的绝缘材料的前提下，通过将分子末端自己指引向导电终端以获得稳固的和显著的秩序，来确保座中的分子的正确接纳。
根据本发明的接纳结构的最后的但是并非不重要的优点在于，其能够接纳并定向大数目的分子，每个所述分子在接纳座中接纳，以用这种方式实现具有高集成度或密度的组件的混和电子器件。
由此，通过提供如前所述的纳米接纳结构，以在其中接纳多个纳米组件，具体地即分子晶体管，所述分子晶体管具有由接纳结构的导电间隔物实现的各自的导电终端，就可以实现纳米电子器件。
具体地，可以提供用于接纳分子组件的接纳结构，如属于相同申请人的2001年11月23日提出的欧洲专利申请No.1,278,234中说明的那样。通过使用该申请中说明的方法，结构的接纳座中的分子组件自动地结合到实现导电终端的导电间隔物。
有益地，在分子组件在其中的接纳之前，并且在希望的混和半导体器件的随后的实现之前，完成接纳结构的实现。用这种方法，分子组件不必遭受与用于实现接纳结构的工艺步骤相关的任何应力。
本发明同样涉及用于制造如上所述的纳米结构的方法。
具体地，在图3至6中，显示了用于制造如上所述的接纳结构A的方法的一些步骤。结构上和功能上与参考结构A和图6已说明的元件相同的元件将会给出同样的参考数字。
具体地，根据本发明的方法提供了在基片1上面的块种晶6的沉积步骤。具体地，该沉积步骤是诸如氮化硅之类的特定材料的光刻沉积步骤，并且其包含通过使用例如CHF3/O2的溶液来进行的化学蚀刻步骤，以使块种晶6方形化，以便所述块种晶6具有基本上垂直于基片1的上表面12的至少一个侧壁。
借助于沉积甚至是不同材料的多个重叠层，同样可以实现这种块种晶6，以及一般而言本说明书中指示的任何块种晶，以便其无论如何具有基本上垂直于基片1的上表面12的侧壁。
然后，本方法通过重复这样的步骤n次，n≥2，来提供第一间隔物5a、5b的实现，所述步骤包含在块种晶6和表面12上沉积适当材料的预定厚度的层，随后进行沉积的层的各向异性蚀刻。进一步进行每个蚀刻，沉积的材料层被去除，除了在第一步期间限定和块种晶6相邻的间隔物的部分之外，或者除了在后来的第n-1步期间限定和以前实现的间隔物相邻的间隔物的部分之外。
这样一来，这n个步骤就限定了多个间隔物5a、5b，其彼此侧面相接，并且用相互交替出现的两种材料适当地实现，具体地即诸如例如多晶硅和二氧化硅之类的导电材料和绝缘材料。
有益地，上述步骤允许实现和沉积的层的同样厚度相对应的预定宽度的以及和块种晶6的高度相对应的高度的第一导电纳米间隔物5a和第一绝缘纳米间隔物5b。具体地，如图3所示，具有同样高度的间隔物5a、5b限定了第一多层体3，平坦的上表面与基片1平行。
如图4所示，然后本方法提供在第一多层体3上面的第一绝缘层30的沉积步骤。具体地，优选非常薄的并统一的第一绝缘层30，有益地用实现块种晶6的特定材料实现。
具体地，在根据本发明的方法中，在第一绝缘层30上面实现第二多层体10，如图5所示。
第二多层体10包含多个第二间隔物11a、11b，并且和第一多层体3类似，借助于重复m个步骤，m≥3，实现所述第二多层体10，每个所述步骤包含沉积适当材料的预定厚度的层，随后进行沉积的层的各向异性蚀刻。
本方法最初提供第二块种晶(附图中未显示)的沉积步骤，所述第二块种晶在第一绝缘层30上面以类似于第一块种晶6的方式实现，并且从所述第二块种晶开始，提供一连串的沉积和蚀刻，以限定第二多层体10。
适当地，这m个步骤包含3种彼此不同的材料的沉积和蚀刻，具体地即导电材料和第一与第二绝缘材料，以形成一连串的第二导电间隔物11a和第二绝缘间隔物11b与11c。在优选实施例中，这种导电材料和第二绝缘材料对应于用于实现第一多层体3的材料，而这种第一绝缘材料对应于形成第一绝缘层30以及间隔物11c和33c的绝缘材料。
在根据本发明的方法的简化实施例中，同样可以提供这样的m个步骤，其包含两种彼此不同的材料的沉积和蚀刻，具体地即导电材料和绝缘材料，以形成一连串的间隔物7b，就图2的接纳结构A1而论，具体地即在向接纳座15提供的尺寸显著大于在其中接纳的分子组件的尺寸的情况下。实际上在这种情况下，相同多间隔物层的连续的导电间隔物，所述导电间隔物由此就在相同的接纳座15中面对，不会妨碍分子部件的在其中的正确布置。
有益地，用关于第一多层体3的第一间隔物5a和5b横向地布置，特别地即与其垂直地布置的第二间隔物11a、11b和11c来实现第二多层体10。
通过实现关于第一块种晶横向地，特别地即与其垂直地布置的第二块种晶，这是可能的。
明显地，能够关于第一间隔物5a、5b沿着不同的方向布置第二间隔物11a、11b和11c。
然后本方法提供关于第一绝缘材料选择的第二多层体10的蚀刻步骤，以去除第二绝缘间隔物11c。
在这个去除之后，实现了侧面相接的并且成对间隔的多个成对的第二导电间隔物11a和第二绝缘间隔物11b，所述间隔对应于被消除的第二绝缘间隔物11c的宽度。
有益地，除了在成对的第二导电间隔物11a和第二绝缘间隔物11b下面的部分之外，所述选择性蚀刻步骤同样去除了第一绝缘层30。
在用和用于实现第二绝缘间隔物11c的材料不同的材料实现第一绝缘层30的情况下，本方法将包含进一步的该不同材料的选择性蚀刻步骤，以去除第一绝缘层30，除了在成对的第二导电间隔物11a和第二绝缘间隔物11b下面的部分之外。
此外，借助于各向异性的化学蚀刻、离子轰击或溅蚀，能够实现上面指示的选择性蚀刻步骤。
和第一多层体3的第一间隔物5a、5b横向地布置的多个间隔物7就这样实现了，并且由两个重叠的层形成，具体地，即第一不连续的绝缘层8，其包含第一绝缘层30的未被去除的部分，以及上层11，其包含第二导电间隔物11a和第二绝缘间隔物11b。
这样就限定了纳米结构A，并且其包含用于多个分子组件16的多个接纳座15，如参考图6说明的那样。
使用的导电的和绝缘的不同材料的选择，取决于结构A必须注意的功能和座15中必须接纳的分子组件16的类型。
现在参考图7至13，说明根据本发明的方法的进一步的实施例，其适合于实现用于诸如例如分子晶体管之类的具有3个末端的类型的分子组件的接纳结构B。
本方法的这个实施例提供关于图3至5说明的步骤，进一步在图7至9中显示。
有益地，根据本发明，在实现第二多层体10之后，本方法的这个实施例然后提供在其上的第二绝缘层31的沉积步骤，如图10所示。
具体地，优选非常薄的并且统一的第二绝缘层31，其有益地用实现第一绝缘层30的绝缘材料实现。
然后本方法提供在第二绝缘层31上面的第三多层体32的实现，所述第三多层体32包含多个第三间隔物33a、33b和33c，其彼此连续，并关于第二多层体10的第二间隔物11a、11b、11c横向地布置。
如前所见，这些第三间隔物33a、33c和33b同样用一系列的3种适当的材料实现，有益地为导电材料，以及第一和第二绝缘材料。
具体地，在根据本发明的方法的进一步的实施例中，类似于第一和第二多层体3、10，借助于m个步骤的重复，m≥3，每个所述步骤包含适当材料的预定厚度的层的沉积，随后进行沉积的层的各向异性蚀刻，来实现第三多层体32。
本方法最初提供第三块种晶(附图中未显示)的沉积步骤，所述第三块种晶在第二绝缘层31上面以类似于第一和第二块种晶的方式实现，并且从所述第三块种晶开始，提供一连串的沉积和蚀刻，以限定第三多层体32。
适当地，这m个步骤包含3种彼此不同的材料的沉积和蚀刻，具体地即导电材料和两种不同的绝缘材料，以形成一连串的第三导电间隔物33a和第三绝缘间隔物33b与33c。在优选实施例中，这些导电和绝缘材料对应于用于实现第二多层体10的材料。
如以前那样，在根据本发明的方法的进一步的实施例的简化形式中，可以提供这样的m个步骤，其包含两种彼此不同的材料的沉积和蚀刻，具体地即导电材料和绝缘材料，以形成类似于图2的接纳结构A1的第二多层体71的间隔物7b的一连串的间隔物，具体地即在向接纳座提供的尺寸显著大于在其中接纳的分子组件的尺寸的情况下。
有益地，用关于第二多层体10的第二间隔物11a、11b和11c横向地布置，特别地即与其垂直地布置的第三间隔物33a、33b和33c来实现第三多层体32。用这种方法，导致该多个第三间隔物33a、33b和33c与多个第一间隔物5a、5b平行。
通过实现关于第二块种晶横向地，特别地即与其垂直地，由此也就是和第一块种晶6平行地布置第三块种晶，这是可能的。
明显地，能够关于第一和第二间隔物沿着不同的方向布置第三间隔物33a、33b和33c。
有益地，将关于第一多层体3和第二多层体10进行第三间隔物33a、33b和33c的材料的选择和它们的顺序安排。具体地，例如放置第三导电间隔物33a，以便其在第一多层体3上的第一导电间隔物5a之间组成的位置上具有投影。
然后本方法提供关于第一绝缘材料选择的化学蚀刻步骤，以去除第三多层体31的第三绝缘间隔物33c、这样暴露的第二绝缘层31的部分、这样暴露的第二多层体10的第二绝缘间隔物11c的部分以及暴露的第一绝缘层30的部分。
有益地，在这个蚀刻步骤期间，第三导电间隔物33a和第三绝缘间隔物33b表现为第一绝缘材料的所有下面部分的掩模。对第二导电间隔物11a和第二绝缘间隔物11b几乎发生了同样的事情。
用这种方法，实现了第一多个平行间隔物7，其彼此平行，并且和第二多个间隔物20横向地，特别地即垂直地布置，所述第二多个间隔物20彼此平行，并且在第一多个间隔物7上面布置。如前可见，每个多个间隔物各自包含不连续的绝缘层8、21，在其上重叠各自的导电间隔物11a、33a和绝缘间隔物11b、33b。
要注意的是，在第二多个间隔物20下面剩余的第一绝缘材料的部分，限定了多个栅栏状的元件19。
如图13所示，导致了这样限定的纳米结构B。
具体地，这样实现的结构B包含多个接纳座25，每个所述接纳座25包含由第一导电间隔物5a的部分限定的底部、由一对第一相邻的间隔物7限定的侧面部分、由第二间隔物20的部分限定的上部并且进一步被栅栏状的元件19包围。
用这种方法，在每个接纳座25中，第一导电间隔物5a的部分、第二导电间隔物11a的部分和第三导电间隔物33a的部分，限定了用于在该座25中接纳的分子组件26的第一、第二和第三导电与控制终端14a、14b和14c。
立刻就能证实，有益地，通过简单地改变沉积的和蚀刻的层的厚度以及它们的沉积顺序，根据本发明的方法允许容易地调整接纳座的尺寸和在其中限定的导电终端的尺寸。
明显地，本领域技术人员将能够提出多种变化，所有所述变化都在本发明的保护范围之内，如权利要求限定的那样。
例如，通过在第三多层体32上面沉积进一步的多层体，所述多层体通过适当的绝缘层彼此隔开，可以重新进行上述方法。针对使用的绝缘材料的最后选择性化学蚀刻步骤允许实现包含接纳座的结构，所述接纳座装备有用于具有更多末端的分子的各自的导电与控制终端。
间隔物和绝缘层的尺寸是纳米级的，优选地在50nm以下，并且最优选地在10nm以下；依据间隔尺寸和将要被接纳的分子组件进行的电气性能的类型来校准它们。
通过这样的事实，即实现纳米接纳结构，所述纳米接纳结构适合于接纳并实现纳米组件、具体地即分子晶体管的控制终端，给出了根据本发明的方法的主要优点。
具体地，根据本发明的方法允许实现多个纳米导电终端，其适合于控制上述分子组件，并能够适当地定向实现它们的分子，而且能够命令它们执行特定的动作。
本方法的进一步的优点在于实现上述类型的接纳结构，其中，能够用不同的尺寸实现多个接纳座和导电终端。
这种结构允许接纳不同性质和尺寸的分子组件，而且允许个别测试和查询单独的终端。
具体地，根据本发明的方法的多用性在于，通过简单地操作沉积的和蚀刻的层的厚度，成功实现了用于将要被接纳的分子组件的特定和适当的尺寸的结构。
根据本发明的方法的进一步的优点在于其实现的容易性和速度，因为提供了这样的步骤，所述步骤在当前使用的用于获得半导体器件的生产工艺中能够被容易地融合进去。
基本上，由于本发明，可以实现纳米结构，其中，具有适当功能化的末端的分子被接纳到接纳座中，并且在这些座中相对于导电终端被适当地定址，这样以实现混和类型的半导体器件，其包含多个纳米器件，具体地即分子组件。
基本上，由于本发明的方法，可以实现用于放置成百万的电子组件的纳米结构，其中，借助于导电终端，根据特定的需要，能够适当地电激活所述电子组件，以实现具有不同功能的半导体电子器件。

Claims (30)

1.一种纳米组件的接纳结构，其特征在于包括：
基片(1)，
第一多间隔物层(70)，其包括第一多个间隔物(5a)，所述第一多个间隔物(5a)包括相互平行的第一导电间隔物(5a)，以及
至少一个第二多间隔物层(71)，其在所述第一多间隔物层(70)上面实现，并且包含第二多个间隔物(7)，所述第二多个间隔物(7)和所述第一多个间隔物(5a)横向地布置，并且至少包括不连续的下绝缘层(8)和上层，所述上层依次包括第二导电间隔物(11a)，
所述第二多间隔物层(71)的每对所述间隔物(7)和所述第一多间隔物层(70)的间隔物(5a)限定了至少具有第一和第二导电终端(13a，13b)的多个纳米接纳座(15)，所述第一和第二导电终端(13a，13b)由在所述接纳座(15)中面对的所述第一导电间隔物(5a)和所述第二导电间隔物(11a)的部分实现。
2.如权利要求1所述的结构，其特征在于，进一步至少包括第三多间隔物层(72)，所述第三多间隔物层(72)包括第三多个间隔物(20)，所述第三多个间隔物(20)和所述第二多个间隔物(7)横向地布置，并且至少包括不连续的下绝缘层(21)和上层，所述上层依次包括第三导电间隔物(33a)，
所述第二多间隔物层(71)的每对所述间隔物(7)和所述第一多间隔物层(70)的间隔物(5a)以及所述第三多间隔物层(72)的间隔物(20)限定了至少一个纳米接纳座(15)，其至少具有第一、第二和第三导电终端(14a，14b，14c)，所述第一、第二和第三导电终端(14a，14b，14c)由在所述接纳座(25)中面对的所述第一导电间隔物(5a)和所述第二导电间隔物(11a)以及所述第三导电间隔物(33a)的部分实现。
3.如权利要求1所述的结构，其特征在于，所述第二多间隔物层(71)的所述间隔物(7)的所述上层还包括第二绝缘间隔物(11b)。
4.如权利要求2所述的结构，其特征在于，所述第三多间隔物层(72)的所述间隔物(20)的所述上层还包括第三绝缘间隔物(33b)。
5.如权利要求1所述的结构，其特征在于，关于所述第一多间隔物层(70)的所述间隔物(5a)垂直地布置所述第二多间隔物层(71)的每个所述间隔物(7)。
6.如权利要求2所述的结构，其特征在于，关于所述第二多间隔物层(71)的所述间隔物(7)垂直地布置所述第三多间隔物层(72)的每个所述间隔物(20)。
7.如权利要求1所述的结构，其特征在于，所述第一多间隔物层(70)的所述间隔物(5a)和高度基本上等于所述导电间隔物(5a)的绝缘间隔物(5b)交替出现。
8.如权利要求3所述的结构，其特征在于，所述成对的第二间隔物(11a，11b)沿着所述第二多间隔物层(71)的所述多个间隔物(7)以同样的顺序相互跟随，以便相应于每个所述接纳座(15)，所述第二多间隔物层(71)的间隔物(7)的第二导电间隔物(11a)在相继的间隔物(7)的第二绝缘间隔物(11b)的前面。
9.如权利要求3所述的结构，其特征在于，所述第二导电(11a)和绝缘(11b)间隔物具有基本上相等的高度。
10.如权利要求2所述的结构，其特征在于进一步包括多个栅栏状的元件(19)，所述栅栏状的元件(19)在所述第二多间隔物层(71)的成对的所述间隔物(7)之间和所述第三多间隔物层(72)的所述间隔物(20)下面布置。
11.如前述权利要求中的任何一个所述的结构，其特征在于，用同样的导电材料实现所述导电间隔物(5a，11a，33a)。
12.如前述权利要求中的任何一个所述的结构，其特征在于，用同样的绝缘材料实现所述绝缘间隔物(5b，11b，33b)。
13.如前述权利要求中的任何一个所述的结构，其特征在于，用同样的绝缘材料实现所述不连续的绝缘层(8，21)。
14.如权利要求11所述的结构，其特征在于，用多晶硅实现所述导电间隔物(5a，11a，33a)。
15.如权利要求12所述的结构，其特征在于，用二氧化硅实现所述绝缘间隔物(5b，11b，33b)。
16.如权利要求13所述的结构，其特征在于，用氮化硅实现所述不连续的绝缘层(8，21)。
17.如权利要求10所述的结构，其特征在于，用绝缘材料实现所述栅栏状的元件(19)。
18.如权利要求17所述的结构，其特征在于，用氮化硅实现所述栅栏状的元件(19)。
19.如权利要求2所述的结构，其特征在于，放置每个所述第三导电间隔物(33a)，以便其具有关于所述基片(1)在第一连续的导电间隔物(5a)之间的位置上的正交投影。
20.一种纳米电子器件，其特征在于至少包括在根据前述的权利要求中的任何一个的接纳结构(A1，A，B)中接纳的纳米组件，所述接纳结构(A1，A，B)的所述导电间隔物(5a，11a，33a)限定所述至少一个纳米组件的各个导电终端。
21.一种用于制造纳米接纳结构的方法，该方法包括以下步骤：
A)在基片(1)上沉积块种晶(6)，所述块种晶(6)具有基本上垂直于所述基片(1)的至少一个侧壁；
B)步骤的n次重复，n≥2，所述步骤包括在所述块种晶(6)和所述基片(1)上沉积预定的材料，并且各向异性蚀刻所述沉积的层，以在每次重复中至少实现基本上垂直于所述基片(1)的相关的间隔物(5a，5b)，
所述预定的材料对每对连续的沉积是不同的，所述n次步骤至少限定了包括n个间隔物(5a，5b)的第一多层体(3)，所述间隔物(5a，5b)用相互交替出现的至少两种不同的材料实现，其分别为能够以可选择的方式被化学蚀刻的导电材料和绝缘材料，
C)在所述第一多层体(3)上面沉积第一绝缘层(30)，
D)在所述第一绝缘层(30)上面限定第二多层体(10)，通过以下步骤，类似于所述第一多层体(3)实现所述第二多层体(10)：
在所述第一绝缘层(30)上沉积第二块种晶，以及
重复m个步骤，m≥3，每个所述步骤包括预定材料层的沉积，以及所述沉积的层的各向异性蚀刻，以在每次重复中，至少实现基本上垂直于所述第一绝缘层(30)的相关的第二间隔物(11a，11c)，
所述预定的材料对每对连续的沉积是不同的，所述第二多层体(10)包括m个间隔物(11a，11c)，所述间隔物(11a，11c)用相互交替出现的至少两种材料实现，其分别为导电材料和绝缘材料，
关于所述第一多层体(3)的所述第一间隔物(5a，5b)横向地实现所述第二多层体(10)的所述第二间隔物(11a，11c)，
E)关于所述绝缘材料选择性蚀刻所述第二多层体(10)和所述第一绝缘层(30)，以去除第二绝缘间隔物(11c)和所述第一绝缘层(30)的暴露部分，以实现多个间隔物(7)，所述间隔物(7)包括所述第一绝缘层(30)的部分和所述第二导电间隔物(11a)，以形成多个纳米接纳座(15)，所述纳米接纳座(15)至少具有第一和第二导电终端(13a，13b)，所述第一和第二导电终端(13a，13b)由在所述接纳座(15)中面对的所述第一导电间隔物(5a)和所述第二导电间隔物(11a)的部分实现。
22.如权利要求21所述的方法，其特征在于，在所述第二多层体(10)的所述限定步骤之后，其包括以下的进一步的步骤：
D1)在所述第二多层体(10)上沉积第二绝缘层(31)；
D2)在所述第二绝缘层(31)上面限定第三多层体(32)，借助于以下步骤，类似于所述第二多层体(10)实现所述第三多层体(32)：
在所述第二绝缘层(31)上沉积第三块种晶，以及
重复m个步骤，m≥3，每个所述步骤包括预定材料层的沉积，以及所述沉积的层的各向异性蚀刻，以在每次重复中，至少实现基本上垂直于所述第二绝缘层(31)的相关的第三间隔物(33a，33c)，
所述预定的材料对每对连续的沉积是不同的，所述第三多层体(32)包括m个间隔物(33a，33c)，所述间隔物(33a，33c)用相互交替出现的至少两种材料实现，其分别为导电材料和绝缘材料，
关于所述第二多层体(10)的所述第二间隔物(11a，11c)横向地实现所述第三多层体(32)的所述第三间隔物(33a，33c)，
关于所述绝缘材料选择的所述蚀刻步骤去除了所述第三绝缘间隔物(33c)和所述第二绝缘层(31)的暴露部分，以实现多个第二间隔物(20)，所述间隔物(20)包括所述第二绝缘层(31)的部分和所述第三导电间隔物(33a)，以形成多个纳米接纳座(25)，所述纳米接纳座(25)至少具有第一、第二和第三导电终端(14a，14b，14c)，所述第一、第二和第三导电终端(14a，14b，14c)由在所述接纳座(25)中面对的所述第一导电间隔物(5a)和所述第二导电间隔物(11a)以及所述第三导电间隔物(33a)的部分实现。
23.如权利要求21所述的方法，其特征在于，所述预定材料对每三个一组的连续的沉积是不同的，所述第二多层体(10)包括m个间隔物(11a，11c，11b)，所述间隔物(11a，11c，11b)由相互交替出现的至少三种材料实现，分别为导电材料、第一和第二绝缘材料，以及在于，所述蚀刻步骤关于所述第一绝缘材料是可选择的。
24.如权利要求22所述的方法，其特征在于，所述预定材料对每三个一组的连续的沉积是不同的，所述第三多层体(32)包括m个间隔物(33a，33c，33b)，所述间隔物(33a，33c，33b)由相互交替出现的至少三种材料实现，分别为导电材料、第一和第二绝缘材料，以及在于，所述蚀刻步骤关于所述第一绝缘材料是可选择的。
25.如权利要求21至24中任何一个所述的方法，包括多个不同的蚀刻步骤，每个所述蚀刻步骤关于用于实现所述绝缘层(30，31)和所述多层体(10，32)的所述绝缘间隔物(11b，11c，33b，33c)的不同材料是可选择的。
26.如权利要求21至25中任何一个所述的方法，其特征在于，借助于溅蚀实现所述各向异性蚀刻步骤。
27.如权利要求21或22所述的方法，其特征在于，在所述多层体(3，10)上的所述绝缘层(30，31)的所述沉积步骤沉积非常薄的和统一的层。
28.如权利要求23至27中任何一个所述的方法，其特征在于，所述第二和第三多层体(10，32)包括同样的导电材料和同样的第一和第二绝缘材料。
29.如权利要求22所述的方法，其特征在于，所述第三多层体(32)的所述限定步骤实现每个所述第三导电间隔物(33a)，所述第三导电间隔物(33a)具有关于所述基片(1)的在第一连续的导电间隔物(5a)之间的位置上的正交投影。
30.如权利要求21至29中任何一个所述的方法，其特征在于，其重复进行所述多层体的限定步骤，以实现多个多层体，所述多层体是重叠的并由适当的绝缘层相互隔开，每对连续的多层体包括彼此横向地布置的各自的导电和绝缘间隔物。
CN2005100966696A 2004-08-31 2005-08-31 纳米器件的接纳结构及相应的制造方法 Active CN1755937B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP04425648.5 2004-08-31
EP04425648A EP1630881B1 (en) 2004-08-31 2004-08-31 Hosting structure of nanometric elements and corresponding manufacturing method

Publications (2)

Publication Number Publication Date
CN1755937A true CN1755937A (zh) 2006-04-05
CN1755937B CN1755937B (zh) 2012-07-04

Family

ID=34932736

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005100966696A Active CN1755937B (zh) 2004-08-31 2005-08-31 纳米器件的接纳结构及相应的制造方法

Country Status (3)

Country Link
US (1) US7456508B2 (zh)
EP (1) EP1630881B1 (zh)
CN (1) CN1755937B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1630882B1 (en) * 2004-08-31 2012-05-02 STMicroelectronics S.r.l. Nanometric structure and corresponding manufacturing method
WO2006090417A1 (en) * 2005-02-28 2006-08-31 Stmicroelectronics S.R.L. Method for realising a nanometric circuit architecture between standard electronic components and semiconductor device obtained with said method
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
EP1772773B1 (en) * 2005-10-06 2011-06-29 STMicroelectronics Srl Method for realizing a multispacer structure, use of said structure as a mould and method for producing circuital architectures using said mould
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262336A (en) 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
US4758531A (en) * 1987-10-23 1988-07-19 International Business Machines Corporation Method of making defect free silicon islands using SEG
US5272114A (en) 1990-12-10 1993-12-21 Amoco Corporation Method for cleaving a semiconductor crystal body
US5520244A (en) 1992-12-16 1996-05-28 Sdl, Inc. Micropost waste heat removal system
JPH06334262A (ja) 1993-03-23 1994-12-02 Mitsubishi Electric Corp 半導体レーザアレイ装置，半導体レーザ装置，及びそれらの製造方法
IL121312A (en) * 1997-07-14 2001-09-13 Technion Res & Dev Foundation Microelectronic components, their manufacture and electronic networks containing them
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6358854B1 (en) 1999-04-21 2002-03-19 Sandia Corporation Method to fabricate layered material compositions
US6365059B1 (en) 2000-04-28 2002-04-02 Alexander Pechenik Method for making a nano-stamp and for forming, with the stamp, nano-size elements on a substrate
AU2002227138A1 (en) * 2000-10-24 2002-05-06 Molecular Electronics Corporation Three-terminal field-controlled molecular devices
GB0026471D0 (en) 2000-10-30 2000-12-13 Univ Cambridge Tech Small-scale structures
DE10118197C2 (de) * 2001-04-11 2003-04-03 Infineon Technologies Ag Integrierte magnetoresistive Halbleiterspeicheranordnung und Verfahren zum Beschreiben derselben
DE10123364C2 (de) * 2001-05-14 2003-04-24 Infineon Technologies Ag Bauelement mit Molekular-Photodiode und hierauf aufbauender integrierter Schaltkreis
US6824974B2 (en) 2001-06-11 2004-11-30 Genorx, Inc. Electronic detection of biological molecules using thin layers
DE10132640A1 (de) * 2001-07-05 2003-01-23 Infineon Technologies Ag Molekularelektronik-Anordnung und Verfahren zum Herstellen einer Molekularelektronik-Anordnung
EP1278234B1 (en) 2001-07-19 2012-01-11 STMicroelectronics Srl MOS transistor and method of manufacturing
JP2003100902A (ja) 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
FR2834130B1 (fr) 2001-12-20 2005-02-18 Thales Sa Procede d'amelioration des caracteristiques optiques de composants optoelectroniques multicouches
JP2003309194A (ja) * 2002-04-18 2003-10-31 Nec Electronics Corp 半導体記憶装置とその製造方法
DE10247679A1 (de) 2002-10-12 2004-04-22 Fujitsu Ltd., Kawasaki Halbleitergrundstruktur für Molekularelektronik und Molekularelektronik-basierte Biosensorik
CN1735822B (zh) 2002-11-12 2011-10-05 Hoya美国公司 用于波导间自由空间光传播的光学部件
US7366009B2 (en) * 2004-01-10 2008-04-29 Honeywell International Inc. Separate write and read access architecture for a magnetic tunnel junction
EP1630882B1 (en) 2004-08-31 2012-05-02 STMicroelectronics S.r.l. Nanometric structure and corresponding manufacturing method
US7355230B2 (en) 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
KR100673012B1 (ko) 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US7456508B2 (en) 2008-11-25
EP1630881A1 (en) 2006-03-01
US20070176208A1 (en) 2007-08-02
CN1755937B (zh) 2012-07-04
EP1630881B1 (en) 2011-11-16

Similar Documents

Publication Publication Date Title
CN1755938A (zh) 纳米结构及相应的制造方法
CN1755895A (zh) 用于实现纳米器件的接纳结构的方法
CN100336227C (zh) 存储单元阵列位线的制法、存储单元阵列及其制造方法
CN1251316C (zh) 半导体器件及其制造方法
CN1249792C (zh) 制造具有多层膜的半导体组件的方法
CN1270380C (zh) 半导体器件及其制造方法
CN1317772C (zh) 半导体器件及其制造方法
CN1287456C (zh) 半导体装置及其制造方法
CN1832200A (zh) 半导体装置与浮动栅极存储器
CN101051652A (zh) 半导体器件及其制造方法
CN101047033A (zh) 非易失性半导体存储装置的验证方法
CN1941375A (zh) 半导体装置及半导体装置的制造方法
CN1755937A (zh) 纳米器件的接纳结构及相应的制造方法
CN1941418A (zh) 存储单元以及具有该存储单元的半导体非易失性存储器的结构
CN1905160A (zh) 集成半导体结构的制造方法及相应的集成半导体结构
CN1832144A (zh) 制造快闪存储装置的方法
CN1808268A (zh) 用于应变硅mos晶体管的金属硬掩模方法和结构
CN1310339C (zh) 薄膜晶体管及其生产方法
CN1174406A (zh) 半导体集成电路装置的制造方法
CN1677679A (zh) 半导体存储器件
CN1941378A (zh) 非挥发性存储器及其制造方法与操作方法
CN1255865C (zh) 半导体装置的制造方法
CN1385886A (zh) 半导体器件的制造方法
CN1848392A (zh) 半导体器件及其制造方法
CN1601650A (zh) 非易失性半导体存储器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant