CN1751412A - 高频电路 - Google Patents

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CN1751412A CNA2004800047958A CN200480004795A CN1751412A CN 1751412 A CN1751412 A CN 1751412A CN A2004800047958 A CNA2004800047958 A CN A2004800047958A CN 200480004795 A CN200480004795 A CN 200480004795A CN 1751412 A CN1751412 A CN 1751412A
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菅野浩
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Abstract

本发明提供一种在介质基片上装有高频功能元件的高频电路，它包括：形成在高频功能元件里的第一传输线；特征阻抗低于或等于50Ω并形成在介质基片上的第二传输线；在第一与第二传输线之间连接的引线；特征阻抗高于50Ω并接第二传输线的第三传输线；形成得穿过介质基片的通路孔部分，其中顶侧导电接合区接第三传输线；和接通路孔部分底侧导电接合区的第四传输线。

Description

高频电路
技术领域
本发明涉及一种用于毫米波范围的高频电路，尤其涉及引线接合(wire-bonded)了高频功能元件部分的周围使用的高频电路。
背景技术
近年来通信速度在进一步提高，因而无线电通信使用的载频正在达到毫米波域的频段，超出了微波域。因频率变高，连线部分的电感不可忽视，因而用于高频的半导体元件的输入/输出部分增大了反射，该输入/输出部分接系统内的引线。所以，存在一个不能完全得到用于高频的半导体元件的典型特性的问题。
在题为“微波和毫米波电路的互连和封装技术(Interconnect andPackaging Technologies for Microwave and Millimeter-wave Circuits)”(General Conference of the Institute of Electronics，Information andCommunication Engineers，TC-1-1，1999)(下称文件1)中，提出了一种减少连线部分电感的方法。文件1揭示的减少连线部分电感的方法是缩短引线长度、使用扁线、利用通孔的倒装片接合(flip-chip bonding)等。
如常规的低频段那样，已对毫米波范围开发了一种表面安装封装器件(下称高频封装件)，能使高频功能元件用表面安装法安装。该高频封装件用引线在高频功能元件与介质基片上的信号条之间作连接。
图16A是一截面图，示出普通高频封装件表面安装在外电路基片上的配置情况。如图16A所示，高频功能元件2容纳在介质基片1与罩盖33形成的腔内。图16B示出介质基片1顶面的布线图案，图16C示出介质基片1底面的布线图案。
如图16B所示，介质基片1顶面形成接地导电区12、信号条34和接地导电层35。如图16C所示，介质基片1底面形成接地导电区13、接地条37和信号条36。在介质基片1上，加地共面条线配置包括信号条36、接地导电层35和接地条37。其上表面安装了高频封装件的外电路基片38，具有形成在其顶面的信号条39和形成在其内侧与底面中至少一个的接地条40。在外电路基片中，高频传输线配置诸如微带线或加地共面条线，包括信号条38与接地条40。
信号条34一端用引线5接高频功能元件2，另一端接连接通路7的一端，形成的连接通路7通过介质基片1。信号条36的一端接连接通路7的另一端，信号条36的另一端通过焊料36接外电路基片38上的信号条39。经引线5、信号条34、连接通路7、信号条36、焊料41和信号条39，对从高频功能元件2输入/输出高频信号。
如上所述，在普通高频封装件中，高频信号经引线发送，故必须减少引线连接部的反射。
如文件1所揭示的，可以缩短引线长度，由此减少引线连接部的电感，从而使能减少反射。但考虑到接合设备的精度，缩短引线长度存在局限性。
再者，调整待装高频功能元件表面和介质基片即主要安装基片表面之间的高度，能使引线长度缩短，但必须在主安装基片上的装片区作切割，增大了加工成本。
而且，虽然可用扁线减小连接部电感并防止反射，但顾及实践中安全的温度变化，不太合适。
此外，虽然可用使用通孔的倒装片接合等减小连接部电感并防止反射，但考虑到实践中安全的温度变化，也不合适。
发明内容
因此，本发明的第一目的是提供一种能防止引线连接部出现反射的高频电路。另外，本发明的第二目的是以低成本提出一种能以高精度与高可靠性防止引线连接部出现反射的高频电路。
为解决前述问题，本发明具有下列特征。本发明针对一种在介质基片上装有高频功能元件的高频电路，它包括：形成在高频功能元件里的第一传输线；形成在高频功能元件上、特征阻抗低于或等于50Ω的第二传输线；第一与第二传输线间的连线；连接第二传输线、特征阻抗高于50Ω的第三传输线；形成得通过介质基片、具有接第三传输线的顶侧导电接合区的通路孔；和连接通路孔部分底侧导电接合区的第四传输线。
按照上述发明，整个电路的等效电路是一种典型的LCLC结构的低通滤波器，其中相互连接了：引线寄生电感产生的第一串联电感；出现在第二传输线部分的接地电容产生的第一分流电容；第三传输线的高阻抗特性产生的第二串联电感；和出现在通路孔部分与其邻近接地导电区之间的接地电容的第二分流电容。与原有技术不同，本发明把整个电路配置成滤波电路的高频电路结构，实现了在宽频段范围内低反射的高频特性。
再者，形成引线、第二传输线、第三传输线、通路孔部分和第四传输线不必应用特定的布线工艺，因而能以低成本提供在宽频段内低反射的高精度和高可靠性的高频电路。
而且，接地导电区严格置于邻近通路孔部分而不将通路孔部分接地，因而在相对于第三传输线的信号条和介质基片底面上的区域不设置接地导电区，使第三传输线的特征阻抗能设置成高。因此，便于对LCLC结构的典型低通滤波器实现一基本条件，即在第一串联电感高时，必须把第二串联电感设置成高。
还有，通路孔部分的连接通路的电感被加到第三传输线的电感，在物理上缩短了第三传输线的长度。相应地，还能实现电路面积缩小的有利效果。
在普通高频电路中，把引线寄生电感区配至50Ω的匹配电路配置成进一步接通路孔部分，因而在毫米波段的设计频段的一部分，其中难以把匹配电路产生的信号反射和通路孔部分产生的信号反射都设置成在宽频段内具有低强度，存在着出现反射的高概率。但在本发明的高频电路中，包括通路孔部分的整个电路被形成为补偿引线寄生电感的匹配电路，因此信号在宽频段内以低反射发送。
较佳地，第四传输线在其至少一部分区域的特征阻抗高于或等于50Ω。
在这种结构中，整个电路的等效电路是一典型的LCLC结构的低通滤波器，其中相互连接了：引线寄生电感产生的第一串联电感；出现在第二传输线部分的接地电容产生的第一分流电容；第三传输线高阻抗特性产生的第二串联电感；出现在通路孔部分与其邻接的接地导电区之间的接地电容产生地第二分流电容；和第四传输线高阻抗特性产生的第三串联电感。与原有技术不同，本发明把整个电路配置成滤波电路的该高频电路结构，在宽频内实现了低反射的高频特性。
而且，接地导电区被严格置成邻近通路孔部分，不将该通路孔部分接地，因而在相对于第四传输线的信号条和介质基片顶面上的区域不设置接地导电区，由此便于把第四传输线的特征阻抗设置成高。因此，容易对典型的LCLCL结构的低通滤波器实现一基本条件，即第一串联电感为高时必须把第三串联电感设置成高。
较佳地，第一传输线在引线与第一传输线之间的连接部分具有低于或等于50Ω的特征阻抗。
在这种结构中，整个电路的等效电路是一典型的CLCLC结构低通滤波器，其中相互连接了：第一传输线与引线之间连接部分的接地电容产生的第一分流电容；引线寄生电感产生的第一串联电感；出现在第二传输线部分的接地电容产生的第二分流电容；第三传输线的高阻抗特性产生的第二串联电感；和出现在通路孔部分及其邻近接地导电区之间的接地电容产生的第三分流电容。与原有技术不同，本发明把整个电路配成滤波电路的高频电路结构，在宽频段内实现了低反射的高频特性。
较佳地，第一传输线在引线与第一传输线之间的连接部分有一共面型GSG片(pad)。
因此，可用空气共面形高频探针检测晶片态的高频特性。
较佳地，该片所含的接地导电片邻近第一传输线里的信号条。
因此，可在连线部分减小第一传输线的特征阻抗，从而使接地电容能在缩小区域中产生。
较佳地，朝向第一传输线中信号条一端部，信号条与接地导电片之间的间隙更窄。
在这种结构中，在邻近连线部分的区域产生第一传输线所需的接地电容值，并能减小引线与接第一传输线的高频功能元件中传输线之间的阻抗差，因而就整个电路而言，能使不需要的信号反射得以抑制，而减小反射的高频特性得以实现。
较佳地，第二传输线是加地的共面条状线。
与把第二传输线构成微带线的情况相比，该结构更能抑制工艺变化产生的高频电路特性变化。更具体地说，为了稳定地得到高频电路特性，必须在形成于高频功能元件底面的接地导电区中加强高频接地。但在第二传输线被构成微带线时，由于通过介质基片形成的接地通路的形成位置变动，高频接地不稳定，这是不可取的。相反地，本发明的优选结构能使高频接地保持稳定。
较佳地，第三传输线包括接顶侧导电接合区的信号条和接地导电区，后者形成的区域不是介质基片底面相对信号条的区域。
在这种结构中，通路孔部分不能接地的条件倒被用来设置第三传输线的特征阻抗，得到一般电路不能得到的高值，从而在滤波电路结构中设置了高电感。在该结构中，对于第一串联电感为高时必须把第三串联电感设置成高的情况，典型的LCLCL结构低通滤波器能容易地实现一重要条件。这意味着，作为电路特性，频段能更宽，反射可减小。
另在前述结构中，消除了通路孔部分附近的接地导电区，因而减小了顶侧导电接合区与接地导电区之间产生的接地电容。插在第三传输线产生的电感与连接通路之间的接地电容器，能使第三传输线的特征阻抗减小。但在前述结构中，出现在顶侧导电接合区与接地导电区之间的接地电容的减小，能使第三传输线的特征阻抗保持高，从而进一步改善了宽频段的低反射特性。
较佳地，包括介质基片的介质的介电常数小于或等于5。
因此，若把信号条的条宽置为100μm，这是陶瓷或树脂基片标准布线规则采纳的最小值，就可将第三传输线的特征阻抗设置为例如115Ω或更高。
而且，在通路孔部分把介质基片的介电常数设置成5或以下，就能减小出现在通路孔部分附近的接地导电区与顶侧导电接合区之间产生的接地电容。因此，第三传输线的特征阻抗增大，可在宽频段内实现低反射的特性。
再者，在减小基片的介电常数时，减小了单位长度传输产生的通过信号的相位量增加，因而即使应用布线精度低、误差大的低成本工艺，也能以较佳成品率制造本发明的高频电路。
还有，连线部分的反射特性基本上取决于接该引线的介质基片的介电常数和引线的形状，因为接地电容出现在该部分与介质基片底面之间接该引线的一部分。通过控制信号条在第二传输线接引线部分的条宽，可在低通滤波电路中得到优化的接地电容值，从而能在宽频段内实现低反射特性。但在使用高介电常数的基片时，即使在接引线的部分产生的接地电容值变成大于该优化接地电容值，也得不到优化的低通滤波特性。另一方面，使用低介电常数基片时，在增大线长时适用大的优化电容值，而且小的优化电容值也适用，因此较佳地把基片的介电常数设置成低。
较佳地，第三传输线信号条的条宽小于第二传输线信号条的条宽。
因此，可将第三传输线的特征阻抗设置成高。
较佳地，第二传输线的特征阻抗低于或等于45Ω。
较佳地，第三传输线的特征阻抗高于或等于110Ω。
通过以下结合附图的详述，本发明的这些和其它目的、特征、方面和优点就更清楚了。
附图简介
图1A是本发明第一实施例一例的高频电路的示意截面图。
图1B示出图1A所示介质基片1顶面的布线图案。
图1C示出图1A所示介质基片1底面的布线图案。
图1D是本发明第一实施例高频电路元件的框图。
图2是用于比较模拟的加地共面条线的分析模型。
图3A是史密斯图，示出微带线在信号条16的条宽为1000微米时在连线部分从3GHz到75GHz的反射阻抗(S11)。
图3B是史密斯图，示出加地共面条线在信号条16的条宽为600微米时在连线部分从3GHz到75GHz的反射阻抗(S11)。
图4说明补偿电路在引线部分出现寄生电感时的配置原理，补偿电路用于本发明的高频电路。
图5A是另一例第三传输线6结构的俯视图。
图5B是另一例第三传输线6结构的截面图。
图6A是微带线和具有如图5A与5B所示传输线结构的第三传输线6的特征阻抗根据信号条的条宽绘制时得出的曲线图。
图6B是具有如图5A与5B所示传输线结构的的第三传输线6的特征阻抗根据介质基片的介电常数绘制时得出的曲线图。
图7A示出连线部分的等效电路，该等效电路根据3GHz～81GHz的电磁场分析结果通过分析而得出。
图7B示出图7A所示等效电路简化后得到的等效电路。
图7C示出对从连线部分实际结构第二传输线4一侧端子看出的反射阻抗(S11)和简化等效电路的反射阻抗(S11)所作的电磁场分析结果。
图7D示出引线5与信号条3a间的连接部分。
图7E示出引线5与信号条1616间的连接部分。
图8A示出包括第三传输线6、通路孔部分10和第四传输线11的电路块的等效电路，通过根据3GHz～81GHz电磁场的分析结果经分析得出。
图8B示出图8A的等效电路简化的等效电路。
图8C示出对从通路孔部分10实际结构TRL3一侧端子看出的反射阻抗(S22)和简化等效电路反射阻抗(S22)的电磁场分析结果。
图9A示出本发明第一实施例整个高频电路结构的等效电路。
图9B示出准备构成的CLCL结构低通滤波器。
图10示出本发明第二实施例的高频电路等效电路。
图11示出本发明第三实施例的高频电路等效电路。
图12A示出检测高频特性的GSG片结构。
图12B示出GSG片的结构，其中信号条24与接地导电区25a之间的间隙朝信号条24端部变窄。
图13是示出例如用于测量评估的高频电路示意框图。
图14示出一比较实例与本发明实例1之间的反射特性比较结果。
图15示出该比较实例与本发明实例3之间的反射特性比较结果。
图16A是常规高频封装件表面安装在外电路基片上的结构草图的截面图。
图16B示出图16A所示介质基片1顶面的布线图案。
图16C示出图16A所示介质基片1底面的布线图案。
实施本发明的较佳方式
下面参照附图描述本发明诸实施例。
第一实施例
图1A是本发明第一实施例一例高频电路的示意截面图，图1B示出图1A所示介质基片1顶面的布线图案，图1C示出图1A所示介质基片1底面的布线图案，图1D是本发明第一实施例的高频电路元件的框图。图1A还是沿图1B和C的直线AB的截面图。
在图1A～C中，第一实施例的高频电路包括介质基片1和高频功能元件2。在介质基片1顶面，形成接地导电区12、17与22、信号条16与19和顶侧导电接合区8。在介质基片1底面，形成接地导电区13、15、20与23、信号条21和底侧导电接合区9。从介质基片1顶面通过其底面，形成连接通路7和多条连接通路14，后者连接在接地导电区13与12之间。高频功能元件2装在接地导电区12上，信号条3a形成在高频功能元件2内(一般在其上表面上)。连接通路7的底端经底侧导电接合区9接信号条21，其顶端经顶侧导电接合区8接信号条19的一端。信号条19的另一端接信号条16的一端，信号条16的另一端经引线5接信号条3a。
介质基片1由通常在高频段损失低的介质基片材料构成。对于介质基片1，例如可以使用诸如通过高温烧结制造的氧化铝或氮氧化铝(alumina nitride)等陶瓷材料，通过低温烧结制造的玻璃陶瓷材料、特氟隆(R)、诸如液晶聚合物等低介电常数树脂基片材料。
高频功能元件2是一元源电路，诸如MMIC(单块微波集成电路)，其基片电硅、砷化镓等构成，即一种滤波电路等。
第一传输线3形成在高频功能元件2内的传输线，它是共面条线、加地共面条线与微带线的任一种。在图1A～C中，第一传输线3是加地共面条线或微带线，即信号条3a和接地导电区12包括加地共面条线或微带线。接地导电区12连接通路14接接地导电区13，以增强高频接地。
第二传输线4经引线5接第一传输线3的传输线，它是共面条线、加地共面条线与微带线中的任意一种。必需使信号条与形成在其每一侧的接地导电区之间的间隙变窄，以减小共面条线产生的传输线特征阻抗。但按照陶瓷、树脂基片等的标准布线规则，被变窄的间隙有所限制，因而减小共面条线产生的传输线特征阻抗有一极限。所以，第二传输线4更优选加地共面条线或微带线。
第二传输线4的特征阻抗Z2低于或等于50Ω，此时第二传输线4在电路中起接地电容器的作用，因而能补偿引线5产生的寄生电感，尤其能在低于45GHz的频段内改善反射特性。
第二传输线4优选加地共面条线而不用微带线。在把第二传输线4构成微带线时，垂直形成在高频功能元件2下面的接地导电区12的高频接地，只从垂直形成在接地导电区12下面的接地导电区13供电，因而产生多条连接在接地导电区12与13之间的连接通路14的变化，造成连线部分反射阻抗特性的变化。但在将第二传输线构成加地共面条线的情况下，通过设置在信号条16两侧的接地导电区17，增强了对接地导电区12的高频接地，从而减小了反射阻抗特性变化，因此最好把第二传输线4构成加地共面条线。在图1A～C中，第二传输线4是由信号条16、接地导电区17与15组成的加地共面条线。
发明人作过一次电磁场模拟，其中把第二传输线4为微带线和为加地共面条线时的反射阻抗(S11)作了比较。图2示出对用于比较模拟的加地共面条线的分析模型。微带线具有同样的分析模型，只是微带线没有图2所示的接地导电区17，并省略了图示。在由厚度为125微米介电常数为3的液晶聚合物材料制作的介质基片1上(主安装基片)，发明人在加地共面条线里把信号条16用作端口1，另把形成在100微米厚的砷化镓基片上的特征阻抗为50Ω的微带线用作端口2。而且，端口1经25微米直径的引线5接端口2。
图3A的史密斯图示出微带线连线部分在3GHz～75GHz产生的反射阻抗(S11)，根据设置条件，信号条16的条宽设定为1000微米。图3B的史密斯图示出加地共面条线连线部分在3GHz～75GHz产生的反射阻抗(S11)，根据设置条件，信号条16的条宽设定为600微米。
在各图3A与3B中，示出了三种数据，其中在中心用中粗实线指示的数据是在连接通路14与高频功能元件2的端部18隔开300微米距离时得到的数据。在多条直径各为280微米的连接通路14当中，该连接通路14最接近连线部分，而各连接通路14以400微米间隔设置并垂直形成在高频功能元件2的下面。图左侧用虚线指示的数据，是在连接通路14与高频功能元件2的端部18隔开350微米距离时得到的数据。图右侧用细实线指示的数据，是在连接通路14与高频功能元件2的端部18隔开250微米距离时得到的数据。就是说，图3A和313示出了连线部分反射阻抗特性的变化，这些变化是由生产连接通路7和14时的变化造成的。由图3A与3B的比较可见，由于限制了反射相位特性的变化，加地共面条线的第二传输线4比微带线的第二传输线4更有效。
下面参照史密斯图描述补偿电路的配置的原理，该电路在引线部分出现寄生电感时用于本发明的高频电路。在史密斯图中，图中心指示50Ω阻抗，为最小反射态，说明离图中心的距离越大，反射强度就越高。在有反射的电路中，为把反射阻抗特性移至图中央，必须设计匹配电路。在图4中，在引线部分，通常预定频率下的反射阻抗特性出现在A点。此时对该引线部分连接特征阻抗低于50Ω的传输线时，A点就移至B1点。另一方面，在对引线部分连接特征阻抗高于50Ω的传输线时，A点则移至B2点。由该例可见，传输线的特征阻抗控制着在史密斯图中旋转反射阻抗的旋转中心的位置。在连接阻抗低于50Ω的传输线时，旋转中心的位置偏向图中的左侧；在连接阻抗高于50Ω的传输线时，旋转中心的位置偏向图中的右侧。转向总为顺时针方向。另外，转角是传输线电气长度的二倍，且正比于频率。
本发明的高频电路采纳如下方法：为把引线部分的反射阻抗点A移至50Ω，先将第二传输线的特征阻抗设置成低于或等于50Ω，由此把反射阻抗点移至B点，再把第三传输线的值置成大于50Ω，从而将反射阻抗点移至图中心。
在设计频段的上限频率，第2传输线4的电气长度小于或等于90°，较佳小于或等于45°，更佳小于或等于30°。当在史密斯图中绘出引线5的寄生电感产生的反射阻抗特性(A点)时，该反射阻抗特征点位于史密斯图的第一象限。更具体地说，反射阻抗特征点在低频段趋于90°方向，在高频段趋于减小相位角的方向。在本发明的高频电路中，其中反射阻抗特征点被第二传输线移至B点，后被阻抗高于50Ω的第三传输线移至图中心，B点必须位于图中第四象限。因此，作为原则，A点与B点间移动转角的最大值为180°，第二传输线电气长度的最大值定为90°。
而且如上所述，在设计频段的上限频率，引线反射阻抗的相位条件是小于90°，因而反射阻抗特征点位于正45°或更小。另考虑到反射阻抗特征点可被高阻抗的第三传输线移至图中心的范围，在设计频段的上限频率下，B点显然较佳地位于约负45°。根据这些条件，第二传输线把反射阻抗从A点到B点移动小于或等于90°的角度，其电气长度较佳地设定为45°或更小。
具体地说，例如在使用加地共面条线时，其中设计频段包含约60GHz的高频段，引线5直径为25微米、长350微米，介质基片的介电常数为3，介质基片1厚125微米，而第二传输线4的信号条16与其两侧的各接地导电区17隔开100微米距离，发明人证实引线5反射阻抗的相位在60GHz下旋转了多达0°。发明人证实，与以上情况相比，较大的相位旋转出现在较高频段，而反射阻抗的相位小于0°。即便为了实现宽频段特性而把电气长度设计成在设计频段内的上限频率略微增大，第二传输线4得到的转角在设计频段内的上限频率也更佳地设定为小于或等于60°，以在本发明的高频电路中获得有利的特性。因此在设计频段的上限频率下，把第二传输线的电气长度设定为小于或等于30°尤佳。
再者，必须把第二传输线4的特征阻抗定为低于或等于50Ω，更佳低于50Ω，因为在连接阻抗高于50Ω的传输线时，会增大引线的反射强度。更佳地，应选择比50Ω低得多的值，但低阻抗线要占用宽广的电路面积。另在大大增大信号条16的条宽时，信号条16与在插在其间的介质基片1背面同其相对形成的接地导电区15之间出现高次模。对于控制这些状态的限制条件，一般将第二传输线4的特征阻抗设定为大于或等于20Ω的值。
通过引线5的连接，可以应用使用金导体等的楔焊或球焊等一般连线技术，不用说，可以应用把引线构成扁状导线的连接技术，以便减小电感。而且不用说，介质基片1表面在设置了高频功能元件2的区域作切割，并把高频功能元件2埋入该切口，由此减小介质基片1表面与高频功能元件2表面之间的高度差，缩短连接在第一和第二传输线3与4之间的引线5长度，可减小引线5的电感。
另在上述结构中，在通过引线5的连线数为一根时，描述了高频电路。然而，通过引线5的连线数可能有多根。当连线数设定为多根时，得出一个平行对准引线部分多个寄生电感电路的等效电路，与连线数为一根的情况相比，明显减小了寄生电感。此时，还可用前述电路结构和设置条件获得有利效果。
下面描述作为本发明一特征的第三传输线6。第三传输线6接在第二传输线4与通路孔部分10之间。在图1A-C中，第三传输线6包括信号条19和接地导电区17与20，前者形成在介质基片1顶面，一端接信号条16一端。另一端接顶侧导电接合区8。形成在介质基片1顶面的接地导电区17和形成在其底面的接地导电区20，设置得不邻近顶侧导电接合区8和底侧导电接合区9，故不把它们分别接地。
这样，接地导电区17和20远离信号条19附近，从而在包括信号条19与接地导电区17和20的第三传输线6中，得到值大于或等于100Ω的特征阻抗。
本发明高频电路里的第三传输线，其作用的把位于史密斯图第四象限内的反射阻抗特性移至图中心。为此，较佳地把第三传输线的特征阻抗设置成高。连接的传输线的特征阻抗越高，则在反射阻抗沿顺时针方向转动和移动时，可将旋转中心点从史密斯图中心设定得更向右。这意味着，当在本发明高频电路里把第三传输线的特征阻抗定得较高时，能匹配高强度反射特性的电路，得到很少反射。而且，在本发明高频电路里的第三传输线的特征阻抗设定得越高，更便于设计该匹配电路，使能实现不反射匹配条件的频段加宽成宽频段。
图5A与5B示出另一例结构的第三传输线6，图5A示出介质基片1顶面，图5B是介质基片1沿直线C的截面图。如图5A与5B所示，虽然介质基片1顶面信号条19的任一侧都不设接地导电区，但是只在介质基片1底面设置接地导电区20。这样，通过消除邻近信号条19的接地导电区，第三传输线6的特征阻抗就变得更高，使低反射匹配特性能在较宽频段内实现。如上所述，较佳地，第三传输线6的结构包括信号条19和接地导电区20，前者接顶侧导电接合区8，后者形成在介质基片1底面不是相对信号条19的区域的区域里。
图6A的曲线在相对信号条的条宽绘制微带线和传输线结构如图5A与5B所示的第三传输线6各自的特征阻抗而得到。这里使用的第三传输线具有这样的结构：信号条形成在介质基片1顶面，介质基片1由介电常数为3、厚125微米的液晶聚合物材料组成；接地导电区20形成在介质基片1底面，相互隔开1000微米。另外，这时使用的微带线具有典型的微带线结构，其中信号条形成在同类介质基片顶面，接地条形成在介质基片底面下面。
由图6A可见，该典型微带线的特征阻抗甚至在信号条宽度减至120微米也低于80Ω，而在信号条宽度减至120微米时，本发明第三传输线6的特征阻抗增大为约130Ω。从另一观点来看，可以理解，信号条19的条宽较佳地比信号条16的条宽更细。
图6B是在相对介质基片的介电常数绘制具有图5A和5B所示结构的第三传输线6的特征阻抗时得到的曲线。在这里使用的第三传输线6的结构中，信号条形成在125微米厚的介质基片1的顶面，接地导电区20形成在介质基片1的底面且相互隔开1000微米。图6B中，绘出了在信号条宽度为120微米和200微米时各自的特征阻抗。
在图6B中可见，介质基片1的电介常数越低，特征阻抗就可做得越高，这是因为介电常数越低，则基片底面上信号条19与接地导电区20之间的电容越低，从而增大了特征阻抗。具体而言，介电常数小于或等于5时，特征阻抗变高，因此介质基片1优选介电常数小于或等于5的材料。
通路孔部分10包括连接通路7、顶侧导电接合区8和底侧导电接合区9，通路孔部分10接在第三与第四传输线6和11之间。
第四传输线11包括信号条21和接地导电区22与23，前者形成在介质基片1底面，其一端接底侧导电接合区9。
下面根据减少反射原理，描述本发明该实施例一种减小出现在引线部分的反射的结构及其效果。
图7A示出该连线部分的等效电路，它是对3GHz～81GHz的电磁场分析结果进行分析后得出的。图7A中，线圈a是引线5产生的电感。线圈b是引线5在其与图7D所示信号条3a之间的连接部分的左端5a与右端5b之间产生的电感。线圈c是引线5在其与图7E所示第二传输线4的信号条16之间连接部分的左端5c与右端5d之间产生的电感。电阻a是引线5的电阻。电阻b是指示漏自引线5的电磁波能量损失的辐射电阻。电容器a是出现在第一传输线3与接地导电区12之间(具体地说，在接地导电区12与第一传输线3之间，而第一传输线3位于从引线5在其与第一传输线3之间连接部分的左端5a开始的左侧)的电容器。电容器b是出现在第一传输线3与接地导电区12之间(具体地说，在接地导电区12与第一传输线3之间，而第一传输线3位于从引线5在其与第一传输线3之间连接部分的右端5b开始的右侧)的电容器。电容器c是出现在信号条16与第二传输线4的接地导电区17之间(具体地说，在接地导电区17与第二传输线4之间，而后者位于从引线5在其与第二传输线4之间连接部分的左端5c开始的左侧)的电容器。电容器d是出现在信号条16与第二传输线4的接地导电区17之间(具体地说，在接地导电区17与第二传输线4之间，后者位于从引线5在其与第二传输线4之间连接部分的右端5d开始的右侧)的电容器。分析模型的端口、传输线、引线等各自的设定值与图2中一样。如图7A所示，连线部分的等效电路是一复杂的电路，除了引线寄生电感外，还包括连接第一传输线3的部分的电感、连接第二传输线4部分的电感、接地电容器、引线部分的电导电阻、引线部分的辐射电阻等。
图7B示出图7A的等效电路简化的等效电路。如图7B所示，该等效电路被简化成只包括引线寄生电感和第二传输线4与该引线之间连接部分的接地电容器的电路。图7C示出对从实际连线部分结构的第二传输线4一侧端子看出的反射阻抗(S11)和简化等效电路的反射阻抗(S11)所作的电磁场分析结果。如图7C所示，在极宽的3GHz～81GHz频段内，简化等效电路显然能很好地模拟实际结构的高频特性。因此在以下讨论中，可将连线部分表示和简化为图7B所示的等效电路。
图8A示出一电路块的等效电路，该电路块包括第三传输线6、通路孔部分10和第四传输线11，等效电路通过基于3GHz～81GHz电磁场分析结果的分析得到。图8A的等效电路是一复杂电路，包括出现在顶侧导电接合区8与相邻接地条之间的接地电容、出现在底侧导电接合区9与相邻接地条之间的接地电容、表示顶侧导电接合区8与导电接合区9之间电容组合的电容、条的每个电感、指示条损耗的每个电阻和指示介质损耗的每个电阻，还有连接通路的电感，与图7A的等效电路一样。分布常数线TRL3与TRL4对应于第三和第四传输线6与11。
图8B示出图8A的等效电路简化后的等效电路。如图8B所示，该等效电路被简化成这样的电路：连接通路部分(通路孔部分10)的电感和接地电容器Cg设置在分布常数线TRL4与TRL3之间。图8C示出对通路孔部分10实际结构TRL3一侧端子看出的反射阻抗(S22)和简化等效电路反射阻抗(S22)所作的电磁场分析结果。如图8C所示，在简化等效电路中，在极宽的3GHz～81GHz频段内，实际结构连续出现高频特性倾向。因此在以下讨论时，包括第三传输线6、通路孔部分10和第四传输线11的电路块简化表示为图8B的等效电路。
图9A把等效电路示为本发明第一实施例的整个高频电路结构，它基于上述讨论配置。图9A中所示的等效电路是一高频电路，其中连线部分的等效电路位于端子p2侧，第四传输线(TRL4)11、通路孔部分10(图9A的线圈b)和第三传输线(TRL3)6的等效电路位于端子p1侧，而第二传输线(TRL2)4位于两等效电路之间。此时把第二传输线4的特征阻抗设置成低，而将第三传输线6的特征阻抗设置成高，相当于构成一个“典型的”CLCL结构的低通滤波吕(C：电容器，L：电感)，如图9B所示。本发明的高频电路结构实现了典型低通滤波器特性所需的优化设计参数，能在宽频段内实现低反射的高频电路。
在本发明该高频电路中，连接通路7在通路孔部分10产生的电感被加到第三传输线6的高阻抗特性产生的电感里，因而第三传输线实现优化电感(实现典型低通滤波器特性所需)所需的线长可以减少相当于该电感的量，所以优点在于便于提高该电路占用面积的效率。
发明人用图9A的等效电路检验在引线5与各传输线的寄生电感之间实现匹配，比如说上述连线部分特性的优化电路参数。为分析电磁场，把600微米线宽的加地共面条线用作第二传输线4。
在图9A的等效电路中，为在30GHz～65GHz频段内得到-15dB或更高的反射强度，发明人估算了该电路参数值。第二传输线4(TRL2)的特征阻抗为33Ω，电气长度为12.5°；第三传输线6(TRL3)的特征阻抗为120Ω，电气长度为15.8°；接地电容器Cg为0.045fF。在设置了上述优化参数时，在38GHz～64GHz频段内，能得到-15dB或以下较满意的反射特性。这时各传输线的电气长度是50GHz下的值。显然，为实现有高电感引线的电路的匹配，第三传输线6(TRL3)的特征阻抗要取的值必须很大。
如图6A所示，为增大第三传输线6(TRL3)的特征阻抗，信号条19的条宽比信号条16更窄显然是有效的。另如图6B所示，为增大第三传输线6(TRL3)的特征阻抗，介质基片1的介电常数小于或等于5显然是有效的。
在高频功能元件2接通路孔部分10的情况下，通路孔部分10附近不设接地导电区，故通路孔部分10不接地。因此，接地条必然与第三传输线6的信号条附近隔开，便于将第三传输线6的特征阻抗设置成高。所以，第三传输线6的特征阻抗变高。根据本发明，第三传输线6的特征阻抗必然变高还可在连线部分与各传输线之间提供匹配，因而不必要更改标准布线规则，就可防止连线部分发生反射，所以能低成本地提供能防止引线连接部分发生反射的高精度和高可靠性的高频电路。
第二实施例
接着描述本发明第二实施例的高频电路。第二实施例高频电路的诸元件与第一实施例的一样，故也应用图1A-D。其差别在于至少一部分第四传输线11的区域，而第二实施例的特征阻抗设置成高于50Ω。
图10示出本发明第二实施例的高频电路的等效电路，图10的电路结构相当于LCLCL结构的低通滤波器，该电路结构通过对图9B的第一实施例的CLCL结构滤波器类型等效电路添加设置成高阻抗的第四传输线11(TRL4)而得到，从而能在较宽频段内实现低反射特性。
第四传输线11包括形成在介质基片1底面的信号条21、形成在介质基片1底面的接地导电区23和形成在介质基片1顶面的接地导电区22。形成的接地导电区23分别隔开信号条21的两侧。形成的接地导电区22不触及顶侧导电接合区8，故不设在相对信号条21的区域里。
第四传输线11的特征阻抗较佳地设定为高于50Ω。通路孔部分10不接地，因而与第三传输线6一样，在第四传输线11附近不形成接地导电区，故便于把第四传输线11的特征阻抗设定得高于典型结构传输线的特征阻抗。
发明人估算了一电路参数，以在图10所示的等效电路中，在30GHz～65GHz频段内获得-15dB或更低的反射强度。第二传输线4(TRL2)的特征阻抗为28Ω，电气长度为15.2°；第三传输线6(TRL3)的特征阻抗为120Ω，电气长度为19.4°；接地电容器为0.051fF；第四传输线11(TRL4)的特征阻抗为90Ω，电气长度为18.2°。在设定了上述优化参数后，能在34GHz～68GHz频段内得到-15B或更低的良好的反射强度。这里的各传输线的电气长度，是50GHz频率的值。显然，为匹配引线电感高的电路，第四传输线11的特征阻抗必须取极大的值。
在高频功能元件2接通路孔部分10时，因后者不接地，故在其附近不设接地导电区，因而第四传输线11的特征阻抗必然变高。根据本发明，第四传输线11必然变高的特征阻抗，还可在连线部分与各传输线之间作匹配，因而不必更改标准布线规则就能防止连线部分发生反射，故能低成本地提供能防止引线连接部分发生反射的高精度与高可靠性的高频电路。
在以上描述中，模拟了该等效电路，通路孔部分10产生的接地电容由一集总常数的电容器表示，但也可将该接地电容作为具有分布常数的传输线来处理，设置的阻抗低于第三传输线6。无论哪种情况，在形状被布线规则限定的导电接合区内不能得到电路设计所需的接地电容时，可任意改变和调整导电接合区的形状，以得到期望的接地电容。
在此情况下，底侧导电接合区9较佳地布线，以增大底侧导电接合区9与其接近的一部分接第四传输线11的接地导电区之间的接地电容。这是因为本发明具有将连接通路7产生的电感加到第三传输线6的电感里的优点，故能同时实现高性能和电路体积缩小的特征，位于两电路之间的顶侧导电接合区8的接地电容增大相当于第三传输线6的特征阻抗减小，这对保持本发明高频电路的特征是不利的。
再者，把底侧导电接合区9扩入介质基片1底面和相对信号条19的区域，导致第三传输线6的特征阻抗减小，不利于保持本发明高频电路的特性。
因此，在本发明一较佳实例中，把本发明的第四传输线11设置成有高阻抗，即使在第四传输线11的特征阻抗设置成在第四传输线11与底侧导电接合区9之间连接部分附近被任一距离减小，也有有利的效果，这并不偏离本发明的权项。
第三实施例
下面描述本发明第三实施例的高频电路。第三实施例高频电路的元件与第一实施例的一样，故仍使用图1A-D。其差别在于，在第三实施例接引线的一部分的第一传输线3的特征阻抗设定成低于50Ω。
图11示出本发明第三实施例高频电路的等效电路。图11的电路结构相当于LCLCLC结构的低通滤波器，该电路结构是这样得到的：对图10所示第二实施例的LCLCL结构的滤波器型等效电路，添加第一传输线4中设定成低阻抗的连接部分。因此，可在较宽频段内实现低反射特性。
在图11的等效电路中，发明人估算了一电路参数，以在30GHz～65GHz频段内得到-15dB或更高的反射强度。第二传输线4(TRL2)的特征阻抗为28Ω，电气长度为17.2°；第三传输线6(TRL3)的特征阻抗为120Ω，电气长度为19.4°；接地电容器Cg为0.051F；在从第一传输线3与引线5之间的连接部分起的长度长达80微米的区域内，特征阻抗设定为33Ω。此时，能40GHz～64GHz频段内得到较佳的-15B或更大的反射特性。这时的电气长度是50GHz的值。
为减小第一传输线3线端的特征阻抗，可以使用GSG片，以晶片上状态用高频共面型探针检测高频特性。图12A示出检测高频特性的GSG片的结构。如图12A所示，GSG片包括信号条24和接地导电区25，前者位于第一传输线3的线端，后者分别隔开信号条24的两侧任一间隙。接地导电区25邻近信号条24，因而把特征阻抗减至50Ω以下作为加地共面条线。
例如，在100微米厚砷化镓基片上的信号条条宽为50微米，而且其两侧不设接地导电区的情况下，该传输线结构是微带结构，此时特征阻抗为70Ω。另如图12A所示，在加地共面条线配置成使信号条与接地导电区间的间隙为20微米时，则特征阻抗约37Ω。这样，第一传输线3具有加地共面条线结构，使第一传输线3的特征阻抗降低，可得到良好的反射特性。
如图12B所示，为防止接信号条24的主电路部分26的电路特性被出现在信号条24与接地导电区25之间的接地电容劣化，可在信号条24线端27附近将信号条24与接地导电区25a之间的间隙G1，做得比在主电路部分26附近的间隙G2更小。就是说，信号条24与接地导电区25a间的间隙向信号条24端部变窄是有效的。
在第三实施例中，如图11所示，等效电路包括了第四传输线11的特征阻抗。然而，仅第一传输线3的特征阻抗可被减小。
不用说，在本发明第一至第一实施例的高频电路中，在各电路间的连接部分，诸如第二与第三传输线4与6之间的连接部分，条宽可以渐变，即信号条与同其相邻的接地导电区间的间隙可以渐变，从而逐渐改变传输线的特征阻抗。
实例
发明人测量了本发明高频电路的传输特性。图13示出用于测量评估的高频电路的结构。图13中，评估的高频电路包括介质基片1、位于介质基片1顶面的砷化镓基片29、盖33和BT树脂基片31即外电路基片。在砷化镓基片29顶面形成微带线30，介质基片1经引线5接微带线30。根据本发明的高频电路结构，微带线30的连接部分、引线5与介质基片1包括输入/输出部分28。微带线30的特征阻抗为50Ω。线长为0.5mm～5mm的微带以0.25mm增量制备。在BT树脂基片31顶面形成加地共面条线32，基片31厚200微米。
高频探针接到形成在BT树脂基片31上的加地共面条线32上面作测量，根据多段得到的测量数据，进行数学计算，得出只是本发明高频电路部分的特性。
把液晶聚合物基片用作介质基片1。该基片厚125微米，在其顶面和底面形成厚40微米的铜布线，其介电常数为3，介质损耗正切约0.003。
直径25微米的引线5用金，线长平均值为320微米。形成在液晶聚合物里的连接通路的直径为280微米。
在评估的高频电路中，以400微米间距形成多个连接通路14，在各自形成在介质基片1顶面和底面的接地导电区之间提供连接。通路孔部分10的各个顶侧导电接合区8和底侧导电接合区9是半径为300微米的导电区。设计就用了100微米/100微米的线条/空间比，这是印刷电路板的标准布线规则。用金属盖33覆盖砷化镓基片29进行封装，再作测量。
表1列出受评估的高频电路的一参数。
                                              表1
  第二传输线   第三传输线   第四传输线   第一传输线
  结构   特征阻抗   电气长度   特征阻抗   电气长度   特征阻抗   电气长度   特征阻抗
  实例1   微带线   35Ω   12度   110Ω   13.2度   50Ω   30度   50Ω
  实例2   加地共面条线   33Ω   15度   110Ω   12.8度   50Ω   30度   50Ω
  实例3   加地共面条线   33Ω   14.8度   110Ω   13.6度   90Ω   30度   50Ω
  实例4   加地共面条线   33Ω   16.2度   135Ω   23.5度   50Ω   30度   50Ω
  实例5   加地共面条线   33Ω   16.2度   135Ω   23.5度   90Ω   38度   50Ω
  实例6   加地共面条线   33Ω   17.9度   110Ω   13.4度   50Ω   30度   30Ω
  实例7   加地共面条线   33Ω   17.3度   135Ω   21.6度   90Ω   39.2度   30Ω
  供比较的设计实例1   加地共面条线   60Ω   14度   110Ω   23度   50Ω   30度   50Ω
  供比较的设计实例2   加地共面条线   33Ω   10度   45Ω   15度   50Ω   30度   50Ω
实例1的第二传输线4是微带线。
在实例2～7和设计实例1与2中，第二传输线4是加地共面条线。
在实例1～3中，第三传输线6的接地导电区17与信号条19两侧分别隔开400微米，故第三传输线6的特征阻抗设定为110Ω的高值。
实例4和5中，把图4的传输线用作第三传输线6，即信号条19两侧取消了接地导电区17。在介质基片1底面不相对信号条19的区域，形成接地导电区20，接地导电区20相互隔开900微米，因而第三传输线6的特征阻抗具有135Ω的高值。
在实例3和5中，第四传输线11的特征阻抗设定为90Ω的高值。
在实例6中，接地片与主信号线两侧隔开20微米宽，因而第一传输线3的连线部分具有GSG型加地共面条线结构。这样，在沿信号传输方向设置了80微米长的片的区域，第一传输线3的特征阻抗为30Ω。
在实例7中，第一传输线3具有与实例6一样的特征阻抗和线结构，第二传输线4具有与实例2一样的特征阻抗和线结构，第三传输线6具有与实例4一样的特征阻抗和线结构，而第四传输线11具有与实例3一样的特征阻抗和线结构。
在作比较的设计实例1中，第二传输线4的特征阻抗设定为60Ω，故具有大于或等于50Ω的值。
在作比较的设计实例2中，第三传输线6的特征阻抗设定为45Ω，故小于或等于50Ω。
作为应用常规技术的比较实例(表1未列出)，使用了高频电路，其中，介质基片上的加地共面条线用引线接至砷化镓基片上的微带线。该加地共面条线设计成从低阻抗线偏移至高阻抗线，接到通路孔部分的加地共面条线被设计成与50Ω匹配。作为通路孔部分，使用了本身在高达70GHz的反射损耗特性为-15dB或以下的通路孔部分。在该比较实例中，如本发明诸实例一样，经测量，根据多个作为测量结果而得到的数据作数学运算，得到仅是该比较实例的高频电路部分的特性。在该比较实例中，加地共面条线里的低阻抗线的特征阻抗为26Ω，电气长度为2.5°。另一方面，加地共面条线里的高阻抗线的特征为80Ω，电气长度为28°。这些值基于优化电路设计得到。高阻抗线为70Ω的特征阻抗是基于信号条宽最小值100微米而测定的最大值，而该最小值由标准印刷电路板布线规则规定。
图14比较了比较实例的反射特征与本发明实例1的反射特性，图15比较了比较实例的反射特性与本发明实例3的反射特性。图14和15中，在把信号条宽为600微米的加地共面条线用作第二传输线4时，用虚线示出了仅是连线部分的反射特性。
现参照图14描述能获得-15dB或以下低反射特性的频段。在比较实例中，只在44GHz～61GHz得到-15dB或以下的反射特性。而在实例1中，能在42GHz～63GHz得到-15dB或以下的反射特性。
而且，在图14中，比较实例和实例1都不能在30GHz频段附近得到-15dB或以下的反射特性。然而，比较实例的最差值为-11.5dB，而实例1却能得到最差值为-14dB的低反射特性。因此，实例1显然能在宽频段内得到低反射，而且证明本发明的本发明具有宽频段低反射特性的效果。
再者，在比较实例中，高阻抗传输线要求的电气长度为28°，而在实例1中，第三传输线6的电气长度仅为13.2°，因此实例1的尺寸比比较实例更小。
另在比较实例中，因通路孔部分必须附设在高阻抗线端部，故限制了缩小电路结构的体积。但在诸实例中，第三传输线6是通路孔部分10周围一元件电路的一部分，能明显缩小体积。
现参照图15描述能获得-15dB或以下反射特性的频段。在比较实例中，只在44GHz～61GHz得到-15dB或以下的反射特性。但在实例3中，能在37.5GHz～68GHz得到-15dB或以下的反射特性。因此，由实例1与实例3的比较可知，第四传输线11的特征阻抗高于或等于50Ω是有效的。
表2列出实例1～7作比较的设计实例1与2和比较实例能获得低反射特性的诸频段。
                  表2
  能获得低反射特性的频段
 实例1   42GHz～63GHz
 实例2   41GHz～65GHz
 实例3   37.5GHz～68GHz
 实例4   41GHz～66.5GHz
 实例5   35.5GHz～70GHz
 实例6   42GHz～62GHz
 实例7   18GHz～77GHz
 比较的设计实例(1)   49GHz～60GHz
 比较的设计实例(2)   未获得
 比较实例   44GHz～61GHz
如表2所列，与比较实例相比，除了实例1和3外，实例2和4～7也是显然改进了反射特性，尤其是实例7的结果最佳。实例7中，可在18GHz～77GHz极宽频段内得到-15dB或以下的反射特性。由此证明，第二传输线4的特征阻抗低于或等于50Ω、第三传输线6的特征阻抗高于或等于50Ω、第四传输线11的特征阻抗高于或等于50Ω，最为有效。
另一方面，在作比较的设计实例1中，只在49GHz～60GHz窄频段内得到低反射特性。另在比较的设计实例2中，任一频段都得不到低反射特性。在任一频段不可能得到。在比较的实例9中，得到最低反射特性的频率是54GHz，此时反射强度为-14dB。
如上所述，根据在常规结构高频电路比较实例，作比较的诸设计实例和本发明高频电路诸实例之间的特性比较，证实了本发明的有效作用。
如上所述，虽然详述了本发明，但以上描述在各方面都是对本发明的示例，并不限制发明的范围。不用说，可以设想出多种修正与变化而不违背本发明的范围。
工业适用性
本发明的高频电路能在宽频段内实现低反射，在应用于引线接合了高频功能元件等的相邻部时是有用的。

Claims (12)

1.一种在介质基片上装有高频功能元件的高频电路，其特征在于，所述高频电路包括：
形成在高频功能元件内的第一传输线；
形成在介质基片上、特征阻抗低于或等于50Ω的第二传输线；
在第一与第二传输线之间连接的引线；
连接第二传输线、特征阻抗高于50Ω的第三传输线；
形成得穿过介质基片的通路孔部分，其顶侧导电接合区接第三传输线；和接通路孔部分底侧导电接合区的第四传输线。
2.如权利要求1所述的高频电路，其特征在于，所述第四传输线在其至少一部分区域的特征阻抗高于或等于50Ω。
3.如权利要求1所述的高频电路，其特征在于，所述第一传输线在引线与第一传输线之间的连接部分的特征阻抗低于或等于50Ω。
4.如权利要求3所述的高频电路，其特征在于，所述第一传输线在引线与第一传输线之间的连接部分有一共面型GSG片。
5.如权利要求4所述的高频电路，其特征在于，包含在所述片里的接地导电片邻近第一传输线里的信号条。
6.如权利要求4所述的高频电路，其特征在于，所述朝向第一传输线中信号条端部，信号条与接地导电片间的间隙变窄。
7.如权利要求1所述的高频电路，其特征在于，所述第二传输线是加地共面条线。
8.如权利要求1所述的高频电路，其特征在于，所述第三传输线包括：
接顶侧导电接合区的信号条；和
在介质基片底面形成在不相对于信号条的区域内的接地导电区。
9.如权利要求1所述的高频电路，其特征在于，包括介质基片的介质的介电常数小于或等于5。
10.如权利要求1所述的高频电路，其特征在于，所述第三传输线中信号条的条宽小于第二传输线中信号条的条宽。
11.如权利要求1所述的高频电路，其特征在于，所述第二传输线的特征阻抗低于或等于45Ω。
12.如权利要求1所述的高频电路，其特征在于，所述第三传输线的特征阻抗高于或等于110Ω。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840911A (zh) * 2009-03-16 2010-09-22 索尼公司 半导体器件、传输系统及它们的制造方法
CN110429919A (zh) * 2019-07-24 2019-11-08 臻驱科技（上海）有限公司 一种多阶滤波结构和多阶滤波电路

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211887B2 (en) * 2004-11-30 2007-05-01 M/A-Com, Inc. connection arrangement for micro lead frame plastic packages
JP4776225B2 (ja) * 2004-12-24 2011-09-21 京セラ株式会社 高周波用伝送線路およびそれを用いた高周波送受信器ならびにレーダ装置
WO2007049382A1 (ja) * 2005-10-27 2007-05-03 Murata Manufacturing Co., Ltd. 高周波モジュール
JP5133776B2 (ja) * 2008-05-22 2013-01-30 アンリツ株式会社 電子部品の接続構造
EP2741426B1 (en) * 2011-08-01 2017-12-20 Murata Manufacturing Co., Ltd. High-frequency module
JP2013085046A (ja) * 2011-10-07 2013-05-09 Murata Mfg Co Ltd インダクタンス素子、整合回路モジュール、及び高周波回路モジュール
US9837325B2 (en) * 2015-06-16 2017-12-05 Peregrine Semiconductor Corporation Electrically testable microwave integrated circuit packaging
US10699970B2 (en) 2015-06-16 2020-06-30 Psemi Corporation Electrically testable integrated circuit packaging
JP6524985B2 (ja) * 2016-08-26 2019-06-05 株式会社村田製作所 アンテナモジュール
MY191331A (en) 2016-12-30 2022-06-16 Intel Corp Substrate with gradiated dielectric for reducing impedance mismatch
US10665555B2 (en) * 2018-02-07 2020-05-26 Win Semiconductors Corp. Transition structure and high-frequency package
CN112397477B (zh) * 2020-11-17 2023-03-21 成都仕芯半导体有限公司 毫米波芯片封装系统
CN113224945A (zh) * 2021-04-29 2021-08-06 北京机械设备研究所 一种Buck+CLCL谐振变换器级联的DC/DC功率变换器拓扑结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4626805A (en) * 1985-04-26 1986-12-02 Tektronix, Inc. Surface mountable microwave IC package
JP2956827B2 (ja) * 1996-03-18 1999-10-04 日本電信電話株式会社 集積回路装置
JP3462062B2 (ja) * 1997-12-22 2003-11-05 京セラ株式会社 高周波用伝送線路の接続構造および配線基板
JP3810566B2 (ja) * 1998-09-21 2006-08-16 株式会社住友金属エレクトロデバイス 高周波用パッケージ
JP2001102820A (ja) * 1999-09-30 2001-04-13 Toyota Central Res & Dev Lab Inc 高周波回路
US6294966B1 (en) * 1999-12-31 2001-09-25 Hei, Inc. Interconnection device
JP2002009510A (ja) * 2000-06-27 2002-01-11 Mitsubishi Electric Corp 高周波回路及びパッケージ
JP2002271101A (ja) * 2001-03-09 2002-09-20 Nec Corp 半導体装置
JP2002359445A (ja) * 2001-03-22 2002-12-13 Matsushita Electric Ind Co Ltd レーザー加工用の誘電体基板およびその加工方法ならび半導体パッケージおよびその製作方法
JP2002350793A (ja) * 2001-05-23 2002-12-04 Mitsubishi Electric Corp 光電変換半導体装置
JP2003008357A (ja) * 2001-06-20 2003-01-10 Matsushita Electric Ind Co Ltd 電力増幅装置
JP2003037406A (ja) * 2001-07-25 2003-02-07 Murata Mfg Co Ltd 高周波線路変換器、その製造方法および通信装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840911A (zh) * 2009-03-16 2010-09-22 索尼公司 半导体器件、传输系统及它们的制造方法
CN110429919A (zh) * 2019-07-24 2019-11-08 臻驱科技（上海）有限公司 一种多阶滤波结构和多阶滤波电路
CN110429919B (zh) * 2019-07-24 2024-01-12 臻驱科技（上海）有限公司 一种多阶滤波结构和多阶滤波电路

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