CN1729566A - 电子部件的制造方法及电子部件 - Google Patents
电子部件的制造方法及电子部件 Download PDFInfo
- Publication number
- CN1729566A CN1729566A CNA2003801071663A CN200380107166A CN1729566A CN 1729566 A CN1729566 A CN 1729566A CN A2003801071663 A CNA2003801071663 A CN A2003801071663A CN 200380107166 A CN200380107166 A CN 200380107166A CN 1729566 A CN1729566 A CN 1729566A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- cylindrical conductor
- technology
- wiring
- electronic unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
- H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
- H05K2203/1189—Pressing leads, bumps or a die through an insulating layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
- Y10T29/49149—Assembling terminal to base by metal fusion bonding
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
一种电子部件的制造方法,该电子部件具备多个布线图形以及介于这些布线图形之间的绝缘层,并且利用贯通上述绝缘层的层间连接部来进行上述布线图形间的电连接。反复进行下述第1工艺和第2工艺,上述第1工艺用来形成上述布线图形和柱状导体,上述第2工艺用来将绝缘片从上方接合,并以上述柱状导体作为止挡器直至上述柱状导体的高度为止对上述绝缘片进行加压,以此使片厚度与上述柱状导体的高度相近,形成由一定厚度组成的层。
Description
技术领域
本发明涉及电子部件的制造方法及电子部件,特别涉及到在作为叠层对象的层间的电接合中使用柱状导体的电子部件的制造方法及电子部件。
背景技术
以往,下述电子部件及印制布线基板已为众所周知,其将布线图形形成于绝缘层上,并且使这些布线图形在厚度方向叠层成为多层结构。
而且已经提出公开了各种用来形成同一结构的制造方法。图6A及图6B是表示电子部件以往的每层制造方法的工艺说明图。
在图6A中,对绝缘层1的表面照射激光进行开孔。然后,在通过激光加工形成孔2之后,在该孔2中填充导电胶,或者通过电镀在上述孔2的内侧形成膜或柱状的导体部。
在图6B中,在预先形成的绝缘层3表面上通过电镀或腐蚀法来形成导体部4。然后,在通过这些工艺形成上述导体部4之后,在该导体部4的表面上采用旋转涂敷的方法涂敷绝缘树脂5(例如,参见专利文献1。)。
对于其他的方法则已为众所周知,也就是在基板的布线上形成由导电胶而得到的凸起后,配置层间连接绝缘材料和金属层,通过挤压使凸起贯通到成形树脂内,让上述凸起和金属层导通连接(例如,参见专利文献2。)。
再者,已公开了下述技术,该技术为通过二氧化碳激光器等来形成贯通孔,并在该贯通孔内填充含有金、银、铜、铝等低电阻金属粉末的胶,以此形成通孔导体(例如,参见专利文献3。)。
另外,已公开了下述技术,也就是在层间连接用导体柱的周围涂敷树脂,并在表面上通过砂纸状具有适当粗糙度的脱模薄膜来挤压树脂形成绝缘层(例如,参见专利文献4。)。
专利文献1
特开平10-22636号公报
专利文献2
特开2002-137328号公报
专利文献3
特开2002-134881号公报
专利文献4
特公平6-57455号公报
然而,在具备多层结构的电子部件中,因为要达到进一步的高密度化及高功能化的目的,所以也在研究组合元件等到上述电子部件的内部中。这里,假设准备在按叠层方向重叠的布线图形之间形成无源部件等的元件,则上述布线图形间的距离就成为决定上述元件特性的重要因素。因此为了元件特性稳定的目的,人们一直期望能够确实对上述布线图形间的距离也就是上述电子部件各层的厚度进行控制的电子部件的制造方法。
但是在上述图6A中的制造方法中,只是在绝缘层1上通过激光加工来进行开孔并且在孔2的内侧仅仅形成导体部,并不是用来管理层整体的厚度。
另外在图6B中的制造方法中,虽然通过旋转涂敷来涂敷树脂并形成绝缘树脂层使之覆盖导体部,但是按照导体部4的有无在上述绝缘树脂的表面上产生起伏,难以均匀设定层整体的厚度。
另外,在基板的布线上形成由导电胶而得到的凸起后、通过挤压使凸起贯通到成形树脂内的方法中,也未公开对层整体的厚度进行控制的方法。再者,在特开2002-134881号公报中,也只是通过胶的填充来形成通孔导体,并不是用来控制层整体的厚度。
在特公平6-57455号公报中,需要在使挤压工艺结束之后,让脱模薄膜从绝缘层的表面分离,但是根据该分离作业,有可能在绝缘层的表面使外力起作用,在绝缘层的表面上产生变形等。而且,与图6B相同,因为涂敷树脂并覆盖导体部,所以有可能在绝缘树脂的表面上产生起伏,致使难以均匀设定层整体的厚度。
然而,在电子部件的一般制造方法中,普遍施行使绝缘层的表面粗糙化、使和形成布线图形的铜箔之间的紧密接合性提高。但是,众所周知,根据用来形成绝缘层的树脂,难以进行使用化学性稳定的药品的粗糙化处理。为此,人们期望即使使用这种化学性稳定的树脂也能够确实确保和布线层之间的接合强度那样的制造方法。
发明内容
本发明注重于上述以往的问题所在,用来提供一种电子部件的制造方法及采用同一制造方法所制造出的电子部件,其第1目的为可以使绝缘层的厚度均匀,并且其第2目的为在没有因外力作用而引起的变形以及被树脂的种类所左右的状况下确实进行粗糙化处理。
本发明是根据下述构思而做出的,该构思为在形成布线图形和柱状导体之后,从它们的上方以上述柱状导体作为止挡器接触到绝缘片,片材的厚度与柱状导体的高度对应,因此可以形成凹凸(起伏)被抑制成最小限度的具有均匀厚度的层。
也就是说,本发明所涉及的电子部件的制造方法,其中电子部件具备多个布线图形,以及介于这些布线图形之间的绝缘层,并且利用贯通上述绝缘层的层间连接部来进行上述布线图形间的电连接,
该电子部件的制造方法,其特征为,
反复进行下述第1工艺和第2工艺,以决定上述层厚度的柱状导体作为上述层间连接部来使用,
上述第1工艺用来形成上述布线图形和柱状导体,
上述第2工艺用来将绝缘片从上方接合,并以上述柱状导体作为止挡器直至上述柱状导体的高度为止对上述绝缘片进行加压,以此使片厚度与上述柱状导体的高度相近,形成由一定厚度组成的层。
更为详细而言,一种电子部件的制造方法,其中电子部件具备多个布线图形,以及介于这些布线图形之间的绝缘层,并且利用贯通上述绝缘层的层间连接部来进行上述布线图形间的电连接,
该电子部件的制造方法,其特征为,
反复进行下述第1工艺、第2工艺和第3工艺,以决定上述层厚度的柱状导体作为上述层间连接部来使用,
上述第1工艺用来形成上述布线图形和柱状导体,
上述第2工艺用来将绝缘片从上方接合,并以上述柱状导体作为止挡器直至上述柱状导体的高度为止对上述绝缘片进行加压,以此使片厚度与上述柱状导体的高度相近,形成由一定厚度组成的层,
上述第3工艺用来在通过上述第2工艺所形成的上述层表面上形成凹凸图形,该凹凸图形用于使上述布线图形和上述柱状导体之间的紧密接合强度增大。
具体而言,一种电子部件的制造方法,其中电子部件具备多个布线图形,以及介于这些布线图形之间的绝缘层,并且利用贯通上述绝缘层的层间连接部来进行上述布线图形间的电连接,
该电子部件的制造方法,其特征为,
反复进行下述第1工艺、第2工艺和第3工艺,以决定上述层厚度的柱状导体作为上述层间连接部来使用,
上述第1工艺用来形成上述布线图形和柱状导体,
上述第2工艺用来将通过凹凸图形与覆盖层紧密接合的绝缘片从上方接合,并以上述柱状导体作为止挡器直至上述柱状导体的高度为止对上述绝缘片进行加压,以此使片厚度与上述柱状导体的高度相近,形成由一定厚度组成的层,
上述第3工艺用来从通过上述第2工艺所形成的上述层表面,借助于化学反应将覆盖层除去,并使上述凹凸图形露出,该凹凸图形用于使上述布线图形和上述柱状导体之间的紧密接合强度增大。
在此,优选的是,在上述树脂片中掺入具有衬垫功能的颗粒,在上述第2工艺中通过在上述柱状导体和上述覆盖层之间夹入上述颗粒,在上述柱状导体的上面形成薄膜绝缘层,在上述第3工艺中使上述凹凸图形露出之后,将上述薄膜绝缘层除去;并且更优选的是,上述薄膜绝缘层的厚度为1~15μm之间。另外,优选的是上述柱状导体通过电镀处理来形成。
另外,本发明所涉及的电子部件将布线图形和用来覆盖该布线图形的绝缘层至少在厚度方向配置多个,其构成为,将位于夹着上述绝缘层的布线图形间,通过其内部被紧密形成的柱状导体进行连接,并且使各绝缘层的高度与上述柱状导体的高度相近。而且,优选的是上述柱状导体采用电镀加工法来形成。
根据上述结构,在形成布线图形和柱状导体之后,将绝缘片从这些布线图形和柱状导体的上方接合。而且,如果在接合绝缘片之后,一直对该绝缘片从外部进行加压,则柱状导体进入到绝缘片的内部。然后,若借助于该加压的继续而在绝缘片的内部装入柱状导体,则该柱状导体的头部接触到绝缘片的加压侧。这样,如果在柱状导体的头部与绝缘片的加压侧进行接触的位置上使绝缘片的加压停止,则柱状导体起到止挡器的作用,并且绝缘片(也就是绝缘层)的厚度可以与柱状导体的高度相近,确保一定的层厚。还有,不言而喻即使柱状导体的头部与绝缘片的加压方进行接触,它们也不完全接触,而在其间介入了若干绝缘片的膜。另外,优选的是,在绝缘片中使用热可塑性绝缘片以及使硬化在中间阶段停止的B级状态热硬化性绝缘片。采用这种树脂,可以在其内部容易地装入柱状导体。
可是,在进行上述作业之后,如果作为下一工艺在绝缘层的表面形成作为凹凸图形的微小凹凸,则可以对形成于上述绝缘层上层的布线图形,使图形厚度方向和图形延长方向上的接合强度得到提高。具体而言,可以采用下述等的方法,该方法为通过使预先在其表面上形成了凹凸的压模在上述绝缘层的表面上进行接触及分离,将上述压模侧的凹凸复制到上述绝缘层的表面上,或者采用激光加工机在绝缘层的表面以非接触方式形成凹凸表面。
另外,也不限定为上述结构,如果采用通过凹凸图形与覆盖层紧密接合的绝缘片,则可以在使上述工艺完成后,通过除去覆盖层,在绝缘片的表面上使凹凸图形露出。还有,凹凸图形因为是借助于化学反应而露出的,所以可以不给该凹凸图形施加机械性的力(所谓的外力),能防止发生变形等。而且,对于上述覆盖层利用化学反应的除去方法,则可以使用腐蚀或其他的方法。
然而,如果在上述绝缘片的内部掺入具有衬垫功能的颗粒,则在直至作为止挡器的柱状导体头部为止对绝缘片进行加压时,上述颗粒被夹于柱状导体的头部和绝缘片的加压侧之间,可以在柱状导体的头部上方形成根据颗粒大小所设定的一定厚度的膜,也就是薄膜绝缘层。因此,在接合绝缘片之后,在柱状导体的头部不露出到表面的状况下,同样形成薄膜绝缘层,在此后的工艺中可以进行对上述绝缘层的均匀处理(可以防止柱状导体的头部因腐蚀等的处理而产生损坏。另外,因为用薄膜来形成绝缘层,所以此后除去薄膜绝缘层的作业变得容易。)。
还有,从使柱状导体上的头部保护和除去薄膜绝缘层的容易性同时实现的观点出发,最好将薄膜绝缘层的厚度设定为1~15μm之间。而且,为了将薄膜绝缘层的厚度设定为1~15μm之间,可以调整上述颗粒的粒径(还有,由于其目的为使头部保护和除去的容易性同时实现,因而根据所使用绝缘树脂特性的不同,并不一定限定为上述范围。)。
而且,如果将形成于柱状导体头部上方的膜的厚度设定为1~15μm之间,则即使进行腐蚀等的后期工艺也可以充分保护柱状导体的头部,并且可以通过喷净处理等,容易地除去柱状导体上头部上方的膜,能够使双方的特性得到满足。
另外,如果通过电镀加工法来形成柱状导体,则与下述方法等进行比较,可以在上述柱状导体的形成框内以紧密的状态使导体析出,上述方法为将含有树脂的导电胶注入上述形成框内。故在基板内部发热时,产生的热传导到柱状导体内而不断向外部散热,而因为通过上述电镀加工法所形成的柱状导体其导体密度较高,所以传热特性优良。因此,可以使更多发生的热散热到基板外部,能够防止基板内温度上升。另外,不言而喻通过提高导体密度,能达成低电阻率。
附图说明
图1是本实施方式所涉及的电子部件剖面放大图。
图2A、图2B及图2C是用来对本实施方式所涉及的电子部件制造方法进行说明的简要工艺说明图。
图3A、图3B及图3C是用来对本实施方式所涉及的电子部件制造方法进行说明的简要工艺说明图。
图4是本实施方式所涉及的电子部件制造过程中的主要部分放大图。
图5A及图5B是用来对本实施方式所涉及的电子部件制造方法进行说明的简要工艺说明图。
图6A及图6B是表示电子部件以往的每层制造方法的工艺说明图。
具体实施方式
下面,对于本发明所涉及的电子部件的制造方法及电子部件,参照附图详细说明最佳的具体实施方式。
图1是本实施方式所涉及的电子部件剖面放大图。
如同图所示,在采用本实施方式所涉及的多层印制基板制造方法所制造出的电子部件10中,多个布线图形12A、12B在厚度方向被重叠(在本实施方式中为2层)。而且,在这些布线图形12A、12B之间介入绝缘层14,起到布线图形间的绝缘作用,并且将这些布线图形间的距离保持为一定。另外,从上述布线图形12A作为层间连接部的柱状导体16(所谓的柱)垂直立起使之贯通绝缘层14,并和布线图形12B进行连接,以此进行布线图形之间的电连接。
在这种采用本实施方式所涉及的制造方法的电子部件10中,其形态为各绝缘层14的层厚度均匀,并且各绝缘层14间厚度的偏差也被抑制为最小限度。
另外,在同一电子部件10中,在各绝缘层14的表面上形成了凹凸图形,可以提高和形成于上述绝缘层14表面的各布线图形之间的接合强度。再者,上述柱状导体16因为其内部被紧密形成,所以传热特性优良,例如在布线图形等上出现发热时,也可以通过上述柱状导体16使所产生的热不断散热到装置外部,能够防止装置内部的温度上升。
下面,对于这样所构成的电子部件10的制造方法进行说明。
为了应用本实施方式所涉及的制造方法按叠层方向形成层,首先如图2A所示,在布线图形已经形成于下层侧的电子部件10的表面18上,形成用来使用于电镀加工法中的馈电膜(未图示)。然后,在形成上述馈电膜之后,通过接合作为抗蚀剂的干膜、向上述抗蚀剂曝光以及进行电镀工艺等,在表面18上形成布线图形12A。形成该布线图形12A的状态表示在图2B中。然后,在形成布线图形12A之后,同样可以接合干膜,向该干膜曝光以及进行电镀工艺等,并在上述布线图形12A的上方形成柱状导体16。形成柱状导体16的状态如图2C所示。还有,在本实施方式中,虽然说明了在布线图形12A的上方形成柱状导体16之旨,但是并不限定于此,例如图2C中的右侧所示,可以不形成布线图形12A而直接形成柱状导体16。如果采用这种步骤,则可以从表面12大致垂直立起,形成其内部紧密的柱状导体16。
然后,在表面18上形成布线图形12A及柱状导体16之后,如图3A所示,从柱状导体16的上方沿附图中箭头26的方向,使热可塑性绝缘片和作为B级状态的热硬化性绝缘片的带树脂22的铜箔24落下。还有,上述树脂22最好使用作为热塑性树脂的聚烯烃、氟类树脂、液晶聚合物、聚醚酮和聚苯硫醚以及作为热固化性树脂的不饱和聚酯树脂、聚酰亚胺树脂、环氧类树脂、双马来酰亚胺三嗪树脂、酚醛树脂、聚苯醚、聚乙烯基苄基醚等的化合物,并且在其内部包含有填充物,该填充物具有衬垫功能,并且具备只将薄膜绝缘层的厚度设定为1~15μm之间的粒径大小。
若在填充物中使用电介质陶瓷材料,则可以根据高介电常数且低介质损耗等的使用目的来调节绝缘层的介质特性。这里使用的电介质陶瓷材料没有做出特别限定,但是最好相对介电常数(εr)为大于等于10,并且优选的是大于等于30,介质损耗角正切(tanδ)为小于等于0.005的材料较好。作为这种材料来说,例如能列举出钛-钡-钕类陶瓷、铅-钙类陶瓷、二氧化钛类陶瓷、钛酸钡类陶瓷、钛酸铅类陶瓷、钛酸锶类陶瓷、钛酸钙类陶瓷、钛酸铋类陶瓷、钛酸镁类陶瓷及锆酸铅类陶瓷等。再者,还能列举出CaWO4类陶瓷、Ba(Mg,Nb)O3类陶瓷、Ba(Mg,Ta)O3类陶瓷、Ba(Co,Mg,Nb)O3类陶瓷及Ba(Co,Mg,Ta)O3类陶瓷等。它们也可以单独或者混合2种或以上。
另外,所谓的B级片材为,使热硬化性树脂的硬化在中间阶段停止,并且只要进一步加热就暂时熔融,直至完全硬化。还有,更为理想的是,进行加热时的温度为树脂的熔融点或软化点或以上。再者,在铜箔24上形成树脂22的相反一侧虽然未图示,但是设置有用来挤压带树脂22的铜箔24的加压机构,并且可以在减压环境下对电子部件10加热带树脂22的铜箔24,同时进行挤压(进行所谓的真空条件下的热压)。
然后,若使带树脂22的铜箔24沿着箭头26的方向落下,则带树脂22的铜箔24开始接触到柱状导体16,若进行进一步的落下,则被柱状导体16所挤压的树脂22向箭头28的方向产生移动,与此同时上述柱状导体16进入到树脂22的内部。将这种状态表示在图3B中。然后,若在使上述柱状导体16进入到树脂22的内部之后,进一步再让带树脂22的铜箔24落下,则柱状导体16进一步进入到树脂22的内部,并且如图3C所示上述柱状导体16介由上述填充物接触到铜箔24。另外,将图3C的主要部分放大图表示在图4中(填充物31)。
这样,若柱状导体16的顶部接触到铜箔24,则上述柱状导体16起到止挡器的作用,挡住来自加压机构的挤压力,使该加压机构的落下停止。此处,加压机构若停止了下降,则对其进行检测,判断出铜箔24已接触到柱状导体16,使落下动作结束,并且直至树脂22硬化为止保持柱状导体16的顶部和铜箔24进行接触的状态。然后,在树脂22进行硬化并且该树脂22成为包裹柱状导体16周面的绝缘层14之后,使加压机构不断向上方避让,并且此后采用作为化学反应的腐蚀法从绝缘层14将铜箔24去除。
然后,如图5A所示,如果采用作为化学反应的腐蚀法从绝缘层14去除了铜箔24,则在绝缘层14上露出形成凹凸图形后(也就是表面被粗糙化)的表面。在此,由于柱状导体16的顶部形成有根据填充物31的粒径大小所设定的薄膜绝缘层,因而可以防止因腐蚀用的溶液而带来损伤。还有,如果对位于柱状导体16顶部的薄膜绝缘层,在腐蚀工艺结束后以上述顶部的区域为目标来实施喷净处理等,则可以容易地去除上述薄膜绝缘层。
这样,在通过一系列工艺所形成的绝缘层14的表面36上,存在形成凹凸图形后的绝缘层区域以及柱状导体16的顶部露出的区域。因此,如果反复进行上述工艺,则如图5B所示,可以在上述表面36的更上层形成多个新的层,可以构成图1所示的那种由叠层结构组成的电子部件10。
如上面所说明的那样,根据本发明,由于电子部件具备多个布线图形以及介于这些布线图形之间的绝缘层,并且利用贯通上述绝缘层的层间连接部来进行上述布线图形间的电连接,该电子部件的制造方法为,反复进行下述第1工艺和第2工艺,以决定上述层厚度的上述柱状导体作为上述层间连接部加以使用,上述第1工艺用来形成上述布线图形和柱状导体,上述第2工艺用来将绝缘片从上方接合,并以上述柱状导体作为止挡器直至上述柱状导体的高度为止对上述绝缘片进行加压,以此使片厚度与上述柱状导体的高度相近,形成由一定厚度组成的层;因而可以限制凹凸并确实控制电子部件的层厚度,与此同时可以在不被树脂的种类所左右的状况下确实进行粗糙化处理。而且,也可以使导体部的低电阻率化和散热效果得到提高。
Claims (8)
1.一种电子部件的制造方法,该电子部件具备多个布线图形以及介于这些布线图形之间的绝缘层,并且利用贯通上述绝缘层的层间连接部来进行上述布线图形间的电连接,该制造方法的特征为,
反复进行下述第1工艺和第2工艺,将决定上述层的厚度的柱状导体用作上述层间连接部,
上述第1工艺形成上述布线图形和上述柱状导体,
上述第2工艺将绝缘片从上方接合,以上述柱状导体作为止挡器直至上述柱状导体的高度为止对上述绝缘片进行加压,以此使片厚度与上述柱状导体的高度相近,形成由一定厚度构成的层。
2.一种电子部件的制造方法,该电子部件具备多个布线图形以及介于这些布线图形之间的绝缘层,并且利用贯通上述绝缘层的层间连接部来进行上述布线图形间的电连接,该制造方法的特征为,
反复进行下述第1工艺、第2工艺和第3工艺,将决定上述层的厚度的柱状导体用作上述层间连接部,
上述第1工艺形成上述布线图形和上述柱状导体,
上述第2工艺将绝缘片从上方接合,以上述柱状导体作为止挡器直至上述柱状导体的高度为止对上述绝缘片进行加压,以此使片厚度与上述柱状导体的高度相近,形成由一定厚度构成的层,
上述第3工艺在通过上述第2工艺所形成的上述层表面上形成凹凸图形,该凹凸图形用于使上述布线图形和上述柱状导体之间的紧密接合强度增大。
3.一种电子部件的制造方法,该电子部件具备多个布线图形以及介于这些布线图形之间的绝缘层,并且利用贯通上述绝缘层的层间连接部来进行上述布线图形间的电连接,该制造方法的特征为,
反复进行下述第1工艺、第2工艺和第3工艺,将决定上述层厚度的柱状导体用作上述层间连接部,
上述第1工艺形成上述布线图形和上述柱状导体,
上述第2工艺将通过凹凸图形与覆盖层紧密接合的绝缘片从上方接合,以上述柱状导体作为止挡器直至上述柱状导体的高度为止对上述绝缘片进行加压,以此使片厚度与上述柱状导体的高度相近,形成由一定厚度构成的层,
上述第3工艺从通过上述第2工艺所形成的上述层表面,借助于化学反应将覆盖层除去,使上述凹凸图形露出,该凹凸图形用于使上述布线图形和上述柱状导体之间的紧密接合强度增大。
4.根据权利要求3所述的电子部件的制造方法,其特征为,
在上述树脂片中混入具有衬垫功能的颗粒,在上述第2工艺中于上述柱状导体和上述覆盖层之间夹入上述颗粒,以此在上述柱状导体的上面形成薄膜绝缘层,并且在通过上述第3工艺使上述凹凸图形露出之后,除去上述薄膜绝缘层。
5.根据权利要求4所述的电子部件的制造方法,其特征为,
上述薄膜绝缘层的厚度为1~15μm之间。
6.根据权利要求1至5的任一项所述的电子部件的制造方法,其特征为,
上述柱状导体是通过电镀处理来形成的。
7.一种电子部件,该电子部件将布线图形和覆盖该布线图形的绝缘层至少按厚度方向配置多个,其特征为,
将位于夹着上述绝缘层的布线图形间,通过其内部被紧密形成的柱状导体进行连接,并且使各绝缘层的高度与上述柱状导体的高度相近。
8.根据权利要求7所述的电子部件,其特征为,上述柱状导体是采用电镀加工法来形成的。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002371672A JP4247880B2 (ja) | 2002-12-24 | 2002-12-24 | 電子部品の製造方法 |
JP371672/2002 | 2002-12-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1729566A true CN1729566A (zh) | 2006-02-01 |
CN100414689C CN100414689C (zh) | 2008-08-27 |
Family
ID=32677202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2003801071663A Expired - Fee Related CN100414689C (zh) | 2002-12-24 | 2003-12-17 | 电子部件的制造方法及电子部件 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7237331B2 (zh) |
JP (1) | JP4247880B2 (zh) |
KR (1) | KR100699377B1 (zh) |
CN (1) | CN100414689C (zh) |
TW (1) | TWI238445B (zh) |
WO (1) | WO2004059729A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102548250A (zh) * | 2010-12-30 | 2012-07-04 | 旭德科技股份有限公司 | 线路板及其制作方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004058335A1 (de) * | 2004-11-29 | 2006-06-14 | Schulz-Harder, Jürgen, Dr.-Ing. | Substrat |
FR2910786B1 (fr) * | 2006-12-29 | 2017-08-11 | Laboratoire Francais Du Fractionnement Et Des Biotechnologies (Lfb) | "procede d'extraction d'une proteine presente dans du lait" |
KR100851068B1 (ko) * | 2007-02-01 | 2008-08-12 | 삼성전기주식회사 | 스템퍼 및 이를 이용한 인쇄회로기판의 제조방법 |
KR100905566B1 (ko) * | 2007-04-30 | 2009-07-02 | 삼성전기주식회사 | 회로 전사용 캐리어 부재, 이를 이용한 코어리스인쇄회로기판, 및 이들의 제조방법 |
KR100969437B1 (ko) * | 2008-06-13 | 2010-07-14 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1353671A (en) * | 1971-06-10 | 1974-05-22 | Int Computers Ltd | Methods of forming circuit interconnections |
JPH0657455B2 (ja) * | 1985-02-07 | 1994-08-03 | 沖電気工業株式会社 | 多層配線基板の製造方法 |
US6400025B1 (en) * | 1989-07-14 | 2002-06-04 | Kabushiki Kaisha Toshiba | Highly purified titanium material, method for preparation of it and sputtering target using it |
US4991285A (en) * | 1989-11-17 | 1991-02-12 | Rockwell International Corporation | Method of fabricating multi-layer board |
JP3378033B2 (ja) | 1992-08-11 | 2003-02-17 | 三井金属鉱業株式会社 | 黄銅用化学研磨液 |
US5600103A (en) * | 1993-04-16 | 1997-02-04 | Kabushiki Kaisha Toshiba | Circuit devices and fabrication method of the same |
JP3609126B2 (ja) * | 1994-10-19 | 2005-01-12 | 株式会社東芝 | 印刷配線板および印刷配線板製造用部材の製造方法 |
US6147870A (en) * | 1996-01-05 | 2000-11-14 | Honeywell International Inc. | Printed circuit assembly having locally enhanced wiring density |
JPH09237976A (ja) | 1996-02-29 | 1997-09-09 | Tokyo Ohka Kogyo Co Ltd | 多層配線板の製造方法 |
JPH1022636A (ja) | 1996-07-04 | 1998-01-23 | Oki Electric Ind Co Ltd | ビルドアップ型多層プリント配線板の製造方法 |
JPH1070369A (ja) * | 1996-08-26 | 1998-03-10 | Matsushita Electric Works Ltd | 多層プリント配線板の製造方法 |
TW480636B (en) * | 1996-12-04 | 2002-03-21 | Seiko Epson Corp | Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment |
JP3901798B2 (ja) * | 1997-06-12 | 2007-04-04 | 大日本印刷株式会社 | プリント配線板の製造装置 |
JPH1174636A (ja) * | 1997-08-28 | 1999-03-16 | Ngk Spark Plug Co Ltd | 配線基板の製造方法 |
JP3502776B2 (ja) * | 1998-11-26 | 2004-03-02 | 新光電気工業株式会社 | バンプ付き金属箔及び回路基板及びこれを用いた半導体装置 |
JP4390930B2 (ja) | 1999-06-23 | 2009-12-24 | 大日本印刷株式会社 | 積層配線基板とその製造方法、及び半導体装置 |
JP3183653B2 (ja) * | 1999-08-26 | 2001-07-09 | ソニーケミカル株式会社 | フレキシブル基板 |
JP4056671B2 (ja) * | 2000-01-31 | 2008-03-05 | 富士通株式会社 | 回路基板の製造方法及び半導体装置の製造方法 |
JP3636290B2 (ja) * | 2000-03-27 | 2005-04-06 | 株式会社東芝 | プリント配線基板、及びその製造方法 |
JP4322402B2 (ja) * | 2000-06-22 | 2009-09-02 | 大日本印刷株式会社 | プリント配線基板及びその製造方法 |
JP3844954B2 (ja) | 2000-10-27 | 2006-11-15 | 積水化学工業株式会社 | 金属箔付フィルムの製造方法 |
JP4863032B2 (ja) | 2000-11-02 | 2012-01-25 | 日立化成工業株式会社 | 薄板状物品の加工方法とその加工方法を用いた接続基板の製造方法と接続基板と多層配線板の製造方法と多層配線板と半導体パッケージ用基板の製造方法と半導体パッケージ用基板と半導体パッケージの製造方法と半導体パッケージ |
EP1265466A3 (en) * | 2001-06-05 | 2004-07-21 | Dai Nippon Printing Co., Ltd. | Method for fabrication wiring board provided with passive element and wiring board provided with passive element |
JP4045143B2 (ja) * | 2002-02-18 | 2008-02-13 | テセラ・インターコネクト・マテリアルズ,インコーポレイテッド | 配線膜間接続用部材の製造方法及び多層配線基板の製造方法 |
-
2002
- 2002-12-24 JP JP2002371672A patent/JP4247880B2/ja not_active Expired - Lifetime
-
2003
- 2003-12-17 KR KR1020057011848A patent/KR100699377B1/ko not_active IP Right Cessation
- 2003-12-17 WO PCT/JP2003/016160 patent/WO2004059729A1/ja active Application Filing
- 2003-12-17 CN CNB2003801071663A patent/CN100414689C/zh not_active Expired - Fee Related
- 2003-12-17 US US10/540,249 patent/US7237331B2/en not_active Expired - Fee Related
- 2003-12-23 TW TW092136576A patent/TWI238445B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102548250A (zh) * | 2010-12-30 | 2012-07-04 | 旭德科技股份有限公司 | 线路板及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN100414689C (zh) | 2008-08-27 |
JP4247880B2 (ja) | 2009-04-02 |
KR20050085879A (ko) | 2005-08-29 |
JP2004207320A (ja) | 2004-07-22 |
KR100699377B1 (ko) | 2007-03-28 |
TW200419636A (en) | 2004-10-01 |
WO2004059729A1 (ja) | 2004-07-15 |
US20060086531A1 (en) | 2006-04-27 |
TWI238445B (en) | 2005-08-21 |
US7237331B2 (en) | 2007-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1056490C (zh) | 制造印刷电路基板的方法和用该方法制造的基板 | |
TWI225762B (en) | Pattern transferring material, its manufacturing method, wiring substrate manufactured by using the same | |
CN1812689A (zh) | 多层电路基板及其制造方法 | |
CN1263354C (zh) | 部件内置模块及其制造方法 | |
CN1832664A (zh) | 具有嵌入式多层无源器件的印刷电路板的制造方法 | |
CN1146974C (zh) | 制造多层陶瓷基片的方法 | |
CN1798479A (zh) | 包括嵌入式芯片的印刷电路板及其制造方法 | |
CN1610491A (zh) | 具有改进互连的平行多层印刷电路板及其制造方法 | |
CN1391432A (zh) | 埋有电子器件的印刷线路板及其制造方法 | |
CN1829416A (zh) | 嵌入式芯片印刷电路板及其制造方法 | |
US7936061B2 (en) | Semiconductor device and method of manufacturing the same | |
CN1234262C (zh) | 用于印刷电路板的包层板 | |
CN1777348A (zh) | 制造高密度印刷电路板的方法 | |
CN1520250A (zh) | 用于互连多层印刷电路板的方法 | |
CN1197445C (zh) | 多层陶瓷衬底及其制造方法 | |
CN1212049C (zh) | 电路形成基板及电路形成基板的制造方法 | |
CN1182764C (zh) | 陶瓷基板的制造方法 | |
CN1769021A (zh) | 载体膜、使用它的陶瓷电路基板的加工方法及电子器件的制造方法 | |
CN1751547A (zh) | 多层基板及其制造方法 | |
CN1797726A (zh) | 半导体构装的芯片埋入基板结构及制法 | |
CN1729566A (zh) | 电子部件的制造方法及电子部件 | |
JP3600317B2 (ja) | 多層印刷配線板およびその製造方法 | |
CN1689382A (zh) | 多层印刷电路板及其制造方法 | |
CN1886034A (zh) | 使用凸点的印刷电路板及其制造方法 | |
CN1604311A (zh) | 配线衬底及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080827 Termination date: 20101217 |