CN1716442A - 存储器设备 - Google Patents

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Abstract

提供了一种存储器设备，其具有：在内部产生刷新命令的刷新控制电路；刷新中断控制电路，当从外部输入写命令时，所述刷新中断控制电路产生刷新中断信号，以在预定期间内接受刷新命令；命令译码器，当从外部输入写命令时，在由刷新中断信号引起的刷新命令接受期间结束之后，并且如果正在进行刷新操作则在等待所述刷新操作结束之后，所述命令译码器指示写操作；和比较电路，当在由刷新中断信号引起的刷新命令接受期间中产生了刷新命令时，所述比较电路指示刷新操作。

Description

存储器设备
技术领域
本发明涉及存储器设备，更具体而言，涉及进行刷新的存储器设备。
背景技术
因为DRAM(动态随机访问存储器)使用由一个晶体管和一个电容器构成的存储器单元，所以为了存储和保持数据，其需要进行周期性的刷新。一种类型的刷新是根据外部刷新命令而进行的，而另一种类型的刷新是这样进行的，即存储器设备在内部自动进行自刷新。
在日本专利申请早期公开No.2001-118383中，描述了一种自动进行刷新而不需要外部刷新指令的DRAM。
发明内容
本发明的一个目的是提供一种存储器设备，其能够在连续输入写命令时，在写命令之间进行自刷新，而不使写恢复时间很长。
根据本发明的一个方面，提供了一种存储器设备，其具有：在内部产生刷新命令的刷新控制电路；刷新中断控制电路，当从外部输入写命令时，所述刷新中断控制电路产生刷新中断信号，以在预定期间内接受刷新命令；命令译码器，当从外部输入写命令时，在由刷新中断信号引起的刷新命令接受期间结束之后，并且如果正在进行刷新操作则在等待所述刷新操作结束之后，所述命令译码器指示写操作；和比较电路，当在由刷新中断信号引起的刷新命令接受期间中产生了刷新命令时，所述比较电路指示刷新操作。
附图说明
图1是示出了根据本发明实施例的半导体存储器设备的构造示例的框图；
图2是示出了图1中的半导体存储器设备的一部分的详细构造示例的框图；
图3是示出了图2中的刷新中断控制电路的构造示例的电路图；
图4A和4B是示出了在刷新命令和读命令彼此竞争的情况下的操作的时序图；
图5A和5B是示出了半导体存储器设备在连续输入写命令的情况下的操作的时序图；
图6是示出了还未经过OD(输出禁止)状态的写操作的时序图；和
图7是示出了在OD状态之后的写操作的时序图。
具体实施方式
图1是示出了根据本发明实施例的半导体存储器设备的构造示例的框图。地址信号ADD被缓冲在输入缓冲器101中，并被提供给锁存电路111。芯片使能信号/CE是用于使半导体存储器设备(半导体芯片)转到使能状态的信号，其被缓冲在输入缓冲器102中，并被提供给REF-ACT选择电路108和命令译码器109。输出使能信号/OE是用于读数据的信号，其被缓冲在输入缓冲器103中，并被提供给命令译码器109。写使能信号/WE是用于写数据的信号，其被缓冲在输入缓冲器104中，并被提供给REF-ACT选择电路108和命令译码器109。时钟信号CLK被缓冲在输入缓冲器105中，并被提供给时序控制电路110。数据DQ是读的数据或写的数据，其被缓冲在输入/输出缓冲器106中，并被输入到数据控制电路113或从其输出。
自刷新控制电路107具有定时器，在内部周期性地产生用于刷新存储器单元的刷新命令信号，并将其输出到REF-ACT选择电路108。命令译码器109基于信号/CE、/WE和/OE产生写命令信号、读命令信号和输出禁止信号。通过将信号/CE和/WE变成低电平来产生写命令信号。通过将信号/CE和/OE变成低电平来产生读命令信号。通过将信号/CE变成低电平并将信号/WE和/OE变成高电平来产生输出禁止(此后称为OD)命令信号。OD状态是不访问存储器单元的状态。取决于具体情形，可能有这样的情况，即在OD状态之后指示读操作或写操作。
REF-ACT选择电路108将刷新(REF)命令信号与访问(ACT)命令信号进行比较，并选择要执行哪个命令。访问命令信号是从外部提供的命令信号，例如写命令信号、读命令信号、OD命令信号等等。具体而言，当刷新命令信号和访问命令信号彼此竞争时，REF-ACT选择电路108决定它们中的哪个优先。
时序控制电路110控制用于操作存储器单元阵列114的时序、用于锁存电路111锁存地址信号ADD的时序，以及用于数据控制电路113从存储器单元阵列114输入数据DQ或向其输出数据DQ的时序。时序控制电路110在同步操作时，通过时钟信号CLK来对等待时间和脉冲串长度进行计数。
译码器112根据从锁存电路111提供的地址信号ADD来选择存储器单元阵列114中的一个存储器单元。在所选择的存储器单元中，根据命令进行数据的读、写或刷新。
图2是示出了图1中的半导体存储器设备的一部分的详细构造示例的框图。图4A、图4B、图5A、图5B、图6和图7是用于描述其操作的时序图。REF-ACT选择电路108具有控制电路201、脉冲宽度延长电路202、延迟电路203、刷新中断控制电路204和REF-ACT比较电路205。时序控制电路110具有刷新控制电路206和读/写控制电路207。
控制电路201在芯片使能信号/CE下降时产生脉冲信号stdz。脉冲宽度延长电路202产生通过延长信号stdz的脉冲宽度而得到的信号stdwz。延迟电路203输出通过延迟信号stdz而得到的信号stddz。刷新中断控制电路204产生信号refenz和refenwz，这些信号当信号stdz是高电平并且写使能信号/WE是低电平时变成高电平。信号refenz和refenwz的脉冲宽度不同。自刷新控制电路107周期性地输出脉冲形式的刷新命令信号srefz。
当输入刷新命令信号srefz时，REF-ACT比较电路205根据访问命令信号rdz、wrz和odz以及信号stdz、stdwz和refenz，输出刷新命令信号refpz。当刷新命令和访问命令彼此竞争时，将使其中之一优先。当使访问命令优先时，在其访问操作之后输出刷新命令信号refpz。
命令译码器109输入有信号stddz、输出使能信号/OE、写使能信号/WE、信号refenwz和刷新信号refz，并输出读命令信号rdpz、写命令信号wrpz和OD命令信号odpz。当刷新信号refz是高电平时，意味着正在进行刷新，从而使访问命令信号rdpz、wrpz和odpz等待，直到刷新完成。
当输入刷新命令信号refpz时，刷新控制电路206输出表示正在进行刷新操作的刷新信号refz。当输入访问命令信号rdpz、wrpz和odpz时，读/写控制电路207输出表示正在进行访问操作的访问信号rdz、wrz和odz。读信号rdz表示正在进行读操作，写信号wrz表示正在进行写操作，OD信号odz表示正处于OD状态。
图3是示出了图2中的刷新中断控制电路204的构造示例的电路图。脉冲宽度延长电路301延长信号stdz的脉冲宽度，并输出信号n1。反相器302输出通过将写使能信号/WE逻辑取反而得到的信号。与非(NAND)电路303输入有反相器302的输出信号和信号n1，并输出这些信号的NAND信号。反相器304输出通过将NAND电路303的输出信号逻辑取反而得到的信号。延迟电路305输出通过延迟写使能信号/WE而得到的信号。反相器306输出通过将延迟电路305的输出信号逻辑取反而得到的信号。或非(NOR)电路307输入反相器306的输出信号和写使能信号/WE，并输出这些信号的NOR信号。NOR电路308输入反相器304和NOR电路307的输出信号，并输出这些信号的NOR信号。反相器309输出通过将NOR电路308的输出信号逻辑取反而得到的信号refenz。延迟电路310输出通过将NOR电路308的输出信号延迟而得到的信号。NAND电路311输入NOR电路308和延迟电路310的输出信号，并输出这些信号的NAND信号refenwz。
图4A是示出了这样的情况下的操作的时序图，即其中刷新命令和读命令彼此竞争并随后使刷新操作优先。在内部周期性进行刷新的半导体存储器设备中，当输入访问命令时，在内部停止刷新操作，以使得不进行刷新。
由自刷新控制电路107周期性地输出刷新命令信号srefz。当控制电路201检测到信号/CE、/WE的下降或地址信号ADD的变化时，输出信号stdz。在此情况下，通过芯片使能信号/CE的下降和地址信号ADD的变化，检测到读命令，并输出信号stdz。REF-ACT比较电路205进行控制，以将该刷新命令信号srefz与信号stdz比较，进行首先输入的操作，并让其后被输入的操作保持等待，直到该首先输入的操作完成。
具体而言，当刷新命令信号srefz的上升被输入时，因为信号stdz是低电平，所以REF-ACT比较电路205输出刷新命令信号refpz。刷新控制电路206输入刷新命令信号refpz，并输出表示正在进行刷新操作的刷新信号refz。换言之，当刷新命令来得比读命令早时，刷新命令优先。
信号stddz是通过由脉冲宽度延长电路202延长信号stdz的脉冲宽度而得到的信号。当信号stddz在输入了读命令的状态下上升时，命令译码器109等待，直到刷新信号refz变成低电平，并且当其变成低电平时，命令译码器109输出读命令rdpz。当输入读命令rdpz时，读/写控制电路207输出表示正在进行读操作的读信号rdz。
图4B是示出了这样的情况下的操作的时序图，即其中刷新命令和读命令彼此竞争并随后使读操作优先。
当信号stdz上升时，因为刷新命令信号srefz是低电平，所以命令译码器109产生读命令信号rdpz来进行读操作。此时，基于通过信号将stdz延迟而得到的信号stddz，产生读命令信号rdpz。这是因为可能有这样一种情况，即地址信号ADD的建立时间相对于芯片使能信号/CE是负的。具体而言，可能有这样一种情况，即在芯片使能信号/CE下降时，地址信号ADD还未确定，然后在从此时经过了预定时间后确定了地址信号ADD。当尝试一在芯片使能信号/CE下降处产生信号stdz就启动读操作时，地址信号ADD还未确定，从而提供延迟电路203使得在确定地址信号ADD之后再启动读操作。在输入了读命令并且经过了预定期间使得地址信号ADD被确定之后，命令译码器109指示启动读操作。
读信号rdz是表示正在进行读操作的信号。即使当输入了刷新命令信号srefz时，如果信号stdwz是高电平或读信号rdz是高电平，REF-ACT比较电路205也停止刷新命令。当读操作完成并且读信号rdz变成低电平时，输出刷新命令信号refpz，并且输出表示正在进行刷新操作的刷新信号refz。因为从信号stdz的下降到信号rdz的上升有间隔，所以通过由延长信号stdz的脉冲宽度而得到的信号stdwz，刷新命令也被停止了，以使得在其间刷新命令不会中断。
如上所述，当从外部输入读命令时，即使之后产生了刷新命令信号srefz，命令译码器109也指示读操作优先，并且在读操作完成之后，REF-ACT比较电路205指示刷新操作。
图5A是示出了异步半导体存储器设备在连续输入写命令的情况下的操作的时序图。
在写操作期间，芯片使能信号/CE和写使能信号/WE变成低电平。当芯片使能信号/CE(以及写使能信号/WE)下降时，控制电路201输出信号stdz。信号stdwz是通过延长信号stdz的脉冲宽度而得到的信号。当通过对信号stdz延迟而得到的信号stddz上升时，命令译码器109输出写命令信号wrpz。当输入写命令信号wrpz时，读/写控制电路207将写信号wrz变成高电平，其表示正在进行写操作。
之后，在芯片使能信号/CE和写使能信号/WE上升处取得写数据DQ，进行对存储器单元的写操作，写信号wrz变成低电平，完成写操作。接着，当芯片使能信号/CE和写使能信号/WE下降时，进行下一个写操作。写恢复时间tWR被定义为用于将数据写入存储器单元的时间。写恢复时间tWR是芯片使能信号/CE和写使能信号/WE为高电平的期间。当写恢复时间tWR变短时，信号/CE和/WE在写信号wrz变成低电平之前变成低电平，并且信号stdz被输出。当写信号wrz的高电平期间和信号stdz的高电平期间重叠时，不能进行刷新操作，并且单元中的数据被擦除。因此，根据是否可以进行刷新来确定写恢复时间tWR。在从外部向其输入刷新命令的半导体存储器设备中，在写命令和读命令之间并不一定要进行刷新，从而在写命令信号wrpz被输出之前，只需要写信号wrz是低电平。相应地，在内部产生刷新命令的半导体存储器设备中，刷新应该在写操作之后进行，使得写恢复时间tWR必定很长。
图5B是示出了同步半导体存储器设备在连续输入写命令的情况下的操作的时序图。
在此同步操作中，最后的数据DQ被写入存储器单元中，写操作完成。与图5A中的异步操作的不同在于取得数据DQ的时序。在图5A的异步操作中，在芯片使能信号/CE和写使能信号/WE上升处取得数据DQ。在图5B的同步操作中，数据DQ被与时钟信号CLK同步地取得，并被写入存储器单元。关于写恢复时间tWR，类似于异步操作，如果在写信号wrz变成低电平之前基于芯片使能信号/CE的下降而输出信号stdz，则无法进行刷新。通过该时序来确定写恢复时间tWR。
写数据DQ在异步类型中是在信号/CE和/WE的上升处输入的，而在同步类型中是在等待时间之后输入的，这使得从信号/CE的下降到输入数据DQ之间存在一个时间。相应地，无须在信号/CE下降时立即启动写操作。在图4A和图4B的读操作中，信号stdz在信号/CE下降处被输出，以停止刷新，以便使得访问快速，但是在写操作中，在信号stdz被输出之后进行刷新将不成问题。相反，通过允许在写操作之前中断刷新，可以改善写恢复时间tWR。换言之，通过改变在写操作和读操作中停止刷新的期间，并通过使得直到刚好在写的时候启动写操作之前才进行刷新，可以缩短写恢复时间tWR。
在图2中，REF-ACT比较电路205比较刷新命令与访问命令，并且当选择刷新操作时，立即基于刷新命令信号srefz产生刷新命令信号refpz。刷新控制电路206在输入刷新命令信号refz时将刷新信号refz变成高电平，并在刷新操作完成时将刷新信号refz变成低电平。命令译码器109基于信号stddz输出访问命令信号rdpz、wrpz和odpz，但在刷新信号refz为高电平时使输出等待。读/写控制电路207在输入访问命令信号rdpz、wrpz和odpz时将访问信号rdz、wrz和odz分别变成高电平，在读/写操作完成时将信号rdz/wrz变成低电平，并在其不再处于OD状态时将OD信号odz变成低电平。当信号stdz、stdwz、rdz、wrz和odz中的任一个是高电平时，即使输入了刷新命令信号srefz，REF-ACT比较电路205也停止输出信号refpz，但是当信号refenz是高电平时，其忽略信号stdz、stdwz，并输出信号refpz。信号refenz是用于在写操作之前留出时间以进行刷新的信号，它由刷新中断控制电路204产生。当信号/WE为低电平并且信号stdz为高电平时，刷新中断控制电路204将信号refenz变成高电平，并使其从信号/WE的下降起持续预定的期间，以便允许刷新。另外，输出信号refenwz，以使得在此期间不进行写操作，并在命令译码器109处停止输出信号wrpz。
写操作被分成两种情况，即在经过OD状态之后写和还未经过OD状态的写。换言之，有这样的情况，即在OD命令之后输入写命令和不在OD状态下时输入写命令。这两种情况在图6和图7中示出。
图6是示出了还未经过OD状态的写操作的时序图。在写操作的情况下，在信号/CE是低电平的同时或者在信号/CE是低电平之前，信号/WE变成低电平。
当芯片使能信号/CE(以及写使能信号/WE)下降时，控制电路201输出信号stdz。信号stdwz是通过延长信号stdz的脉冲宽度而得到的信号。信号n1是通过由脉冲宽度延长电路301延长信号stdz的脉冲宽度而得到的信号。在信号/WE为低电平并且通过延长信号stdz而得到的信号n1为高电平时，信号refenz变成高电平，并从信号/WE下降起持续预定的期间。信号refenwz是通过将信号refenz的下降延迟而得到的信号。
命令译码器109尝试在通过将信号stdz延迟而得到的信号stddz上升时，输出写命令信号wrpz，但是在信号refenwz为高电平或者刷新信号refz为高电平期间，其不输出写命令信号wrpz。
当信号n1为高电平时，因为信号/WE为低电平，所以信号refenz变成高电平。如果在信号refenz为高电平时输出信号srefz，那么REF-ACT比较电路205输出刷新命令信号refpz。当输入刷新命令信号refpz时，刷新控制电路206将刷新信号refz变成高电平。在此情况下，首先进行刷新操作，并且使写操作等待。
在刷新操作完成并且刷新信号refz变成低电平之后，命令译码器109输出写命令信号wrpz。当输入写命令信号wrpz时，读/写控制电路207在写操作期间将写信号wrz变成高电平。之后，在芯片使能信号/CE和写使能信号/WE上升处，取得写数据DQ，进行对存储器单元的写操作，将写信号wrz变成低电平，完成写操作。
当从外部连续输入写命令时，进行如上所述的相同操作。此时，从写信号wrz的下降到信号refenz的下降的期间T1是接受刷新命令的期间。当在期间T1中产生了刷新命令信号srefz时，优先进行刷新操作。于是，通过提供期间T1，可以在连续的写命令之间优先进行自刷新。
另外，通过允许在写操作之前中断刷新，可以改善写恢复时间tWR。具体而言，通过改变在写操作和读操作之间停止刷新的期间，并通过使得直到刚好在写的时候启动写操作之前才进行刷新，可以缩短写恢复时间tWR。
图7是示出了在OD状态之后的写操作的时序图。OD状态是信号/CE为低电平并且信号/WE和/OE为高电平的状态。通过将信号/CE和/WE变成低电平来从外部指示写命令。当信号stdz在信号/CE为低电平并且信号/WE和/OE为高电平的状态中上升时，命令译码器109输出OD命令信号odpz。当输入OD命令信号odpz时，读/写控制电路207将OD信号odz变成高电平，直到信号/WE变成低电平。
当信号/OE在OD状态中变成低电平时，数据需要一被读出就输出，使得在处于OD状态中时需要停止刷新。因为OD信号odz在OD状态中为高电平，所以REF-ACT比较电路205停止输出刷新命令信号srefpz。因此，当信号/OE变成低电平时，读命令信号rdpz被输出，OD信号odz变成低电平，读信号rdz变成高电平，并进行读操作。
当在从输入OD命令到输入写命令的期间中产生了刷新命令信号srefz时，REF-ACT比较电路205使刷新操作等待。
另外，当信号/WR在OD状态下变成低电平并且没有刷新命令信号srefz时，写命令信号wrpz被输出，OD信号odz变成低电平，写信号wrz变成高电平，并进行写操作。
接着，将描述写命令和刷新命令彼此竞争的情况。当在OD状态之后从外部输入写命令时，刷新中断控制电路204基于信号/WE的下降产生脉冲，以将信号refenz变成高电平。当在信号refenz为高电平的期间中刷新命令信号srefz上升时，REF-ACT比较电路205输出刷新命令信号refpz。当输入刷新命令信号refpz时，刷新控制电路206将刷新信号refz变成高电平，直到刷新操作完成。
当信号/WE下降时，命令译码器109尝试输出写命令信号wrpz，但是在信号refenwz为高电平或者刷新信号refz为高电平的期间中，其不输出写命令信号wrpz。当刷新信号refz变成低电平时，写命令信号wrpz被输出。当输入写命令信号wrpz时，读/写控制电路207将写信号wrz变成高电平。之后，在芯片使能信号/CE和写使能信号/WE上升处取得写数据DQ，进行对存储器单元的写操作，将写信号wrz变成低电平，完成写操作。
从而，可以允许在写操作之前中断刷新。在刷新操作完成之后进行写操作的过程与图6中还未经过OD状态的写操作相同。在读操作期间，读命令一被输入就停止刷新命令，但是通过使得直到刚好在写的时候启动写操作之前才进行刷新，可以缩短写恢复时间tWR，而不使访问时间较迟。
如上所述，自刷新控制电路107在内部产生刷新命令信号srefz。当从外部输入写命令时，刷新中断控制电路204产生刷新中断信号refenz和refenwz，以在预定期间内接受刷新命令信号srefz。当从外部输入写命令时，在由刷新中断信号refenwz引起的刷新命令接受期间结束之后，并且如果正在进行刷新操作则在等待刷新操作完成之后，命令译码器109指示写操作。当在由刷新中断信号refenz引起的刷新命令接受期间中产生了刷新命令信号srefz时，REF-ACT比较电路205指示刷新操作。
这些实施例在各方面都应该认为是示例性的而非限制性的，并且因此在其中意图包括落在权利要求的等同物的含义和范围内的所有改变。本发明可以实现为其他具体形式，而不偏离其精神或基本特性。
通过允许直到刚好在写的时候启动写操作之前才进行刷新，可以缩短写恢复时间。
本申请基于2004年6月29日递交的在先日本专利申请No.2004-191397，并要求享受其优先权，在此通过引用而结合了其全部内容。

Claims (14)

1.一种存储器设备，包括：
在内部产生刷新命令的刷新控制电路；
刷新中断控制电路，当从外部输入写命令时，所述刷新中断控制电路产生刷新中断信号，以在一定期间内接受所述刷新命令；
命令译码器，当从外部输入写命令时，在由所述刷新中断信号引起的刷新命令接受期间结束之后，并且如果正在进行刷新操作则在等待所述刷新操作结束之后，所述命令译码器指示写操作；和
比较电路，当在由所述刷新中断信号引起的所述刷新命令接受期间中产生所述刷新命令时，所述比较电路指示刷新操作。
2.根据权利要求1所述的存储器设备，
其中，当从外部输入读命令时，即使之后产生了所述刷新命令，所述命令译码器也优先指示读操作，并且
其中，在所述读操作结束之后，所述比较电路指示所述刷新操作。
3.根据权利要求1所述的存储器设备，
其中，所述写命令在输出禁止命令之后被输入。
4.根据权利要求1所述的存储器设备，
其中，所述写命令在不处于输出禁止状态时被输入。
5.根据权利要求3所述的存储器设备，
其中，当在从输入所述输出禁止命令到输入所述写命令的期间中产生所述刷新命令时，所述比较电路使刷新操作等待。
6.根据权利要求1所述的存储器设备，
其中，所述刷新控制电路周期性地产生所述刷新命令。
7.根据权利要求1所述的存储器设备，还包括：
存储器单元，所述存储器单元被配置以根据所述写命令和所述刷新命令来进行写操作和刷新操作。
8.根据权利要求2所述的存储器设备，
其中，在所述读命令被输入并且经过了一定期间以使得地址被确定之后，所述命令译码器指示所述读操作。
9.根据权利要求2所述的存储器设备，
其中，所述刷新控制电路周期性地产生所述刷新命令。
10.根据权利要求9所述的存储器设备，还包括：
存储器单元，所述存储器单元被配置以根据所述写命令和所述刷新命令来进行写操作和刷新操作。
11.根据权利要求10所述的存储器设备，
其中，在所述写命令被输入并且经过了一定期间以使得地址被确定之后，所述命令译码器指示所述写操作。
12.根据权利要求11所述的存储器设备，
其中，所述写命令在输出禁止命令之后被输入。
13.根据权利要求11所述的存储器设备，
其中，所述写命令在不处于输出禁止状态时被输入。
14.根据权利要求12所述的存储器设备，
其中，当在从输入所述输出禁止命令到输入所述写命令的期间中产生所述刷新命令时，所述比较电路使刷新操作等待。
CN200410091683.2A 2004-06-29 2004-11-30 改进了刷新操作的存储器设备 Expired - Fee Related CN1716442B (zh)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109961814A (zh) * 2017-12-22 2019-07-02 南亚科技股份有限公司 动态随机存取存储器及其操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102295058B1 (ko) * 2015-08-19 2021-08-31 삼성전자주식회사 반도체 메모리 시스템 및 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
US11152054B2 (en) * 2019-08-28 2021-10-19 Micron Technology, Inc. Apparatuses and methods for performing background operations in memory using sensing circuitry

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4317169A (en) * 1979-02-14 1982-02-23 Honeywell Information Systems Inc. Data processing system having centralized memory refresh
JP3225531B2 (ja) * 1990-05-15 2001-11-05 セイコーエプソン株式会社 メモリカード
EP0457310B1 (en) * 1990-05-15 1998-01-07 Seiko Epson Corporation Memory card
JP2001118383A (ja) 1999-10-20 2001-04-27 Fujitsu Ltd リフレッシュを自動で行うダイナミックメモリ回路
US6275437B1 (en) * 2000-06-30 2001-08-14 Samsung Electronics Co., Ltd. Refresh-type memory with zero write recovery time and no maximum cycle time
US6430073B1 (en) * 2000-12-06 2002-08-06 International Business Machines Corporation Dram CAM cell with hidden refresh
JP4597470B2 (ja) * 2002-07-25 2010-12-15 富士通セミコンダクター株式会社 半導体メモリ
JP4143368B2 (ja) * 2002-09-04 2008-09-03 エルピーダメモリ株式会社 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109961814A (zh) * 2017-12-22 2019-07-02 南亚科技股份有限公司 动态随机存取存储器及其操作方法
CN109961814B (zh) * 2017-12-22 2021-01-08 南亚科技股份有限公司 动态随机存取存储器及其操作方法

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