CN1706041A - 制造由层列构成的台阶式构型的方法 - Google Patents

制造由层列构成的台阶式构型的方法 Download PDF

Info

Publication number
CN1706041A
CN1706041A CNA200380101700XA CN200380101700A CN1706041A CN 1706041 A CN1706041 A CN 1706041A CN A200380101700X A CNA200380101700X A CN A200380101700XA CN 200380101700 A CN200380101700 A CN 200380101700A CN 1706041 A CN1706041 A CN 1706041A
Authority
CN
China
Prior art keywords
stratose
etchant
layered construction
constitute
protuberance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200380101700XA
Other languages
English (en)
Other versions
CN100380648C (zh
Inventor
杰罗姆·阿萨尔
西蒙·艾歇尔
埃里希·南塞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Ltd
Original Assignee
ABB Schweiz AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ABB Schweiz AG filed Critical ABB Schweiz AG
Publication of CN1706041A publication Critical patent/CN1706041A/zh
Application granted granted Critical
Publication of CN100380648C publication Critical patent/CN100380648C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • ing And Chemical Polishing (AREA)
  • Weting (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种构成由层列(2)组成的台阶式构型的方法,包括把部分第一层列部分(21)去掉而形成第一剩余层列部分(211)的第一构成步骤,使用第二蚀刻剂进行蚀刻而把第一层列部分(21)之下的第二层列部分(22)部分地去掉的第二构成步骤,以及使用第三蚀刻剂进行蚀刻而把第二层列部分(22)之下的第三层列部分(23)部分地去掉的第三构成步骤,本发明在第二构成步骤中去掉第一剩余层列部分(211)之下的第二层列部分(22)的区域,并在第三构成步骤中去掉所述第一剩余层列部分(211)的第一突出部(A)。

Description

制造由层列构成的台阶式构型的方法
技术领域
本发明涉及半导体加工技术的领域。本发明涉及根据权利要求1所述的制造由层列构成的台阶式构型的方法。
背景技术
为了构成设在半导体上的金属层,在先后多个构成步骤中大多采用许多公知的技术。在此常常首先在一个金属层或者一个金属层列上铺设一种光敏漆来作为保护层。接着透过一个第一曝光掩模来曝光所得到的光敏漆层。接着,视光敏漆的特性而异,可以或是去掉光敏漆的曝光了的区域或是去掉没有曝光的区域,从而留下未曝光的区域或者曝光了的区域。
然后在一个或者多个构成步骤中蚀刻金属层或者金属层列。在此有各种蚀刻方法可供使用:在水溶液中蚀刻、干蚀刻、反应性离子蚀刻或者这些方法的组合。所保留的光敏漆层阻挡或者延迟位于其下的金属层或者层列的蚀刻。
这样做的总费用很大,特别是如果要进行一种复杂的构形时和/或必须蚀刻一个由许多单个层组成的层列时。在这样的情况下所需要的构成步骤的数量增加,其中往往不同的构成步骤要求用不同的蚀刻方法或者至少需要不同的蚀刻剂。有时,还必须在两个构成步骤之间再铺设一个或者多个另外的光敏漆层,透过另外的曝光掩模曝光并且去掉未曝光的或者曝光的所述另外的光敏漆层。
采用的掩模越多整个的工艺就越不精确,具体来说这是因为在定位曝光掩模时的对准问题。
一个构成层列的应用例子是在半导体芯片上铺设电极,具体是在可压接触的功率半导体模块中采用的半导体芯片上铺设电极,其中,该功率半导体模块带有未密封封闭的模块壳。这样的半导体芯片电接触优选由Ti、Ni和Ag制造的层列,其中Ti最后放在半导体芯片上。取决于半导体芯片的内部结构和制造工艺,这种层列必须在不同的位置构成,例如在一个主电极与一个栅极之间的区域中。在此,通常结构大小一般地小于0.5mm。
在通过蚀刻构成Ti/Ni/Ag层列时要注意不要构成下蚀刻区域,因为在制造过程中或者在半导体芯片的运行中在这样的区域中会形成脏物或者沉积,它们难于去除,并且会对半导体芯片的工作性能产生不利影响,甚至于导致其损坏。
发明内容
从而本发明的目的是提出一种开头部分所述的技术,其使用尽可能少的构成步骤,其中在构成步骤之间不需要铺设保护层。
该目的和其它目的通过由带有独立权利要求之特征的方法形成层列构成的台阶式构型而实现。在此,在第一、第二及第三构成步骤中分别把第一、第二、第三层列部分部分地去掉,也就是说分别去掉而形成第一、第二或者第三剩余层列部分。在第二及第三构成步骤中,是在第二及第三蚀刻剂的作用下进行的。根据本发明,在第二构成步骤中,蚀刻进第一剩余层列部分下部,即去掉在其下方的第二层列部分的区域。由此构成的第一剩余层列的第一突出部再在第三构成步骤中去掉,以得到所希望的台阶式构型。
在所述方法的一个优选的变例中,在此在第一构成步骤中采用化学上与第三构成步骤中采用的第三蚀刻剂实质上相同的第一蚀刻剂。有利地,这样可以在第一和第三构成步骤中采用同一蚀刻池,这进一步地降低了所述方法的复杂性,使之可以经济且有利于环境地实施。
本发明的其它有利的改进在从属权利要求中提出,在此可以从下面参照附图对本发明的优选实施例的详细说明中得到其优点和特征。
附图说明
图1示出根据本发明的方法的初始产品。
图2示出由第一构成步骤得到的第一中间产品。
图3示出由第二构成步骤得到的第二中间产品。
图4示出示出由第三构成步骤得到的第三中间产品。
图5示出去掉光敏漆以后的具有根据本发明方法构成的台阶式构型的半导体芯片。
具体实施方式
在附图中采用的标号以及其指代的意义归纳在标号表中。原则上相同的标号表示相同的部分。
图1示出根据本发明的方法的初始产品,包含一个铺设在半导体芯片1上的层列2,所述层列2由一个作为第一层的Ag层(铝层)21、一个作为第二层的Ni层(镍层)22、和一个作为第三层的Ti层(钛层)23构成。Ag层21的第一厚度d1优选地为几个微米、Ni层22的第二厚度d2和Ti层的第三厚度d3优选地为零点几个微米。Ag层21的一部分由一光敏漆层3覆盖,该光敏漆层3作为其保护层。
为了在层列2中构成一个台阶式构型,首先在第一构成步骤中用双氧水(H2O2)、氢氧化铵(NH4OH)和水(H2O)组成的第一化学溶液作为第一蚀刻剂来蚀刻Ag层21。优选地,第一蚀刻剂采用H2O2、NH4OH和H2O容积比为1∶X∶Y的溶液,其中,优选地选择0.5<X<2.0和4.0<Y<10.0。优选地,第一构成步骤在第一温度T1下进行,其优选为10℃<T1<30℃,而时间是几分钟至几十分钟,有利地,在一蚀刻池中进行。优选地,蚀刻凹进光敏漆层3下方,而在光敏漆层3中形成一个第二突出部B,所述突出部深度为t1,其中优选地蚀刻到t1>d1。以此方式保证把没有被光敏漆覆盖处的Ag层21完全地并且无残余地去掉。其中,在第一步骤中实质上不涉及Ni层22.。一个由第一构成步骤得出的第一中间产品见于图2中,该第一中间产品带有包括Ag剩余层211作为第一剩余层列部分。
如图3,在第二构成步骤中,从第一中间产品着手,用硝酸(HNO3)水溶液作为第二蚀刻剂蚀刻Ni层22,使得只保留一个Ni剩余层221。NHO3∶H2O的容积比为1∶Z,优选地,选择2.0<Z<8.0。第二构成步骤在第二温度T2下进行,这优选地是30℃<T2<50℃,优选地时间是几分钟至几十分钟。优选地,蚀刻去掉部分Ni层22在Ag剩余层下的区域,从而形成Ag剩余层211的第一突出部A,所述突出部深度为t2。由第二构成步骤得出的第二中间产品见于图3中。
在第三构成步骤中,从图3所示第二中间产品着手蚀刻Ti层23,在此又是采用双氧水(H2O2)、氢氧化铵(NH4OH)和水(H2O)组成的化学溶液作为第三蚀刻剂,优选地其容积比与第一蚀刻剂所用的相同。优选地,第三构成步骤可以在第一蚀刻池中进行。这样可以与Ti层一起蚀刻Ag剩余层211至Ag终末层212,从而溶解掉蚀刻过Ni层22的第一突出部A,最终构成所希望的台阶式构型。在此,第一突出部A首先起一个化学掩模的作用,它阻止或者至少极大地延缓因第三蚀刻剂而溶解掉Ti层22位于第一突出部之下的区域。在溶解掉第一突出部A以后,第三蚀刻剂未涉及的Ni剩余层起Ti层23的掩模的作用。
因为Ti受第三蚀刻剂蚀刻显著地慢于Ag,有效地阻碍Ni剩余层221的下蚀刻,也就是说有效地阻碍形成Ni剩余层221的第三突出部。图4示出由第三构成步骤得出的根据本发明的方法的第三中间产品。有利地,接着再去除光敏漆层3,从而得出在图5中所见的带有根据本发明的方法构成的台阶式构型的半导体芯片1。
如果在半导体芯片1与其中上述构成台阶式构型的层列2之间有一个或者多个中间层也可以采用根据本发明的方法。
有利地,在第一、第二和第三构成步骤之后或者在第一、第二和第三构成步骤之间还可以采取其它的构成步骤。
标号表
1    半导体芯片
2    层列
21  Ag层,第一层列部分
22  Ni层,第二层列部分
23  Ti层,第三层列部分
211 Ag剩余层
212 Ag终末层
221 Ni剩余层
3    保护层,光敏漆层
A    第一突出部
B    第二突出部

Claims (9)

1.一种构成由层列(2)组成的台阶式构型的方法,其中
(a)在第一构成步骤中把部分第一层列部分(21)去掉而形成第一剩余层列部分(211),
(b)在第二构成步骤中使用第二蚀刻剂进行蚀刻而将第一层列部分(21)之下的第二层列部分(22)部分地去掉,
(c)在第三构成步骤中使用第三蚀刻剂进行蚀刻而将第二层列部分(22)之下的第三层列部分(23)部分地去掉,
其特征在于,
(d)在第二构成步骤中去掉部分第一剩余层列部分(211)之下的第二层列(部分22)的区域,而形成第一剩余层列部分(211)的第一突出部(A),
(e)在第三构成步骤中去掉所述第一剩余层列部分(211)的第一突出部(A)。
2.如权利要求1所述的方法,其特征在于,第二构成步骤和第三构成步骤在水溶液中进行。
3.如以上权利要求中任一项所述的方法,其特征在于,第一构成步骤中通过采用第一蚀刻剂进行蚀刻。
4.如权利要求3所述的方法,其特征在于,第一蚀刻剂与第三蚀刻剂选择实质上相同的化学组成。
5.如以上权利要求中任一项所述的方法,其特征在于,在第一构成步骤中把部分第一层列部分(21)去掉而形成光敏漆层3的第二突出部(B),所述第二突出部深度为t1,该深度大于第一层列的厚度d1。
6.如以上权利要求中任一项所述的方法,其特征在于,第一层列部分(21)包含铝,第二层列部分(22)包含镍,而第三层列部分(23)包含钛。
7.如以上权利要求中任一项所述的方法,其特征在于,用硝酸水溶液作为第二蚀刻剂,优选地采用1∶Z的稀释比例,其中2.0<Z<8.0。
8.如以上权利要求中任一项所述的方法,其特征在于,用双氧水、氢氧化铵和水的混合液作为第一蚀刻剂和第三蚀刻剂,其优选采用约1∶X∶Y的容积比,其中选择0.5<X<2.0和4.0<Y<10.0。
9.如以上权利要求中任一项所述的方法,其特征在于,在第一构成步骤之前,在第一层列部分上设置一个保护层(3)。
CNB200380101700XA 2002-10-23 2003-10-17 制造由层列构成的台阶式构型的方法 Expired - Lifetime CN100380648C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP02405909A EP1416527A1 (de) 2002-10-23 2002-10-23 Verfahren zur Herstellung eines Stufenprofils aus einer Schichtfolge
EP02405909.9 2002-10-23

Publications (2)

Publication Number Publication Date
CN1706041A true CN1706041A (zh) 2005-12-07
CN100380648C CN100380648C (zh) 2008-04-09

Family

ID=32088103

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200380101700XA Expired - Lifetime CN100380648C (zh) 2002-10-23 2003-10-17 制造由层列构成的台阶式构型的方法

Country Status (7)

Country Link
US (1) US20060094247A1 (zh)
EP (2) EP1416527A1 (zh)
JP (1) JP2006504256A (zh)
CN (1) CN100380648C (zh)
AU (1) AU2003269664A1 (zh)
DE (1) DE50303134D1 (zh)
WO (1) WO2004038796A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090035977A (ko) * 2007-10-08 2009-04-13 엘지디스플레이 주식회사 액정표시장치의 제조 방법
JP5458652B2 (ja) * 2008-06-02 2014-04-02 富士電機株式会社 炭化珪素半導体装置の製造方法
TWI404811B (zh) * 2009-05-07 2013-08-11 Atomic Energy Council 金屬氮氧化物薄膜結構之製作方法
JP6119211B2 (ja) * 2012-11-30 2017-04-26 三菱電機株式会社 電子デバイス及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3663184A (en) * 1970-01-23 1972-05-16 Fairchild Camera Instr Co Solder bump metallization system using a titanium-nickel barrier layer
DE3774036D1 (de) * 1986-08-11 1991-11-28 Siemens Ag Verfahren zur stabilisierung von pn-uebergaengen.
US5160492A (en) * 1989-04-24 1992-11-03 Hewlett-Packard Company Buried isolation using ion implantation and subsequent epitaxial growth
US5200351A (en) * 1989-10-23 1993-04-06 Advanced Micro Devices, Inc. Method of fabricating field effect transistors having lightly doped drain regions
CN1017950B (zh) * 1989-12-18 1992-08-19 北京大学 硅器件芯片背面银系溅射金属化
US5296093A (en) * 1991-07-24 1994-03-22 Applied Materials, Inc. Process for removal of residues remaining after etching polysilicon layer in formation of integrated circuit structure
US5268072A (en) * 1992-08-31 1993-12-07 International Business Machines Corporation Etching processes for avoiding edge stress in semiconductor chip solder bumps
US6232228B1 (en) * 1998-06-25 2001-05-15 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method
JP4324259B2 (ja) * 1998-07-07 2009-09-02 シャープ株式会社 液晶表示装置の製造方法
US6297161B1 (en) * 1999-07-12 2001-10-02 Chi Mei Optoelectronics Corp. Method for forming TFT array bus
US6103619A (en) * 1999-10-08 2000-08-15 United Microelectronics Corp. Method of forming a dual damascene structure on a semiconductor wafer
US6905618B2 (en) * 2002-07-30 2005-06-14 Agilent Technologies, Inc. Diffractive optical elements and methods of making the same

Also Published As

Publication number Publication date
EP1554753A1 (de) 2005-07-20
US20060094247A1 (en) 2006-05-04
AU2003269664A1 (en) 2004-05-13
EP1554753B1 (de) 2006-04-26
EP1416527A1 (de) 2004-05-06
CN100380648C (zh) 2008-04-09
JP2006504256A (ja) 2006-02-02
WO2004038796A1 (de) 2004-05-06
DE50303134D1 (de) 2006-06-01

Similar Documents

Publication Publication Date Title
CN1855467B (zh) 半导体装置及其制造方法
KR100834396B1 (ko) 반도체 소자의 패턴 형성 방법
DE102013111452B4 (de) Halbleitervorrichtungen und Halbleiterverarbeitungsverfahren
CN1917743A (zh) 形成金属板图形以及电路板的方法
CN1881534A (zh) 制造闪存器件的浮动栅的方法
CN1049763C (zh) 形成半导体器件金属互连的方法
CN208706624U (zh) 电子集成电路芯片
CN1215968C (zh) 一种微结构以及制造期间保护微结构材料的方法
CN1706041A (zh) 制造由层列构成的台阶式构型的方法
CN1171287C (zh) 在半导体衬底上开孔、制作深沟槽和开接触孔的方法
US20090001594A1 (en) Airgap interconnect system
US6719918B2 (en) Method of reducing notching during reactive ion etching
CN107785307B (zh) 具有台阶型的氮化钛图形的制造方法
JP2757919B2 (ja) 半導体装置の製造方法
KR100449026B1 (ko) 트렌치를 이용한 금속구조물 제조방법
US20030180669A1 (en) Micro-pattern forming method for semiconductor device
KR100613573B1 (ko) 반도체 소자의 제조방법
DE102004063264B4 (de) Verfahren zum Ausbilden elektrischer Verbindungen in einer Halbleiterstruktur
US6998347B2 (en) Method of reworking layers over substrate
CN1277306C (zh) 分离栅极快闪存储单元的多晶硅间隙壁的制造方法
KR100458591B1 (ko) 반도체 소자의 폴리머 제거방법
EP2781627A1 (en) Production method for multi-stage transfer mold, said multi-stage transfer mold, and component produced thereby
KR100318436B1 (ko) 반도체 소자의 폴리사이드 전극 형성방법
US6890860B1 (en) Method for etching and/or patterning a silicon-containing layer
CN116169022A (zh) 金属微细结构的制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210510

Address after: Baden, Switzerland

Patentee after: ABB grid Switzerland AG

Address before: Baden, Switzerland

Patentee before: Asea Brown Boveri Ltd.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Swiss Baden

Patentee after: Hitachi energy Switzerland AG

Address before: Swiss Baden

Patentee before: ABB grid Switzerland AG

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20080409