CN1674288A - 半导体存储器件及其制造方法 - Google Patents

Abstract

本发明的半导体存储器件包含：通过在第一导电类型的半导体衬底内注入第二导电类型杂质而形成的多个位线；位线上的厚绝缘膜；相邻位线之间的薄绝缘膜；以及在厚绝缘膜及薄绝缘膜上形成的、与位线交叉的多个字线；其中：每个字线包含多个第一导体以及串联电连接这些第一导体的第二导体；各个第一导体形成于薄绝缘膜上；厚绝缘膜的最厚部分的顶面高于第一导体的顶面，而且厚绝缘膜的膜厚度被制成向端部减小。

Description

半导体存储器件及其制造方法

技术领域

本发明涉及一种半导体存储器件，特别涉及一种具有无接触存储器阵列的半导体存储器件。

背景技术

传统上，作为具有无接触存储器阵列的半导体存储器件的制造方法，下述方法是公知的(例如，参考日本未经审查专利公开No.2001-77220)。

在该方法中，在衬底上形成ONO层，蚀刻ONO层以形成多个列，在相邻的列之间注入杂质以形成位线，在位线上热生长氧化物，在ONO层和位线氧化物上形成由多晶硅等制成的多个行，以与ONO层的各列交叉。

然而，根据传统的方法，在形成位线后必须进行在位线上热生长氧化物的步骤。因此，在该步骤中，形成位线的杂质扩散，使得难以缩短晶体管的沟道。

此外，也难以在位线上形成厚的氧化物层；因此，难以降低位线和字线之间的寄生电容。

发明内容

鉴于上述的技术现状，完成了本发明，本发明的目的在于提供一种半导体存储器件，其中晶体管的沟道能被缩短，且可以降低位线和字线之间的寄生电容。

本发明的半导体存储器件包含：通过在第一导电类型的半导体衬底内注入第二导电类型杂质而形成的多个位线；位线上的厚绝缘膜；相邻位线之间的薄绝缘膜；以及在厚绝缘膜及薄绝缘膜上形成的、与位线交叉的多个字线；其中：每个字线包含多个第一导体以及串联电连接第一导体的第二导体，各个第一导体形成在薄绝缘膜上；厚绝缘膜的最厚部分的顶面高于第一导体的顶面；并且厚绝缘膜的膜厚度被制成向着端部减小。

本发明的半导体存储器件的制造方法包含下述步骤：(1)依次在第一导电类型的半导体衬底上形成多列薄绝缘膜，在多列薄绝缘膜上形成第一导体，并进一步在第一导体上形成第一绝缘膜和第二绝缘膜；(2)以第二绝缘膜作为掩膜，通过在半导体衬底内注入第二导电类型杂质形成位线；(3)通过采用使得第三绝缘膜的顶面高于第二绝缘膜的顶面的方式在相邻列之间形成具有倾斜角的第三绝缘膜，选择性地除去第二绝缘膜，以及采用暴露出第一导体的方式蚀刻整个第一绝缘膜及第三绝缘膜的一部分；(4)形成多列第二导体以串联地电连接第一导体；以及(5)以第二导体作为掩膜，通过对第一导体图形化形成字线。

根据本发明的半导体存储器件，可以在多个位线之间设置厚度较大的绝缘膜，并且还可以降低位线和字线之间的寄生电容。

此外，根据本发明的半导体存储器件的制造方法，与传统技术不同的是，它不必要在半导体衬底内注入第二导电类型杂质形成位线后进行高温步骤，因此形成位线的杂质的扩散得到阻止，由此可以制造出沟道短的晶体管。

附图说明

图1示出了根据本发明的实例1的半导体存储器件，其中图1A为平面图，图1B和图1C分别为沿图1A的X-X和Y-Y线得到的截面图。

图2示出了根据本发明的实例1的半导体存储器件的制造过程，其中图2A和图2B分别为沿图1A的X-X和Y-Y线得到的截面图。

图3示出了根据本发明的实例1的半导体存储器件的制造过程，其中图3A和图3B分别为沿图1A的X-X和Y-Y线得到的截面图。

图4示出了根据本发明的实例1的半导体存储器件的制造过程，其中图4A和图4B分别为沿图1A的X-X和Y-Y线得到的截面图。

图5示出了根据本发明的实例2的半导体存储器件21，其中图5A为平面图，图5B和图5C分别为沿图1A的X-X和Y-Y线得到的截面图。

图6示出了根据本发明的实例3的半导体存储器件31，其中图6A为平面图，图6B和图6C分别为沿图1A的X-X和Y-Y线得到的截面图。

图7示出了根据本发明的实例4的半导体存储器件41，其中图7A为平面图，图7B和图7C分别为沿图1A的X-X和Y-Y线得到的截面图。

图8示出了根据本发明的实例5的半导体存储器件的制造过程。

具体实施方式

第一实施方案

本发明的半导体存储器件包含：通过在第一导电类型的半导体衬底内注入第二导电类型杂质而形成的多个位线；在半导体衬底上形成的、与位线交叉的多个字线；以及在字线下方、相邻位线之间提供的多层绝缘膜。每个字线包含多个第一导体以及串联电连接所述第一导体的第二导体，并且各第一导体形成在该多层绝缘膜上。

这里，短语“在半导体衬底上”包含如下状态：与该半导体衬底接触，以及通过保护膜、绝缘膜等与该半导体衬底毗邻。诸如“在膜上”与“在层上”等的其它短语也包含与前述类似的意思。

可以使用由诸如单晶或多晶硅的半导体制成的衬底作为半导体衬底。优选使用单晶硅衬底。

第一导电类型指p型或n型，第二导电类型指与第一导电类型不同的导电类型。

至于杂质，含B或Al的源作可用于p型杂质，含P或As的源可用于n型杂质。

“注入(implantation)”的意思是指将杂质引入半导体衬底内以形成杂质层；它包括离子注入方法、以及涉及把含杂质的源应用于半导体衬底并连续加热的方法。对于以ONO层的形式形成多层绝缘膜的情况，如果其中存有电荷，则该多层绝缘膜变为电荷保存层(chargeholding layer)。然而，对于把该器件作为掩膜ROM(只读存储器)(而不是作为非易失性半导体存储器件)的情况，不需要在其中保存电荷。

优选地，多个位线被形成为具有预定的宽度且互相平行。位线也优选使用第一导体作为掩膜，通过离子注入杂质形成。

可以在各个位线上设置绝缘膜，且可以使绝缘膜的膜厚度大于多层绝缘膜。通过使位线上的绝缘膜的膜厚度更大，可以降低位线和字线之间的寄生电容。

此外，可以在各个位线上设置绝缘膜，各个位线上绝缘膜最厚部分的顶面可以高于第一导体的顶面，而且，例如通过在角部分减薄，使厚绝缘膜的膜厚度被制成向端部减小。这种情况下，可以使绝缘膜更厚，而且位线和字线之间的寄生电容可以进一步降低。

优选绝缘膜的介电常数小于多层绝缘膜的介电常数，这将在后面描述。例如，多层绝缘膜以ONO层的形式形成时，可以使用低介电常数的含氟材料(例如SiOF)形成该绝缘膜。使用低介电常数的材料形成绝缘膜，有助于进一步减小位线和字线之间的寄生电容，并使半导体存储器件高速工作成为可能。

该半导体存储器件设有位于相邻位线之间的杂质区域，杂质区域的导电类型与半导体衬底相同，但其杂质浓度不同于半导体衬底的杂质浓度。杂质区域的形成使得对半导体存储器件的阈值电压等的调整成为可能。

各个字线包含第一和第二导体。可以使用诸如Al或Cu的金属、包含此类金属的合金、多晶硅、诸如硅化钨的硅化物、或这些材料的组合形成第一和第二导体。可以使用相同材料或不同材料形成第一和第二导体。

字线优选形成为相互平行的，并优选与位线正交。

可在相邻的字线之间形成元件隔离区域。在相邻字线之间通过注入导电类型与半导体衬底相同的杂质形成高浓度杂质区域，可以形成元件隔离区域。此外，通过在相邻字线之间形成沟槽并用绝缘体填充这些沟槽，可以使元件隔离区域形成为自对准沟槽隔离区域。

可以用单层绝缘膜替代多层绝缘膜，多层绝缘膜典型的是电荷保存层。

多层绝缘膜可以为ONO层的形式，并可具有这样的结构：由绝缘膜从上、和下两侧夹住浮动栅。短语“字线之下”包含如下状态：与字线接触，通过保护膜、绝缘膜等与字线相邻，或者未接触字线且位于字线之下。

那些包含插入上述各膜和层中的其它膜和层(诸如绝缘膜和保护膜)的器件，也包含在所附权利要求定义的发明上下文的范围内。

第二实施方案

本发明的半导体存储器件制造方法，包括下述步骤：(1)依次在第一导电类型的半导体衬底上形成多列多层绝缘膜以及在所述多列多层绝缘膜上形成第一导体；(2)使用第一导体作为掩膜，通过在半导体衬底内注入第二导电类型的杂质形成位线；(3)在相邻列之间形成绝缘膜；(4)形成多行第二导体以串联电连接第一导体；以及(5)使用第二导体作为掩膜对第一导体图形化，形成字线。

在本实施方案中，使用与第一实施方案相同的术语进行的解释，被类似地应用到本实施方案中；因此省略了这些解释。

首先，通过CVD方法或真空蒸镀方法在半导体衬底上形成多层绝缘膜，并在该多层绝缘膜上形成第一导体。第一导体优选形成为薄膜状态。

随后，使用光刻和蚀刻技术蚀刻并除去多层绝缘膜和第一导体中的除了将成为列的部分以外的部分，以形成多列多层绝缘膜和其上的第一导体。

另外，在形成多层绝缘膜之前，可以增加这一步骤：在将要形成列的部分形成浓度或导电类型不同于半导体衬底的杂质区域。通过形成覆盖除了将要形成列的部分以外的部分的掩膜，并注入杂质离子，可以完成这个步骤。

随后，使用第一导体作为掩膜，在半导体衬底内注入第二导电类型的杂质。杂质离子注入可以通过杂质离子注入实现，或者通过应用含杂质的源并随后进行热处理实现。通过杂质注入形成的杂质区域变成位线。

随后，在相邻的列之间形成绝缘膜。该绝缘膜可以由CVD方法形成，并优选其形成的厚度足以覆盖第一导体。这种情况下，随后用CMP等方法研磨该绝缘膜，直至暴露出第一导体的表面。

此外，相邻列之间的绝缘膜可以通过下述步骤形成：(a)在第一导体上形成第一绝缘膜；(b)在第一绝缘膜上形成第二绝缘膜；(c)在相邻列之间形成第三绝缘膜，使得第三绝缘膜的顶面高于第一绝缘膜的顶面；(d)选择性地除去第二绝缘膜；以及(e)蚀刻第一和第三绝缘膜直到暴露出第一导体。根据这个方法，该绝缘膜的最厚部分的顶面高于第一导体的顶面，且该绝缘膜的膜厚度向端部减小。同时，根据该方法，在不改变第一导体的厚度的情况下，可以使绝缘膜的厚度变厚；因此，可以降低位线和字线之间的寄生电容。另外，由于绝缘膜的膜厚度向端部减小，所以绝缘膜和第一导体之间的台阶变窄，从而随后易于对第一导体进行图形化。

随后，采用光刻和蚀刻技术形成多行第二导体，使其串联电连接第一导体。

随后，使用第二导体作为掩膜，对第一导体和多层绝缘膜进行图形化。这样就形成了均包含第一和第二导体的字线。

该制造方法可以进一步包括：使用第二导体作为掩膜对多层绝缘膜进行图形化的步骤。

随后，该制造方法可包括如下步骤：在相邻第二导体之间的区域内注入与半导体衬底相同导电类型的杂质。因此，可以在字线之间形成元件隔离区域，所述元件隔离区域为高浓度杂质区域。该制造方法可包括如下步骤：在半导体衬底内的字线之间形成沟槽，并用绝缘体填充这些沟槽。同样地，在这种情况下，可以在字线之间形成元件隔离区域。

根据本实施方案，在步骤(2)中以自对准的方式，将单元Tr的栅长度确定为第一导体的列的宽度；并在步骤(6)中以自对准的方式，将栅宽度确定为第二导体的行的宽度。

实例1

在下文中，将基于本发明的各个实施方案，详细地描述本发明的实例。

图1示出了根据本发明实例1的半导体存储器件1，其中图1A为平面视图，图1B和1C分别为沿图1A的X-X和Y-Y线的截面视图。在本实例中，可以制造出非易失性半导体存储器件。

本实例的半导体存储器件1包括：在p型硅半导体衬底2内注入砷离子(n型杂质)而形成的多个位线3，以及被制成与半导体衬底1上的位线3交叉的多个字线5。如图1B所示，在位线3之间且在字线5下方，形成由ONO层制成的电荷保存层9。各个字线5均包含控制栅下层图案11与控制上上层图案13。控制栅下层图案11形成于电荷保存层9之上。此外，在位线3上形成由SiO₂制成的绝缘膜15。

控制栅下层图案11由多晶硅膜制成，控制栅上层图案13由硅化钨与硅化钴等制成。

图2至图4示出了本实例的半导体存储器件1的制造步骤。在各个附图中，“A”及“B”分别表示沿图1A的X-X和Y-Y线的截面视图。

首先，在半导体衬底2上沉积ONO层(氧化硅膜/氮化硅膜/氧化硅膜)与多晶硅膜。随后，采用光刻和蚀刻技术，形成由ONO层制成的电荷保存层9与由多晶硅膜制成的控制栅下层图案11。随后，使用控制栅下层图案11作为掩膜进行砷离子注入，以形成由n型杂质扩散层制成的位线3，从而获得图2所示的结构。

随后，在沉积了氧化物膜15后，使用CMP技术暴露控制栅下层图案11的表面。随后，沉积硅化钨，并使用光刻和蚀刻技术形成由硅化钨制成的控制栅上层图案13，从而获得图3所示的结构。

随后，使用控制栅上层图案13作为掩膜，蚀刻控制栅下层图案11和电荷保存层9，从而获得图4所示的结构，并完成了本实例的半导体存储器件的制造。

接着，将进一步进行层间绝缘膜的形成、接触孔开孔和布线的形成、以及保护膜的形成。

在本实例中，基于控制栅下层图案11确定栅的长度，并基于控制栅上层图案13确定栅沟道的宽度。

实例2

图5示出了根据本发明实例2的半导体存储器件21，其中图5A和5B分别为沿图1A的X-X和Y-Y线的截面视图。本实例的半导体存储器件21包含，位于相邻位线3之间的p型杂质扩散层23。其它构成与实例1中的相同。

本实例的半导体存储器件21的制造步骤为：首先，在半导体衬底2的预定区域注入硼，形成p型杂质扩散层23，然后执行与实例1相同的步骤。

在本实例中，调整p型杂质扩散层23的浓度，从而可以调节半导体存储器件的阈值电压。这种情况下，半导体存储器件21充当掩膜ROM的作用。因此，在本实例中，形成了不存放电荷的多层绝缘膜，而不形成电荷存放层。

实例3

图6示出了根据本发明实例3的半导体存储器件31，其中图6A和6B分别为沿图1A的X-X和Y-Y线的截面视图。本实例的半导体存储器件31包含具有p型(与半导体衬底2的导电类型相同)高杂质浓度的杂质区域33，该杂质区域位于控制栅上层图案13之间。其它构成与实例1相同。

本实例的半导体存储器件31的制造过程为：按照实例1的步骤完成实例1的半导体器件的制造后，使用控制栅上层图案13作为掩膜，在控制栅上层图案13之间注入硼。

所形成的高浓度杂质区域33成为元件隔离区域。

实例4

图7示出了根据本发明实例4的半导体存储器件41，其中图7A为平面图，示出了元件隔离区域(沟槽隔离区域)43，图7B为沿图7A的A-A线的截面视图。使用控制栅13和绝缘膜15作为掩膜，以自对准的方式形成沟槽隔离区域43。

在本实例中，半导体存储器件41包含位于相邻的控制栅上层图案13之间的沟槽43，沟槽43填充了由氧化硅制成的绝缘膜。其它构成与实例1相同。

本实例的半导体存储器件41的制造过程为：按照实例1的步骤完成实例1的半导体器件的制造后，通过蚀刻相邻的控制栅上层图案13之间的半导体衬底2形成沟槽43；以及，使用CVD方法形成绝缘膜以填充沟槽43。

因此就形成了元件隔离区域。

实例5

图8示出了根据本发明实例5的半导体存储器件的制造过程。首先，依次在半导体衬底2上形成由ONO层制成的电荷保存层9、由多晶硅膜制成的控制栅下层图案11、第一绝缘膜51、以及第二绝缘膜52。随后，使用第二绝缘膜52作为掩膜进行砷离子注入，以形成由n型杂质扩散层构成的位线3，并获得图8A所示的结构。

随后，通过控制沉积条件，在相邻列之间形成第三绝缘膜15，使得位于相邻列之间的第三绝缘膜15的顶面高于第二绝缘膜52的顶面，从而使第三绝缘膜15覆盖第二绝缘膜52。随后，用CMP再处理第三绝缘膜15，以暴露出第二绝缘膜52并获得图8B所示结构。可根据第二绝缘膜52和第三绝缘膜15的材料和质量恰当地选择再处理的方法。例如，可例举的有：使用氢氟酸、热磷酸、硝酸等的湿法蚀刻；与RIE方法相结合的干法蚀刻；以及CMP方法。在采用氮化硅膜作为第二绝缘膜52，且采用由HDP-CVD制成的氧化硅膜作为第三绝缘膜15的情况下，优选使用CMP方法再处理第三绝缘膜15。

随后，选择性地除去第二绝缘膜52之后，在再处理第三绝缘膜15的同时，除去第一绝缘膜51以获得图8C所示结构。第一绝缘膜51被完全除去，而第三绝缘膜15没有完全除去且被制成向端部变薄。

此时，如果使用氢氟酸类型的蚀刻剂，可以形成第三绝缘膜的角被倾斜的结构。

随后，沉积硅化钨，并使用光刻和蚀刻技术形成由硅化钨制成的控制栅上层图案13，从而获得图8D所示的结构。

之后，使用控制栅上层图案13和第三绝缘膜15作为为掩膜，对控制栅下层图案11进行图形化。由于第三绝缘膜15的厚度被制成向端部减小，所以可以使第三绝缘膜15和控制栅下层图案11之间的台阶变窄。同时，由于控制栅下层图案11的上侧大范围开口，所以易于对控制栅下层图案11进行图形化。

Claims (11)

1.一种半导体存储器件，包括：

通过在第一导电类型的半导体衬底内注入第二导电类型杂质而形成的多个位线；

在所述位线上的厚绝缘膜；

在相邻的位线之间的薄绝缘膜；以及

在所述厚绝缘膜及所述薄绝缘膜上形成的、与所述位线交叉的多个字线，其中：

每个字线包含多个第一导体以及串联电连接所述第一导体的第二导体；

各个第一导体均形成于所述薄绝缘膜上；

所述厚绝缘膜的最厚部分的顶面高于所述第一导体的顶面，而且

所述厚绝缘膜的膜厚度被制成向端部减小。

2.根据权利要求1所述的器件，其中所述薄绝缘膜为多层绝缘膜。

3.根据权利要求2所述的器件，其中所述多层绝缘膜为ONO膜。

4.根据权利要求1所述的器件，其中所述厚绝缘膜的介电常数小于所述薄绝缘膜的介电常数。

5.根据权利要求1所述的器件，包含位于相邻的位线之间的杂质区域，该杂质区域的导电类型与半导体衬底的导电类型相同但浓度与半导体衬底的不同，或者该杂质区域的导电类型不同于半导体衬底的导电类型。

6.根据权利要求1所述的器件，还包含位于相邻字线之间的元件隔离区域。

7.根据权利要求6所述的器件，其中所述元件隔离区域为具有更高浓度的第一导电类型的杂质区域。

8.根据权利要求6所述的器件，其中所述元件隔离区域为自对准沟槽隔离区域。

9.一种半导体存储器件的制造方法，包含下述步骤：

(1)依次在第一导电类型的半导体衬底上形成多列薄绝缘膜，在所述多列薄绝缘膜上形成第一导体，以及进一步在所述第一导体上形成第一和第二绝缘膜；

(2)使用所述第二绝缘膜作为掩膜，通过在该半导体衬底内注入第二导电类型杂质形成位线；

(3)在相邻列之间形成具有倾斜角的第三绝缘膜，使得第三绝缘膜的顶面高于所述第二绝缘膜的顶面，选择性地除去所述第二绝缘膜，以及蚀刻整个第一绝缘膜及第三绝缘膜的一部分，使得所述第一导体暴露；

(4)形成多行第二导体以串联电连接所述第一导体；以及

(5)以所述第二导体作为掩膜，通过对所述第一导体图形化形成字线。

10.根据权利要求9所述的方法，其中在步骤(3)中，位于相邻列之间的、具有倾斜角的第三绝缘膜通过下述步骤形成：

(a)形成所述第三绝缘膜，使得所述第三绝缘膜的顶面高于所述第二绝缘膜的顶面；

(b)进行CMP直至通过CMP暴露出所述第二绝缘膜；

(c)选择性地除去所述第二绝缘膜；以及

(d)蚀刻所述第一绝缘膜和所述第三绝缘膜，直至暴露出所述第一导体。

11.根据权利要求9所述的方法，其中所述第一绝缘膜和所述第三绝缘膜为氧化硅膜，且所述第二绝缘膜为氮化硅膜。

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