CN1542861A - 具有改善的忙闲度校正的集成电路器件及其操作方法 - Google Patents

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Abstract

提供包含忙闲度检测器电路的忙闲度校正电路，该忙闲度检测器电路被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值。还提供了比较器电路，比较第一控制值与第二控制值并提供比较结果。计数器响应比较结果进行加法和/或减法运算以提供数字码。数/模转换器响应该数字码产生第三和第四控制值。最后，忙闲度校正器接收第一和第二外部时钟信号及第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号。经第一路径接收第一和第二控制值，经与该第一路径分离的第二路径接收第三和第四控制值。还提供了操作该忙闲度校正电路的相关方法。

Description

具有改善的忙闲度校正的集成电路器件及其操作方法
本申请涉及并要求于2003年3月28日提交的韩国专利申请第2003-19653号的优先权，如果需要，其全部内容结合于作为参考。
技术领域
本发明涉及一种集成电路器件及其操作方法，更具体的，涉及一种具有忙闲度校正电路的集成电路器件及其操作方法。
背景技术
近来，例如动态随机存取存储器(DRAM)的集成电路存储器件的速度已经被增加，以改善现有系统的性能。但是，对于改善的系统的不断增长的需求可能要求DRAM能够以更高的速度处理甚至更多的数据。因此，已经开发了用于高速操的与系统时钟同步操作的同步动态随机存取存储器(SDRAM)，从而显著地增加了数据传输速度。
存在对每个系统时钟周期循环可以输入到存储器件和/或从存储器件输出的数据量的限制。为了解决这些限制，近来开发了双数据率(DDR)SDRAM，以便进一步增加数据的传输速度。DDR SDRAM与时钟的上升沿和下降沿同步地输入和/或输出数据。
在例如DDR SDRAM或直接存储器总线式动态随机存取存储器(RDRAM)的集成电路存储器件中，当时钟信号的忙闲度为50％(50/50忙闲度)时可靠的数据传输是可能的。从而，当提供具有大于或小于50％的忙闲度的时钟信号作为输入时，所述器件不能非常可靠的执行任务。已经开发了忙闲度校正电路来解决这个问题。
如上所述，为了可靠操作，在集成电路存储器件中使用的内部时钟最好是对称的，即具有大约50％的忙闲度。但是，输入到集成电路存储器件中的外部时钟通常是不对称的，即忙闲度不是50％，并且会由集成电路存储器件的特性而进一步失真。忙闲度校正电路接收外部时钟信号并产生具有大约50％的忙闲度的内部时钟信号。
传统的忙闲度校正电路可以是模拟或者数字的。现在参照图1的框图来讨论传统的模拟忙闲度校正电路。如图1中所示，模拟忙闲度校正电路100包括忙闲度检测器电路104和忙闲度校正器电路102。忙闲度检测器电路104可以基于输入时钟信号的忙闲度而产生不同的输出电压。忙闲度校正器电路102可以被结构成接收第一和第二外部时钟信号ECLK和ECLKB，并基于由忙闲度检测器电路104产生的电压来产生具有大约50％的忙闲度的第一和第二输入时钟信号，即利用由忙闲度检测器电路104提供的电压dcc和dccb来校正时钟信号的忙闲度。
忙闲度检测器电路104可以包括例如图2中所示的充电泵103。现在参照图2，充电泵103被结构成当时钟信号CLK处于逻辑高电平时对电容器C21充电；而当时钟信号CLK处于逻辑低电平时使电容器C21放电。忙闲度检测器电路104还可以被结构成输出用于指出存储在电容器C21中的电荷的平均电荷值电压Vcp。通常，忙闲度检测器电路104包括耦合至第一和第二输入时钟信号线上的第一和第二充电泵。从而，忙闲度检测器电路104可以输出分别对应于内部时钟信号ICLK和互补的内部时钟信号ICLKB的第一平均电荷值dcc和第二平均电荷值dccb(图1)。
现在参照图3，该图示出了作为电压(V)的时间函数(秒)的忙闲度检测器电路104的输出。如图3所示，当向集成电路器件提供电力时，忙闲度检测器电路104输出分别对应于忙闲度检测器电路104的第一和第二充电泵的第一平均电荷值dcc和第二平均电荷值dccb。所述第一平均电荷值dcc和第二平均电荷值dccb对应于第一内部时钟信号ICLK和第二内部时钟信号ICLKB。所述第一平均电荷值dcc和第二平均电荷值dccb之间的差302随着第一和第二输入时钟信号之间的忙闲度的差的增加而增加。当第一输入时钟信号ICLK和第二输入时钟信号ICLKB具有50％的忙闲度时，平均电荷值dcc和dccb一般是相同的。
现在，参照图4的简要电路图讨论传统忙闲度校正电路中使用的忙闲度校正电路102。如图4中所示，忙闲度校正器电路102包括一个差动放大器电路。该差动放大器电路可以被结构成接收第一和第二外部时钟信号ECLK和ECLKB，并分别基于由忙闲度检测器电路104提供的第一平均电荷值dcc和第二平均电荷值dccb产生具有50％忙闲度的第一内部时钟信号ICLK和第二内部时钟信号ICLKB。但是，当电力被提供给集成电路存储器件之后向充电泵的电容器再充电时，所述模拟忙闲度校正电路会经历时间延迟。
通过例如提供数字忙闲度校正电路已经解决了由所述模拟忙闲度校正电路引起的时间延迟问题。传统的数字忙闲度校正电路可以包括模拟忙闲度校正电路和/或延迟锁定环电路(DLL)。
现在参照图5的框图讨论包括模拟忙闲度校正电路的数字忙闲度校正电路500。数字忙闲度校正电路500可以利用模/数转换器506将忙闲度检测器电路504的第一和第二输出dcc2和dcc2b转换成数字信号，并可以利用计数器电路508来保存结果。数字忙闲度校正电路500利用数/模转换器510将保存在计数器电路508中的数字信号转换回模拟信号，并将该数/模转换器510的第一和第二输出提供给忙闲度校正器电路502，以校正第一外部时钟信号ECLK和第二外部时钟信号ECLKB的忙闲度。
当电力被从集成电路存储器件移除时，数字忙闲度校正电路500保存数字化的信息。因此，当再次将电力提供给集成电路存储器件时，数字忙闲度校正电路500可以通过使用数/模转换器510将所述信息转换成模拟信号来使用所保存的数字信息。图5中所示的数字忙闲度校正电路可以包括一个附加电路，用于实现上面所讨论的操作。因此，集成电路的整体尺寸被增加。在集成电路器件的尺寸不断减小的情况下，这种集成电路尺寸的增加将成为一个问题。
现在参照图6的框图讨论包括DLL电路的数字忙闲度校正电路600。图7是图示说明数字忙闲度校正电路600的计时操作的时序图。如图6中所示，所述数字忙闲度校正电路包括用于校正第一外部时钟信号ECLK和第二外部时钟信号ECLKB的忙闲度的第一和第二DLL电路602和604。所述第一DLL电路602产生与外部时钟信号ECLK的上升沿同步的第一时钟信号CLK_R，第二延迟锁定环电路604产生与外部时钟信号ECLK的下降沿同步的第二时钟信号CLK_F。利用第二转换器U62将第二时钟信号CLK_F反相，成为第三时钟信号CLK_S。如图所示，数字忙闲度校正电路600可以包括第二至第四反相器U61、U63和U64。
如果如图7所示第一和第三时钟信号CLK_R和CLK_S的上升沿具有50/50的忙闲度，则可以产生具有50/50(A＝B)的忙闲度的输入时钟信号ICLK。包括DLL电路的数字忙闲度校正电路600可能比包括模拟忙闲度校正电路的数字忙闲度校正电路要小，但通常是包括DLL电路，因为它要使用DLL电路的延迟线。
发明内容
本发明的实施例提供了包括忙闲度检测器电路的忙闲度校正电路，所述忙闲度检测器电路被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值。还提供了比较器电路，其被结构成将所述第一控制值与第二控制值进行比较并提供比较结果。计数器电路被结构成响应该比较结果而进行加法和/或减法运算以提供数字码。数/模转换器被结构成响应该数字码而产生第三和第四控制值。最后，所述忙闲度校正器电路被结构成接收第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号。经由第一路径在忙闲度校正器电路接收所述第一和第二控制值，经由第二路径在忙闲度校正器电路接收所述第三和第四控制值。所述第二路径与第一路径彼此是相互分离的。
在本发明的一些实施例中，第一和第二控制值经由第一路径被直接提供给忙闲度校正器电路，第三和第四控制值经由第二路径被直接提供给忙闲度校正器电路。所述忙闲度检测器电路可以包括被结构成产生第一控制值的第一充电泵和被结构成产生第二控制值的第二充电泵。第一和第二充电泵分别包含第一和第二电容器。第一控制值可以包含第一电容器的平均电荷，第二控制值可以包含第二电容器的平均电荷。
在本发明的另一些实施例中，比较结果可以包含逻辑高电平信号或逻辑低电平信号。所述比较器电路可以被进一步结构成将第一控制值和第二控制值进行比较，并且若第一控制值大于第二控制值则产生逻辑高电平信号，若第二控制值大于第一控制值则产生逻辑低电平信号。所述计数器电路可以被进一步结构成接收逻辑高电平信号或逻辑低电平信号，并响应逻辑高电平信号而进行加法运算，响应逻辑低电平信号而进行减法运算。在本发明的某些实施例中，所述忙闲度校正电路可以包括一个差动放大器并且其中所述校正的忙闲度为大约50％
尽管上面主要参考数字忙闲度校正电路描述了本发明，此处也提供操作该数字忙闲度校正电路的方法。
附图说明
图1是图示说明传统模拟忙闲度校正电路的方框图。
图2是图示说明在传统忙闲度校正电路中用作忙闲度校正器电路的充电泵的电路图。
图3是图示说明在图2所示的充电泵的电容器中保存的平均电荷值的波形图。
图4是图示说明在传统忙闲度校正电路中使用的忙闲度校正器电路的电路简图。
图5是图示说明包括模拟忙闲度校正电路的传统数字忙闲度校正电路的方框图。
图6是图示说明包括延迟锁定环电路(DLL)的传统数字忙闲度校正电路的方框图。
图7是图示说明图6的传统数字忙闲度校正电路的定时操作的时序图。
图8是图示说明根据本发明的一些实施例的数字忙闲度校正电路的方框图。
图9A和9B分别是图示说明在根据本发明的一些实施例的忙闲度检测器电路中使用的第一和第二充电泵的电路图。
图10是图示说明根据本发明的一些实施例由忙闲度检测器电路提供的平均电荷值以及数/模转换器的信号的波形图。
图11是图示说明根据本发明一些实施例的数字校正器电路的电路简图。
图12是图示说明根据本发明一些实施例的数字忙闲度校正电路的操作的流程图。
图13是图示说明根据本发明另一些实施例的数字忙闲度校正电路的更多操作的流程图。
具体实施方式
在下文中将参考在其中示出了本发明的优选实施例的附图来更加全面的描述本发明。但是，这一发明可以以许多不同的形式来具体表现，并且不应当被认为仅限于此处所列出的实施例；相反，提供这些实施例以使这一公开将是全面和完整的，并且向本领域的技术人员完整地传递本发明的范围。应当理解，当说到一个元件被“耦合”或“连接”到另一个元件时，其可被直接耦合或连接到另一个元件或者也可以存在中间元件。还应当理解，当说到一个元件被“直接耦合”或“直接连接”到另一个元件时，则不存在中间元件。相同的数字始终指示相同的元件。
应当理解，尽管此处术语第一和第二是用来描述各种元件的，但是这些元件不应受限于这些术语。这些术语只是用于将一个元件与另一个元件进行区分。因此，可以将下面所讨论的第一元件称为第二元件，类似的，可以将第二元件称为第一元件而不会背离本发明的示教。
下面将就图8到13来描述本发明的实施例。本发明的实施例提供一种数字忙闲度校正电路，该数字忙闲度校正电路可以包括一位模/数转换器并可以不包含延迟锁定环电路而进行工作。从而，根据本发明一些实施例的数字忙闲度校正电路可以占用集成电路存储器件中相对少量的空间，以使得集成电路器件的整体尺寸被减小。
现在参照图8的框图讨论根据本发明某些实施例的数字忙闲度校正电路800。如图8所示，从忙闲度校正器电路802输出一对差动内部时钟信号ICLK和ICLKB。换句话说，从忙闲度校正器电路802输出第一内部时钟信号ICLK和第二(互补)内部时钟信号ICLKB。所述一对差动内部时钟信号ICLK和ICLKB被提供给忙闲度检测器电路804。忙闲度检测器电路804被结构成响应所述差动内部时钟信号对ICLK和ICLKB而对电容器充电和/或放电。忙闲度检测器电路804包括至少一个例如图9A中所示的充电泵电路的充电泵电路。此处所讨论的根据本发明一些实施例的忙闲度检测器电路804包括分别如图9A和9B中所示的忙闲度检测器804的第一和第二充电泵900和905。但是，应当理解本发明的实施例不只限于这些结构。所述忙闲度检测器电路804的第一充电泵电路900可以产生存储在第一电容器C91中的平均电荷值dcc。类似的，第二充电泵电路905可以产生存储在第二电容器C92中的互补的平均电荷值dccb。
再次参照图8，通过例如比较器电路806比较第一平均电荷值dcc和第二平均电荷值dccb(第一和第二控制值)，并将它们转换为数字信号。在本发明的某些实施例中，比较器电路806产生比较结果。特别是，比较器电路可以被如下结构：当平均电荷值dcc大于互补的平均电荷值dccb时产生逻辑高电平信号或“1”；当平均电荷值dcc小于互补的平均电荷值dccb时产生逻辑低电平信号或“0”。换句话说，比较器电路806将模拟信号的第一和第二平均电荷值dcc和dccb转换成数字信号，即逻辑高和低。在本发明的这些实施例中，比较器电路806被用作1位的模/数转换器电路。
由比较器电路806产生的数字信号被提供给计数器电路808的输入端。计数器电路808可以被结构成当由比较器电路806提供的信号处于逻辑高电平或“1”时进行加法运算。计数器电路808还可以被结构成当由比较器电路806提供的信号处于逻辑低电平或“0”时进行减法运算。通过例如计数器电路808中的数字忙闲度校正电路来保存由计数器电路808计算出的值。可以通过数/模转换器810将保存在计数器电路808中的数字值转换为第一模拟信号dcc2和第二模拟信号dcc2b并将其提供给忙闲度校正电路802。
应当理解，仅为了示例的目的而提供图8中所示的本发明的实施例，并且本发明的实施例不仅限于这些结构。例如，可以通过模/数转换器来执行比较器电路806的操作而不会背离本发明的范围。
现在参照图10来讨论一个波形图，该波形图图示说明了从忙闲度检测器电路804输出的第一平均电荷值dcc和第二(互补的)平均电荷值dccb之间的关系以及从数/模转换器810输出的第一模拟信号dcc2和第二模拟信号dccb2(第三和第四控制值)之间的关系。如图10所示，当平均电荷值dcc大于互补的平均电荷值dccb时，第一模拟信号dcc2增加而第二模拟信号dcc2b减小，从而增加了这两个信号之间的差。相反，如图所示，当平均电荷值dcc小于互补的平均电荷值dccb时，第一模拟信号dcc2减小而第二模拟信号dcc2b增加，从而减少了这两个信号之间的差。
再次参照图8，忙闲度校正器电路802接收第一外部时钟信号ECLK和第二(互补的)外部时钟信号ECLKB、经由第一路径接收来自于忙闲度检测器电路804的第一平均电荷值dcc和第二平均电荷值dccb、经由不同于第一路径的第二路径接收来自于数/模转换器电路810的第一模拟信号dcc2和第二模拟信号dcc2b，并产生具有校正的忙闲度的第一内部时钟信号ICLK和第二内部时钟信号ICLKB。如此处所使用的，“校正的忙闲度”是指对于忙闲度的调整从而使得与外部时钟的忙闲度相比忙闲度近似于50％。如上面所讨论的，50％的忙闲度是理想的，但是可以得到大约50％的忙闲度。
现在参照图11的简要电路讨论明根据本发明某些实施例的忙闲度校正器电路。如图11所示，根据本发明实施例的忙闲度校正器电路可以包括差动放大器。特别是，第一外部时钟信号ECLK和第二外部时钟信号ECLKB的忙闲度被输入到忙闲度校正器电路802。第一平均电荷值dcc和第二平均电荷值dccb以及第一模拟信号dcc2和第二模拟信号dcc2b的值分别被提供给第一、第二、第三和第四负-沟道金属氧化物半导体(NMOS)晶体管N101、N102、N105和N106，并被转换为第一内部时钟信号ICLK和第二内部时钟信号ICLKB。
现在参照图12的流程图，将讨论根据本发明某些实施例的数字忙闲度校正电路的操作。
通过在例如忙闲度校正器电路接收第一和第二外部时钟信号以及第一至第四控制值而从方框1202开始进行操作。根据所述第一和第二外部时钟信号以及第一至第四控制值产生具有校正的忙闲度的第一和第二内部时钟信号(方框1204)。
现在参照图13的流程图，将讨论根据本发明更多实施例的数字忙闲度校正电路的操作。通过基于所述第一和第二内部时钟产生第一和第二平均电荷值(第一和第二控制值)而从方框1302启动操作。在本发明的某些实施例中，第一内部时钟信号具有被叫作“dcc”的平均电荷值。此外，互补的内部时钟信号具有被叫作“dccb”的互补的平均电荷值。将所产生的平均电荷值相互进行比较(方框1304)，并转换成数字信号(方框1305)。例如，可以提供比较器电路并且可以将其结构成当内部时钟信号dcc的平均电荷值大于互补的内部时钟信号dccb的平均电荷值时输出具有逻辑高电平或“1”的信号。相反，当内部时钟信号dcc的平均电荷值小于互补的内部时钟信号dccb的平均电荷值时，所述比较器电路可以被结构成输出具有逻辑低电平或“0”的信号。可以在计数器处接收到比较器电路的输出。可以响应比较器电路的输出来控制计数器电路的操作(方框1306)。例如，当比较器电路产生具有逻辑高电平或“1”的信号时，该计数器电路可以进行加法操作。此外，当比较器电路产生具有逻辑低电平或“0”的信号时，该计数器电路可以进行减法操作。所述加法和/或减法的结果可以保存在计数器电路中，并且可以通过例如数/模转换器将其转换成第一和第二模拟信号(第三和第四控制值)(方框1308)。所述第一和第二模拟信号以及第一和第二平均电荷值被提供给忙闲度校正器电路(方框1310)。忙闲度校正器电路可以被用来校正外部时钟信号的忙闲度，以产生校正后的、具有大约50％的忙限度的第一和第二内部时钟信号(方框1312)。
如上面就图8至13所简述的，本发明的实施例提供数字忙闲度校正电路，该数字忙闲度校正电路可以包括一个一位模/数转换器并且可以不包含延迟锁定环电路而进行工作。这样，根据本发明实施例的数字忙闲度校正电路可以占用相对较少的空间，其使得允许减小集成电路器件的整体尺寸。
在附图和说明书中，已经公开了本发明典型的优选实施例，并且尽管使用了特定术语，但是它们只是一般性和描述性意义上的使用而并不是为了限制的目的，在随后的权利要求书中阐明了本发明的范围。

Claims (19)

1.一种数字忙闲度校正电路，包括：
忙闲度检测器电路，其被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值；
比较器电路，其被结构成将所述第一控制值与所述第二控制值进行比较并提供比较结果；
计数器电路，其被结构成响应所述比较结果进行加法或减法运算以提供数字码；
数/模转换器，其被结构成响应所述数字码而产生第三和第四控制值；和
忙闲度校正器电路，其被结构成接收所述第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号，经由第一路径在该忙闲度校正器电路处接收所述第一和第二控制值，经由与该第一路径分离的第二路径在该忙闲度校正器电路处接收所述第三和第四控制值。
2.如权利要求1的忙闲度校正电路，其中，所述第一和第二控制值经由第一路径被直接提供给忙闲度校正器电路，所述第三和第四控制值经由第二路径被直接提供给忙闲度校正器电路。
3.如权利要求1的忙闲度校正电路，其中，所述忙闲度检测器电路包括被结构成产生第一控制值的第一充电泵和被结构成产生第二控制值的第二充电泵。
4.如权利要求3的忙闲度校正电路，其中，所述第一和第二充电泵分别包含第一和第二电容器，其中，所述第一控制值包含第一电容器的平均电荷，第二控制值包含第二电容器的平均电荷。
5.如权利要求1的忙闲度校正电路，其中，所述比较结果包含逻辑高电平信号或逻辑低电平信号，其中，所述比较器电路被进一步结构成将第一控制值和第二控制值进行比较，并且若第一控制值大于第二控制值则产生逻辑高电平信号，若第二控制值大于第一控制值则产生逻辑低电平信号。
6.如权利要求5的忙闲度校正电路，其中，所述计数器电路被进一步结构成接收逻辑高电平信号或逻辑低电平信号，并响应逻辑高电平信号进行加法运算，响应逻辑低电平信号进行减法运算。
7.如权利要求1的忙闲度校正电路，其中，所述忙闲度校正电路包括一个差动放大器并且其中所述校正的忙闲度为大约50％。
8.一种数字忙闲度校正电路，包括：
忙闲度校正器电路，其被结构成接收第一和第二外部时钟信号以及第一至第四控制值，并产生具有校正的忙闲度的第一和第二内部时钟信号，经由第一路径在该忙闲度校正器电路接收所述第一和第二控制值，经由与该第一路径分离的第二路径在该忙闲度校正器电路接收所述第三和第四控制值。
9.如权利要求8的忙闲度校正电路，其中，所述第一和第二控制值经由第一路径被直接提供给所述忙闲度校正器电路，所述第三和第四控制值经由第二路径被直接提供给所述忙闲度校正器电路。
10.如权利要求8的忙闲度校正电路，包括：
忙闲度检测器电路，其被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值；
比较器电路，其被结构成将所述第一控制值与第二控制值进行比较并提供比较结果；
计数器电路，其被结构成响应所述比较结果来进行加法和/或减法运算以提供数字码；和
数/模转换器，其被结构成响应所述数字码而产生第三和第四控制值。
11.如权利要求10的忙闲度校正电路，其中，所述忙闲度检测器电路包括被结构成产生第一控制值的第一充电泵和被结构成产生第二控制值的第二充电泵。
12.如权利要求11的忙闲度校正电路，其中，所述第一和第二充电泵分别包含第一和第二电容器，其中所述第一控制值包含第一电容器的平均电荷，第二控制值包含第二电容器的平均电荷。
13.如权利要求10的忙闲度校正电路，其中，所述比较结果包含逻辑高电平信号或逻辑低电平信号，其中，所述比较器电路还被结构成将第一控制值和第二控制值进行比较，并且若第一控制值大于第二控制值则产生逻辑高电平信号，若第二控制值大于第一控制值则产生逻辑低电平信号。
14.如权利要求13的忙闲度校正电路，其中，所述计数器电路还被结构成接收逻辑高电平信号和/或逻辑低电平信号，并响应逻辑高电平信号而进行加法运算，响应逻辑低电平信号而进行减法运算。
15.如权利要求9的忙闲度校正电路，其中，所述忙闲度校正电路包括一个差动放大器，并且其中，所述忙闲度为大约50％。
16.一种操作忙闲度检测电路的方法，包括：
在忙闲度检测器电路处接收第一和第二外部时钟信号以及第一至第四控制值，经由第一路径在该忙闲度校正器电路接收所述第一和第二控制值，经由与该第一路径分离的第二路径在该忙闲度校正器电路接收所述第三和第四控制值；和
响应所述第一和第二外部时钟信号以及第一至第四控制值而产生具有校正的忙闲度的第一和第二内部时钟信号。
17.如权利要求16的方法，其中，在所述接收步骤之前执行下列步骤：
产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值；
将所述第一控制值与第二控制值进行比较，以提供比较结果；
响应所述比较结果而进行加法或减法运算，以提供数字码；和
响应所述数字码而产生第三和第四控制值。
18.如权利要求17的方法，其中，跟随在所述比较步骤之后进行下列步骤：
如果所述第一控制值大于第二控制值则产生逻辑高电平信号；和
如果所述第二控制值大于第一控制值则产生逻辑低电平信号。
19.如权利要求18的方法，其中跟随在所述产生步骤之后进行下列步骤：
接收逻辑高电平信号或逻辑低电平信号，并且其中所述进行加法或减法运算进一步包括响应逻辑高电平信号而进行加法运算，响应逻辑低电平信号而进行减法运算。
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