CN111048129B - 时序校正系统及其方法 - Google Patents

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Abstract

本发明提供一种时序校正系统及其方法，该时序校正系统适用于一存储器读取系统，其包含一存储器、一延迟单元以及一数据读取电路，存储器输出一数据信号以及一数据闩锁信号，延迟单元根据一延迟值延迟数据闩锁信号以产生一读取信号，数据读取电路根据读取信号读取数据信号。在时序校正系统中，逻辑运算单元根据数据信号以及读取信号产生第一与第二充电信号。电容电阻充电单元根据第一与第二充电信号进行充电，以产生第一与第二电容电压。比较单元比较第一与第二电容电压，以产生一比较结果。延迟单元的延迟值根据比较结果进行调整。

Description

时序校正系统及其方法
技术领域
本发明是有关于一种时序校正系统及其方法，特别是有关于一种适用于校正存储器的读取信号的相位的时序校正系统及其方法。
背景技术
常见的存储器读取系统包含一存储器、一延迟单元以及一数据读取电路。存储器，例如DDR存储器，会输出一数据信号以及一数据闩锁信号，数据信号以及数据闩锁信号是同相位的信号。为了确保数据读取的准确性，延迟单元会根据一延迟值延迟数据闩锁信号，以产生一读取信号，使得读取信号的上升沿与下降沿能对位到数据信号的中间部分。藉此，数据读取电路根据读取信号准确地读取数据信号。
在传统的控制系统中，延迟单元由一外部控制器所控制，外部控制器会先读取延迟暂存器储存的延迟值，再根据延迟值控制延迟单元延迟数据闩锁信号的相位以产生读取信号。然而，延迟单元的延迟效果容易受到温度、工艺或是其他电路因素影响；换句话说，外部控制器使用相同的延迟值来控制不同延迟单元时，不同延迟单元会对数据闩锁信号产生不同的延迟效果，使得读取信号的上升沿与下降沿对位到数据信号的前半部分或是后半部分，造成数据读取电路无法准确地读取数据信号的数据。
再者，由于延迟单元的延迟效果容易受到温度、工艺或是其他电路因素影响，所以在存储器读取系统出厂前进行校正也不能完全解决上述问题。
发明内容
为了解决上述问题，本发明提出一种时序校正系统及其方法，用以校正存储器的读取信号的相位，提高数据读取的准确性以及可靠性。
基于上述目的，本发明提供一种时序校正系统，适用于一存储器读取系统。存储器读取系统包含一存储器、一延迟单元以及一数据读取电路，存储器输出一数据信号以及一数据闩锁信号，延迟单元系根据一延迟值延迟数据闩锁信号以产生一读取信号，数据读取电路根据读取信号读取数据信号的一数据数值。时序校正系统包含一逻辑运算单元、一电容电阻充电单元以及一比较单元。逻辑运算单元接收数据信号以及读取信号，并根据数据信号以及读取信号产生一第一充电信号以及一第二充电信号。电容电阻充电单元接收第一充电信号以及第二充电信号，并根据第一充电信号以及第二充电信号进行充电，以产生一第一电容电压以及一第二电容电压。比较单元比较第一电容电压以及第二电容电压，以产生一比较结果，其中延迟单元之延迟值根据比较结果调整。
较佳地，本发明的时序校正系统更可包含一延迟暂存器以储存延迟值。
较佳地，比较单元可包含一判断单元以及一调整暂存器，判断单元系用以产生比较结果，并根据比较结果调整调整暂存器储存的数值，当调整暂存器储存的数值符合一校正条件时，调整暂存器储存的数值用以更新延迟暂存器所储存的延迟值。
较佳地，比较单元可包含一模数转换电路，用以将第一电容电压以及第二电容电压转换成一第一电压值以及一第二电压值，判断单元比较第一电压值以及第二电压值以产生比较结果。
较佳地，比较单元可包含一比较器，用以比较第一电容电压以及第二电容电压，以产生比较结果。
较佳地，逻辑运算单元可包含一反互斥或门
Figure BDA0001894694420000021
一互斥或门(XOR)以及一控制单元，控制单元分别产生一第一控制信号以及一第二控制信号至反互斥或门以及互斥或门，反互斥或门根据数据信号、读取信号以及第一控制信号，以产生第一充电信号，互斥或门根据数据信号、读取信号以及第二控制信号，以产生第二充电信号。
较佳地，第一充电信号以及第二充电信号可对应于不同周期的数据信号。
较佳地，电容电阻充电单元可包含一第一电容电阻充电单元以及一第二电容电阻充电单元，第一充电信号以及第二充电信号分别用以触发第一电容电阻充电单元以及第二电容电阻充电单元分别进行充电，以产生第一电容电压以及第二电容电压。
较佳地，第一充电信号以及第二充电信号可对应于同一周期的数据信号。
基于上述目的，本发明提供一种时序校正方法，适用于一存储器读取系统。存储器读取系统包含一存储器、一延迟单元以及一数据读取电路，存储器输出一数据信号以及一数据闩锁信号，延迟单元根据一延迟值延迟数据闩锁信号以产生一读取信号，数据读取电路根据读取信号读取数据信号的一数据数值。时序校正方法包含下列步骤:根据数据信号以及读取信号产生一第一充电信号以及一第二充电信号；提供一电容电阻充电单元，电容电阻充电单元接收第一充电信号以及第二充电信号，并根据第一充电信号以及第二充电信号进行充电，以产生一第一电容电压以及一第二电容电压；提供一比较单元，比较单元比较第一电容电压以及第二电容电压，以产生一比较结果；根据比较结果调整延迟单元的延迟值。
附图说明
图1为本发明的时序校正系统的方块图。
图2为本发明的时序校正系统的多个信号的波形图。
图3为本发明的时序校正系统的逻辑运算单元的一实施例的方块图。
图4为本发明的时序校正系统的充电信号以及致能信号的波形示意图。
图5为本发明的时序校正系统的一实施例的示意图。
图6为本发明的时序校正系统的另一实施例的示意图。
图7为本发明的时序校正系统的一实施例的充电信号以及致能信号的时序示意图。
图8为本发明的时序校正系统的一操作状态的示意图。
图9为本发明的时序校正系统的另一操作状态的示意图。
图10为本发明的时序校正方法的步骤流程图。
附图标号：
10:存储器
101:数据信号
102:数据闩锁信号
103:数据数值
20:延迟单元
201:读取信号
202:延迟暂存器
203:延迟值
30:数据读取电路
40:逻辑运算单元
401:第一充电信号
402:第二充电信号
41:控制单元
411:第一控制信号
412:第二控制信号
42:反互斥或门
43:互斥或门
50:电容电阻充电单元
51:第一电容电阻充电单元
52:第二电容电阻充电单元
501:第一电容电压
502:第二电容电压
503:第一致能信号
504:第二致能信号
60:比较单元
61:模数转换电路
62:比较器
63:调整暂存器
64:判断单元
641:比较结果
T1～T8:期间
具体实施方式
以下将配合图式及实施例来详细说明本发明的实施方式，藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
请参阅图1、图2以及图4，其分别绘示本发明的时序校正系统的之方块图、多个信号的时序示意图、以及充电信号以及致能信号的时序示意图。本发明的时序校正系统适用于一存储器读取系统，而存储器读取系统包含一存储器10、一延迟单元20以及一数据读取电路30。存储器10输出一数据信号101以及一数据闩锁信号102，延迟单元20可根据一延迟值203延迟数据闩锁信号102以产生一读取信号201，而数据读取电路30根据读取信号201读取数据信号101的一数据数值103。时序校正系统包含一逻辑运算单元40、一电容电阻充电单元50以及比较单元60。
逻辑运算单元40接收数据信号101以及读取信号201，并根据数据信号101以及读取信号201产生第一充电信号401以及第二充电信号402。电容电阻充电单元50可接收第一充电信号401以及第二充电信号402，并根据第一充电信号401以及第二充电信号402进行充电，以产生第一电容电压501以及第二电容电压502。
请参阅图2至图4。图2绘示数据闩锁信号102、读取信号201、数据信号101、数据信号101的期间(duration)T1～T8、第一充电信号401以及第二充电信号402的波形图，而图3绘示逻辑运算单元40的一实施例之方块图，图4绘示数据闩锁信号102、数据信号101的期间T1～T8、第一充电信号401、第一致能信号503、第二充电信号402以及第二致能信号504的波形图。
在一实施例中，如图3所示，逻辑运算单元40可包含一反互斥或门
Figure BDA0001894694420000051
42、一互斥或门(XOR)43以及一控制单元41。控制单元41分别产生一第一控制信号411以及一第二控制信号412至反互斥或门42以及互斥或门43。在一实施例中，第一控制信号411以及第二控制信号412用以让第一充电信号401以及第二控制信号412产生于不同周期的数据信号101；亦即，第一控制信号411以及第二控制信号412用以让第一充电信号401以及第二控制信号412对应于不同周期的数据信号101，如图2所示，第一充电信号401的脉冲波型出现于期间T3，而第二控制信号412之脉冲波型出现于期间T8。
反互斥或门42根据数据信号101、读取信号201以及第一控制信号411，以产生第一充电信号401。例如，第一控制信号411让反互斥或门42仅于期间T3～T4输出信号，而在期间T3与T4中，数据信号101上的数据数值103为1与1，而读取信号201的数值为1与0，因此，反互斥或门42输出的第一充电信号401为1与0，如图2所示；同样地，第二控制信号412让互斥或门43仅于期间T7～T8输出信号，因此，在期间T3与T4中，互斥或门43输出的第二充电信号402为0与1，如图2所示。
应注意的是，上述内容仅为一举例说明，而非为限制本发明。例如，第一控制信号411以及第二控制信号412亦可根据数据信号101上的数据数值以及预设规则来启动第一充电信号401以及第二充电信号402的计算，例如，预设规则可为第一充电信号401以及第二充电信号402的计算在数据信号101的同一周期(cycle)中被启动；或者，第一充电信号401以及第二充电信号402的计算在数据信号101的不同周期中被启动，如图2所示的第一充电信号401以及第二充电信号402分别在期间T3以及期间T8出现脉冲。在一实施例中，第一充电信号401以及第二充电信号402的计算可在数据数值为1或0时才启动，例如，图2所示的第一充电信号401以及第二充电信号402的计算为数据数值为1时启动，但本发明不以此为限制。
电容电阻充电单元50可包含电容与电阻组成的一充电电路，当第一充电信号401出现脉冲时，可在脉冲的上升沿触发电容进行充电，而在脉冲的下降沿停止充电，藉此可得到对应脉冲之宽度的电容电压。因此，如果第一电容电压501与第二电容电压502相同时，代表第一充电信号401的脉冲宽度与第二充电信号402的脉冲宽度相同，也代表读取信号201的上升沿与下降沿能对位到数据信号101的中间。如果读取信号201的上升沿与下降沿能对位到数据信号101的中间，则可有效提高存储器数据读取的准确性以及可靠性。
应注意的是，在实际应用时，当时序校正系统仅配置一个电容电阻充电单元，则第一充电信号401以及第二充电信号402的计算较佳的是在数据信号101的不同周期中被启动；如果序校正系统配置两个电容电阻充电单元，则第一充电信号401以及第二充电信号402的计算可在数据信号101的同一周期中被启动。另一方面，当时序校正系统仅配置一个电容电阻充电单元，则两次充电产生的充电电压较为准确；当时序校正系统配置两个电容电阻充电单元，因为两个电容电阻充电单元的电气特性不同，则两次充电产生的充电电压会有较大的变异。实际应用时，两个电容电阻充电单元可尽量配置在相邻位置，以降低电气特性的差异。
延迟单元20根据延迟值203延迟数据闩锁信号102以产生读取信号201，由于延迟单元20的延迟效果容易受到温度或工艺变化的影响，导致以同样的延迟值203进行延迟的情况下，读取信号201的上升沿与下降沿可能没有对位到数据信号101的中间，造成存储器数据读取的准确性以及可靠性降低。
为解决此问题，比较单元60可根据第一电容电压501与第二电容电压502以判断读取信号201的上升沿与下降沿是否对位到数据信号101的中间；当第一电容电压501大致等于第二电容电压502，代表第一充电信号401的脉冲宽度与第二充电信号402的脉冲宽度相同，也代表读取信号201的上升沿与下降沿能对位到数据信号101的中间；当第一电容电压501小于第二电容电压502，代表第一充电信号401的脉冲宽度小于第二充电信号402的脉冲宽度，也代表读取信号201的上升沿与下降沿能对位到数据信号101的一个周期的前半部，即代表延迟单元20对数据闩锁信号102的延迟过少；当第一电容电压501大于第二电容电压502，代表第一充电信号401的脉冲宽度(duration)大于第二充电信号402的脉冲宽度，也代表读取信号201的上升沿与下降沿能对位到数据信号101的一个周期的后半部，即代表延迟单元20对数据闩锁信号102的延迟过多。
因此，比较单元60可比较该第一电容电压501以及第二电容电压502，以产生比较结果641，例如上述的三种情形，而延迟暂存器202所储存的延迟值203再根据比较结果641进行调整，藉此使得读取信号201的上升沿与下降沿对位到数据信号101的中间，以有效提高存储器数据读取的准确性以及可靠性。
电容电阻电路充电的公式如下:
Figure BDA0001894694420000071
R为电容电阻电路中的电阻值，C为电容电阻电路中的电容值，t为充电时间，V(t)为充电经过充电时间t后的电容电压。在此实施例中，t亦代表充电信号的脉冲宽度。以下以DDR存储器为范例做说明。
假设DDR存储器的操作时脉为300MHz，则数据信号101的周期为1ns，即t＝1ns；当电阻值为100Ohm且电容值为100pF，可计算出(-t/RC)＝-0.1。充电1.0ns、1.2ns以及5ns后所得到的电容电压分别为171mV、206mV以及708mV，而计算式如下:
V(1.0ns)＝1.8(1-e-0.1)＝171mV
V(1.2ns)＝1.8(1-e-0.12)＝206mV
V(5ns)＝1.8(1-e-0.5)＝708mV
当电阻值为100Ohm且电容值为10pF，可计算出(-t/RC)＝-1。充电1.0ns、1.2ns以及5ns后所得到的电容电压分别为1.137V、1.257V以及1.787V，而计算式如下:
V(1.0ns)＝1.8(1-e-1)＝1.137V
V(1.2ns)＝1.8(1-e-12)＝1.257V
V(5ns)＝1.8(1-e-5)＝1.787V(接近饱和)
当电阻值为10Ohm且电容值为10pF，可计算出(-t/RC)＝-10。充电1.0ns、1.2ns以及5ns后所得到的电容电压分别为1.799V、1.799V以及1.8V，而计算式如下:
V(1.0ns)＝1.8(1-e-10)＝1.799V(接近饱和)
V(1.2ns)＝1.8(1-e-12)＝1.799V(接近饱和)
V(5ns)＝1.8(1-e-50)＝1.8V(饱和)
透过上述三个例子可说明，当电容电阻充电单元设定适当的电阻值以及电容值时，即使只有0.2ns的差异，比较单元60仍可得出0.12V的电压差异，足以作为调整延迟值203的依据。如果电阻值以及电容值设定不当，则电压差异过小不易判断，例如第一组电阻值以及电容值的设定，在充电时间有0.2ns的差异下，比较单元60仍可得出35mV的电压差异，其过小而不足以作为调整延迟值203的依据；例如第三组电阻值以及电容值的设定，在充电时间有0.2ns的差异下，比较单元60几乎无法判断压差异，而不能作为调整延迟值203的依据。
根据比较结果641对延迟暂存器202所储存的延迟值203进行调整，可以是即时调整，或是另外设置一暂存器以及设定一校正条件来进行适应性调整。
请参阅图5，其为本发明的时序校正系统的一实施例的示意图。在此实施例中，比较单元60包含一模数转换电路61、一判断单元64以及一调整暂存器63。模数转换电路61用以将第一电容电压501以及第二电容电压502转换成一第一电压值以及一第二电压值，判断单元64比较第一电压值以及第二电压值以产生该比较结果641，并根据比较结果641调整调整暂存器63储存的数值。当调整暂存器63储存的数值符合一校正条件时，调整暂存器63储存的数值用以更新延迟暂存器202所储存的延迟值203。
在此实施例中，校正条件可为调整暂存器63储存的数值大于一门槛值。当调整暂存器63储存的数值大于一门槛值，调整暂存器63储存的数值用以更新延迟暂存器202所储存的延迟值203；或者，校正条件可为调整暂存器63储存数值的平均值的变化小于一门槛值时，则调整暂存器63储存数值的平均值可用以更新延迟暂存器202所储存的延迟值203。
在实际应用时，延迟单元20由一外部控制器所控制，而此外部控制器先读取延迟暂存器202储存的延迟值203，再根据延迟值203控制延迟单元20延迟数据闩锁信号102的相位以产生读取信号201，因此，在一些应用中，如果频繁地更新延迟值203，可能会造成整个系统不稳定。图5所示的实施例即是为了解决此问题而提出，透过另外设置调整暂存器63以及校正条件，以实现适应性调整延迟值203，而避免过度频繁地调整延迟值203。
请参阅图6与图7，其分别为本发明的时序校正系统的另一实施例的示意图，以及本发明的时序校正系统的一实施例的充电信号以及致能信号的时序示意图。在此实施例中，存储器读取系统包含一存储器10、一延迟单元20以及一数据读取电路30，而时序校正系统包含一逻辑运算单元40、一第一电容电阻充电单元51、一第二电容电阻充电单元52、一比较器62、一调整暂存器63以及一判断单元64。在此，比较器62、调整暂存器63以及判断单元64系构成比较单元60的一实施例。
在此实施例中，第一充电信号401以及第二充电信号402分别用以触发第一电容电阻充电单元51以及第二电容电阻充电单元52分别进行充电，以产生第一电容电压501以及该第二电容电压502。因此，第一充电信号401以及第二充电信号402的脉冲可出现在数据信号101的同一周期内，如图7所示。因此，第一致能信号503可设计成在数据闩锁信号102的期间T1～T3为高电位，其他期间为低电位，而第二致能信号504可设计成在数据闩锁信号102的期间T1～T4为高电位，其他期间为低电位。实际应用时，第一电容电阻充电单元51以及第二电容电阻充电单元52可尽量配置在相邻位置，以降低电气特性的差异。
比较器62用以比较第一电容电压501以及第二电容电压502，以产生比较结果641。而判断单元64可根据比较结果641修改调整暂存器63储存的数值，再由调整暂存器63更新延迟暂存器202储存的延迟值203，如图6所示；或是，在另一实施例中，判断单元64可根据比较结果641直接更新延迟暂存器202储存的延迟值203。
请参阅图8以及图9，其分别为本发明的时序校正系统的两种操作状态的示意图。在图8中，由于温度、工艺或是其他电路因素影响延迟单元，使得外部控制器读取延迟暂存器202储存的预设的延迟值203后再根据延迟值203控制延迟单元20延迟数据闩锁信号102的相位以产生读取信号201，但是实际上产生的延迟delay1不够，使得读取信号201的下降沿对位到数据信号101之一个周期的前半部，第一充电信号401的脉冲宽度小于第二充电信号402的脉冲宽度，因此透过电容电阻充电单元50、或是第一电容电阻充电单元51与第二电容电阻充电单元52的配合，由比较单元60根据第一电容电压501以及第二电容电压502来判断出延迟不够的现象，接着，透过增加延迟值203可以校正读取信号201的相位，直到读取信号201的下降沿大致上对位到数据信号101的一个周期的中间。
同样地，在图9中，实际上延迟单元20对数据闩锁信号102的相位产生的延迟delay1过多，使得读取信号201的下降沿对位到数据信号101的一个周期的后半部，第一充电信号401的脉冲宽度大于第二充电信号402的脉冲宽度，因此透过电容电阻充电单元50、或是第一电容电阻充电单元51与第二电容电阻充电单元52的配合，由比较单元60根据第一电容电压501以及第二电容电压502来判断出延迟过多的现象，接着，透过减少延迟值203可以校正读取信号201的相位，直到读取信号201的下降沿大致上对位到数据信号101的一个周期的中间。
应注意的是，本发明的时序校正系统可包含一校正模式以及一校正数据，当时序校正系统进入校正模式时，存储器10输出的数据信号101便是承载预设的校正数据，例如，”0101010101010101”的数值，以利于提高校正效率；时序校正系统可周期性地进入校正模式，以校正因为温度或外部环境因素对延迟单元造成的影响。在另一实施例中，时序校正系统也可不需预设校正模式，而是随时由比较单元判断读取信号是否对位到数据信号，并根据比较结果随时做出反应。
请参阅图10中，其绘示本发明的时序校正方法的流程图。时序校正方法适用于一存储器读取系统，其包含一存储器、一延迟单元以及一数据读取电路。存储器系输出一数据信号以及一数据闩锁信号，延迟单元可根据一延迟值延迟数据闩锁信号以产生一读取信号，而数据读取电路根据读取信号读取数据信号的一数据数值。时序校正方法包含步骤S01至S04。在步骤S01，根据数据信号以及读取信号产生第一充电信号以及第二充电信号。在步骤S02，提供电容电阻充电单元，用以接收第一充电信号以及第二充电信号，并根据第一充电信号以及第二充电信号进行充电，以产生第一电容电压以及第二电容电压。
在步骤S03，提供比较单元，用以比较第一电容电压以及第二电容电压，以产生比较结果。在步骤S04，根据比较结果调整延迟单元的延迟值。
在一实施例中，当电容电阻充电单元的数量为一个时，第一充电信号以及第二充电信号对应于不同周期的数据信号，使得电容电阻充电单元能在不同时间进行充电，以分别产生第一电容电压以及第二电容电压；当电容电阻充电单元的数量为多个时，第一充电信号以及第二充电信号可对应于不同周期的数据信号或是同一周期的数据信号，当第一充电信号以及第二充电信号对应于同一周期的数据信号，则第一电容电阻充电单元以及第二电容电阻充电单元能在数据信号的一个周期内进行充电，以分别产生第一电容电压以及第二电容电压。
在一实施例中，存储器读取系统可包含一延迟暂存器以储存延迟值，而根据比较结果调整延迟单元的延迟值。在一实施例中，当比较单元产生比较结果后，延迟值即时更新；或者，比较单元可包含一调整暂存器，当调整暂存器储存的数值符合一校正条件时，调整暂存器储存的数值才用以更新该延迟暂存器所储存的该延迟值，例如，当调整暂存器储存的数值超过一门槛值，或是调整暂存器储存的数值已经过多次平均。
在一实施例中，比较单元可包含比较器或是模数转换电路；例如，当电容电阻充电单元的数量为多个时，比较单元可包含比较器，用以直接比较第一电容电压以及第二电容电压，以产生比较结果；当电容电阻充电单元的数量为一个时，比较单元可包含模数转换电路，将第一电容电压以及第二电容电压转换成一第一电压值以及一第二电压值并储存，再由判断单元比较第一电压值以及第二电压值以产生比较结果。
在一实施例中，逻辑运算单元可包含一反互斥或门
Figure BDA0001894694420000111
一互斥或门(XOR)以及一控制单元。控制单元分别产生一第一控制信号以及一第二控制信号至反互斥或门以及互斥或门，反互斥或门根据数据信号、读取信号以及第一控制信号，以产生第一充电信号。互斥或门根据数据信号、读取信号以及第二控制信号，以产生第二充电信号。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视权利要求所界定者为准。

Claims (10)

1.一种时序校正系统，其特征在于，适用于一存储器读取系统，所述存储器读取系统包含一存储器、一延迟单元以及一数据读取电路，所述存储器输出一数据信号以及一数据闩锁信号，所述延迟单元根据一延迟值延迟所述数据闩锁信号以产生一读取信号，所述数据读取电路根据所述读取信号读取所述数据信号的一数据数值，所述时序校正系统包含：
一逻辑运算单元，接收所述数据信号以及所述读取信号，并根据所述数据信号以及所述读取信号产生一第一充电信号以及一第二充电信号；
一电容电阻充电单元，接收所述第一充电信号以及所述第二充电信号，并根据所述第一充电信号以及所述第二充电信号进行充电，以产生一第一电容电压以及一第二电容电压；以及
一比较单元，比较所述第一电容电压以及所述第二电容电压，以产生一比较结果，其中所述延迟单元的所述延迟值根据所述比较结果进行调整。
2.根据权利要求1所述的时序校正系统，其特征在于，所述存储器读取系统包含一延迟暂存器以储存所述延迟值。
3.根据权利要求2所述的时序校正系统，其特征在于，所述比较单元包含一判断单元以及一调整暂存器，所述判断单元用以产生所述比较结果，并根据所述比较结果调整所述调整暂存器储存的数值，当所述调整暂存器储存的所述数值符合一校正条件时，所述调整暂存器储存的所述数值用以更新所述延迟暂存器所储存的所述延迟值。
4.根据权利要求3所述的时序校正系统，其特征在于，所述比较单元包含一模数转换电路，用以将所述第一电容电压以及所述第二电容电压转换成一第一电压值以及一第二电压值，所述判断单元比较所述第一电压值以及所述第二电压值以产生所述比较结果。
5.根据权利要求1所述的时序校正系统，其特征在于，所述比较单元包含一比较器，用以比较所述第一电容电压以及所述第二电容电压，以产生所述比较结果。
6.根据权利要求1所述的时序校正系统，其特征在于，所述逻辑运算单元包含一反互斥或门、一互斥或门以及一控制单元，所述控制单元分别产生一第一控制信号以及一第二控制信号至所述反互斥或门以及所述互斥或门，所述反互斥或门根据所述数据信号、所述读取信号以及所述第一控制信号，以产生所述第一充电信号，所述互斥或门根据所述数据信号、所述读取信号以及所述第二控制信号，以产生所述第二充电信号。
7.根据权利要求1所述的时序校正系统，其特征在于，所述第一充电信号以及所述第二充电信号对应于不同周期的数据信号。
8.根据权利要求1所述的时序校正系统，其特征在于，所述电容电阻充电单元包含一第一电容电阻充电单元以及一第二电容电阻充电单元，所述第一充电信号以及所述第二充电信号分别用以触发所述第一电容电阻充电单元以及所述第二电容电阻充电单元分别进行充电，以产生所述第一电容电压以及所述第二电容电压。
9.根据权利要求1所述的时序校正系统，其特征在于，所述第一充电信号以及所述第二充电信号对应于同一周期的数据信号。
10.一种时序校正方法，其特征在于，适用于一存储器读取系统，所述存储器读取系统包含一存储器、一延迟单元以及一数据读取电路，所述存储器输出一数据信号以及一数据闩锁信号，所述延迟单元根据一延迟值延迟所述数据闩锁信号以产生一读取信号，所述数据读取电路根据所述读取信号读取所述数据信号的一数据数值，所述时序校正方法包含:
根据所述数据信号以及所述读取信号产生一第一充电信号以及一第二充电信号；
提供一电容电阻充电单元，所述电容电阻充电单元接收所述第一充电信号以及所述第二充电信号，并根据所述第一充电信号以及所述第二充电信号进行充电，以产生一第一电容电压以及一第二电容电压；
提供一比较单元，所述比较单元比较所述第一电容电压以及所述第二电容电压，以产生一比较结果；以及
根据所述比较结果调整所述延迟单元的所述延迟值。
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