CN1512595A - 具有多数载流子累积层作为子集电极的双极晶体管 - Google Patents
具有多数载流子累积层作为子集电极的双极晶体管 Download PDFInfo
- Publication number
- CN1512595A CN1512595A CNA2003101231109A CN200310123110A CN1512595A CN 1512595 A CN1512595 A CN 1512595A CN A2003101231109 A CNA2003101231109 A CN A2003101231109A CN 200310123110 A CN200310123110 A CN 200310123110A CN 1512595 A CN1512595 A CN 1512595A
- Authority
- CN
- China
- Prior art keywords
- backplate
- region
- bipolar transistor
- type
- conduction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000009825 accumulation Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 230000004888 barrier function Effects 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 230000005611 electricity Effects 0.000 claims description 3
- 229910001339 C alloy Inorganic materials 0.000 claims description 2
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 claims description 2
- 239000012212 insulator Substances 0.000 abstract description 14
- 239000000463 material Substances 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 101100379079 Emericella variicolor andA gene Proteins 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
本发明公开了一种具有多数载流子累积层作为子集电极的双极晶体管。电子电路中包括的双极晶体管包括一个导电的背面电极、在该导电的背面电极上的绝缘层，以及在该绝缘层上的n型或者p型材料的半导体层。该半导体层包括用作集电极的掺杂区，以及与该掺杂区交界，用作所述绝缘层和集电极接点电极之间的透过区的重掺杂区。通过向背面电极施加偏压，在集电极的掺杂区中邻近绝缘层产生多数载流子累积层。
Description
技术领域
本发明总体上涉及半导体器件领域，尤其涉及双极晶体管领域。
背景技术
如图1所示，传统的垂直npn型(n-型发射极，p-型基极，n-型集电极)双极晶体管按图中简要所示，在集电极(C)104下方有一个重掺杂的埋置子集电极。子集电极层102是相当厚的，通常大约2000纳米(nm)，用以将集电极串联电阻降到最小。为确保子集电极有效地减少集电极串联电阻，有一个集电极透过区域106，它提供了在子集电极层102和位于硅表层顶端的集电极接触电极108之间的低电阻连接。这个集电极透过区域106一般是与集电极和子集电极相同类型的重掺杂的半导体区。对于参考图1所示的垂直npn型双极晶体管，还图示了一个n+透过区域。晶体管100还包括一个在集电极104上的基极层110和位于基极110上的发射极112。有一个空间电荷区域，又叫耗尽区104，与形成于基极110和集电极114之间的p/n二极管相关。在一个典型的双极晶体管中，这个耗尽区主要由基极集电极二极管的较轻掺杂的集电极构成。因此，这个集电极104由空间电荷区域114和准中性区域118组成。子集电极102位于一个p型的衬底116上。
参考附图2，其中简要图示了位于一个绝缘体204上的传统的npn型双极晶体管200。该晶体管200包含有一个衬底202，一个绝缘体204和位于绝缘体204上的n+型子集电极区。集电极208与基极212交界的耗尽区210。p-型基极212上有一个发射极214。对某些应用来说，希望在绝缘体上建立一个垂直双极晶体管。然而，绝缘体上的硅层必须厚以容纳厚的子集电极层。这样的厚硅层的绝缘体上硅(SOI)技术与采用薄硅SOI技术的SOI互补金属氧化硅(CMOS)不兼容。
附图3显示了一个和SOI CMOS相容的薄硅SOI垂直npn型双极晶体管300。在T.H.Ning在2001年1月10日提交的美国专利申请“可单独使用或在SOI BiCMOS中使用的绝缘体上硅SOI双极晶体管”(序列号为09/757,965)中描述了这样的结构。晶体管300由一个完全耗尽集电极305组成，没有准中性集电极区域，直接在基极306下面没有子集电极区域。由发射极308释放的少数载流子在通过基极层306后，或多或少地向集电极透过区(collector reachthrough)310横向漂移。因此，这种薄SOI完全耗尽集电极晶体管的速度取决于或多或少横向漂移路径的长度。对一个使用250纳米规则设计的晶体管，漂移路径的长度可能大于700纳米，这严重限制了晶体管的速度。
功率晶体管的设计人员一直都在使用SOI技术将晶体管彼此分隔。例如，在“Analysis of new high-voltage bipolar silicon-on-insulator transistor with fully depleted collector”by T.Arnborg andA.Litwin，in IEEE Trans，Elect.Dev.，Vol.42，No.1，pp，172-177，1995一文中，描述了一个SOI基片上的高压npn型双极晶体管。图4简要示出了该现有技术的SOI双极型器件400。作为一个功率器件，在p型基极区域402和n+型集电极接点区域404中间有一个大的分隔，以便在基极402和集电极接点404之间保持一个大的反向偏压。
晶体管400的器件特性受作用于埋置氧化物408下的背面电极406上的电压的影响。晶体管还包含一个在集电极一侧的第一氧化物槽410和在发射极一侧的第二氧化物槽412。具体地，可偏置该背面电极406，在硅和氧化物界面附近产生多数载流子的累积。然而，通过不设置集电极透过区(collector reachthrough)(即连接硅表面的n+集电极接点与埋置氧化物表面408的重掺杂n+区)，在位于硅层底部的多数载流子累积层和位于硅层顶部的n+型集电极接点区404之间有一个高电阻路径。结果，这个现有技术中的多数载流子累积层不能在大量减小晶体管集电极串联电阻方面作为一个有效的子集电极层来发生作用。在没有低电阻集电极透过区的情况下，现有技术的器件不适合制造高速晶体管，无论在硅层集电极部分中有无多数载流子累积层。因此需要有一种双极晶体管结构能够克服现有技术的不足。
发明内容
简单的说，按照本发明，一种电路包含一个双极型晶体管，该晶体管包括作为背面电极的导电区，在该背面电极上的绝缘层和在该绝缘层上的p-型或n-型材料的半体层。所述半导体层包括一个用作集电极的掺杂区和一个用作所述绝缘层和到集电极的接点电极间的透过区的重掺杂区。通过向背面电极施加偏压在集电极中产生多数载流子累积层。
附图说明
附图1按照现有技术展示了一个传统的垂直npn型(n-型发射极，p-型基极，n-型集电极)双极晶体管的示意图。
附图2按照现有技术展示了一个在绝缘体上实现的传统的垂直npn型双极晶体管的示意图。
附图3按照现有技术展示了一个薄硅SOI垂直npn型双极晶体管。
附图4按照现有技术展示了一个SOInpn型双极型器件的示意图。
附图5展示了按照本发明的一个实例的一个npn型晶体管的示意图。
附图6展示了按照本发明的另一个实例的为完全耗尽型集电极npn型双极晶体管设计的晶体管的示意图。
附图7展示了两个晶体管的模拟截止频率的对比。
附图8展示了按照本发明的一个实例的一个npn型晶体管的剖面示意图。
附图9展示了带有一个背面电极比如掺杂硅层的起始SOI晶片。
附图10展示了一个浅沟槽绝缘层形成后的结构示意层。
附图11展示了集电极(n-区)和透过区(reah-through) (n+区域)形成后的结构示意层。
附图12展示了一个氧化层和将作为基极接点层一部分的一个p+多晶硅层沉积后的结构示意图。
附图13展示了基极区窗口蚀刻开启后的结构示意图。
附图14展示了一个硅层和一个后续氧化绝缘层沉积后的结构示意图。
附图15展示了对基极多晶硅层刻图和形成侧壁氧化物后的结构示意图。
附图16展示了开出发射极窗口后的结构示意图。
附图17展示了一个n+多硅层沉积和刻图后的结构示意图。
附图18展示了将接点窗口开到基极(B)和集电极(C)后的结构示意图。
附图19展示了在对基极，发射极，集电极和背面电极分别施加端电压VB，VE，Vc和Vs后的结构示意图。
附图20展示了该器件结构的俯视图。
具体实施方式
附图5展示了按照本发明的一个实例的一个npn型晶体管500结构的示意图。在这个实施例中，SOI垂直双极型晶体管500含有用于接收偏压的背面电极502。晶体管500还包括位于背面电极层502上方的一个绝缘层504。第一个半导体层506位于绝缘层504的上方。该第一层506构成集电极(区512-516)和位于绝缘层504和集电极接点电极520之间的透过区518。在这个实施例中，透过区(reachthrough)是由一种n-型重掺杂半导体物质组成的。
集电极包含有一个准中性区域512，一个耗尽区514，和一个作为电连接到低电阻集电极透过区518的子集电极的n++累积层516。
背面电极502在SOI衬底上形成，累积层516通过在背面电极502上施加电压Vs形成。在传统的垂直型双极晶体管中，累积层516是用作子集电极层的。由于累积层516非常薄，约5纳米，使得在SOI上可以构成一个垂直型双极晶体管与SOI CMOS相容。这第一层506可以有20至2000纳米的厚度。
再参考附图5，传统SOI垂直型双极晶体管的厚的子集电极层，如附图2所示，被累积层516替代。在传统晶体管中，子集电极的掺杂分布不是急剧变化的，因此当晶体管在高电流密度工作时，在掺杂浓度低于峰值掺杂浓度的地方，有与部分子集电极相关的电荷存储(charge storage)。另一方面，设有与累积层相关的少数电荷存储(minority-charge storage)。因此，用一个累积层516作为子集电极可以获得在高电流密度下的工作更快的晶体管。
在图5所示的实施例中，晶体管包括一个基极-集电极二极管，其中集电极层506的厚度大于该基极-集电极二极管的空间电荷区的厚度。还有一种可能是该晶体管包括一个基极-集电极二极管，其中集电极层的厚度小于该基极-集电极二极管的空间电荷区的厚度，如图6所示。还可以颠倒集电极、基极和发射极的导电类型。
在一种实施例中，集电极的第一导电类型为n型，基极的导电类型为p型，背面电极被偏置为接收零或者正值电压。
在一种实施例中，集电极的第一导电类型为p型，基极的导电类型为n型，背面电极被偏置为接收零或者负值电压。
在一个实施例中，基极508可以包括硅锗合金或者另一种硅锗碳合金。另外，导电的背面电极502可以包括掺杂的半导体区，比如p型半导体衬底中的n型阱。
晶体管500最好形成在集成电路中，其中，所述导电背面电极502可以由该集成电路中的多个双极型晶体管共用。所述导电背面电极也可以用电介质层或者p/n结相互电隔离。
参照图6，其中简要图示了根据本发明的另一个实施例，具有完全耗尽型集电极垂直npn双极晶体管设计的晶体管600。该晶体管600包括n+发射极602、p型基极604、集电极606、绝缘层612和背面电极616。集电极606包括耗尽区608、累积层610、n型区614和n+透过区(reachthrough)618。所述集电极606和所述基极604构成一个p/n二极管。该基极-集电极二极管的空间电荷区的厚度大于所述集电极层606的厚度。结果，在基极604下面没有准中性集电极区。
在这种晶体管600中，从发射极602发出、穿过基极层604的少数载流子的漂移路径长度就是基极604和累积层610之间的垂直隔离。该漂移路径一般约为100nm。这样，与已知的没有累积层子集电极的完全耗尽型集电极双极型晶体管(图3)相比，具有累积层子集电极的完全耗尽型集电极双极型晶体管快得多。见图7，这种比较可以从两种晶体管的模拟的截止频率得到证实。
参见图8，其中图示了本发明的一个实施例的剖面图，其包括一个npn晶体管800，该晶体管包括n型多晶硅发射极802、p型基极804、n型集电极806，以及累积(n++)子集电极层808。所述累积子集电极通过一个低电阻n+集电极透过区810电连接到集电极接点电极816。所述n型集电极806可以是完全耗尽的或者非耗尽的，视n型集电极层的掺杂浓度和厚度而定。一个背面电极812连接到所述绝缘体814，用于接受偏压。
本发明可以用任何通用的垂直双极型结构和工艺实现。从图9到图18图示了使用双多晶硅非自对准结构和硅或者硅锗合金(SiGe)的外延淀积用于形成本征基极的制造工艺举例。
图9图示了具有背面电极比如掺杂硅层的起始SOI晶片。
图10图示了在形成浅沟槽隔离后的结构。
图11图示了在形成集电极(n区)和透过区(n+区)后的结构。所述n+透过区接触到埋置的氧化物。
图12图示了淀积氧化物层和p+多晶硅层后的结构，p+多晶硅层将成为基极接点层的一部分。
图13图示了蚀刻出基极区窗口后的结构。
图14图示了硅层和随后的隔离氧化物层的淀积。所述硅层为在所述基极窗口上的晶体，形成所述双极型晶体管的p型基极。
图15图示了在基极多晶硅层被刻图、侧壁氧化物形成之后的结构。
图16图示了开出发射极窗口后的结构。
图17图示了淀积n+多晶硅层并对其刻图后的结构。该多晶硅层成为所述双极型晶体管的发射极。
图18图示了开出到基极(B)和集电极(C)的接点窗口。
图19图示了向基极、发射极、集电极和背面电极分别施加端电压VB、VE、VC和VS。背面电极中的电压(VS)在集电极/埋置氧化物界面附近导致累积层，形成从本征集电极到透过区的低电阻通路。
图20给出了该器件结构的顶视图，其中示出了隔离氧化物、基极窗口、发射极窗口、基极多晶硅、发射极多晶硅以及基极和集电极接点窗口。
因此，尽管这里描述了在目前认为最佳的优选实施例，本领域的普通技术人员会理解，在本发明的精神的范围内可以进行其它的修改。
Claims (18)
1.一个双极晶体管，包含有：
一个导电区，作为用于接受偏压的背面电极；
一个绝缘层，在该背面电极上；
在该绝缘层上的第一半导体层，包含有：
一个集电极，包括在该绝缘层上的第一导电类型的一个掺杂区；和
一个透过区，包含有第一导电类型的重掺杂区，与该掺杂区交界，该透过区位于绝缘层和集电极接点电极之间；
一个基极，包含有第二导电类型的半导体区，位于第一层的掺杂区的上面；
一个发射极，包含有第一导电类型的第三半导体区，位于该基极上；和
一个第一导电类型的累积层，由背面电极接收的偏压形成。
2.如权利要求1所述的双极晶体管，其中所述基极和所述第一半导体层的掺杂区形成一个二极管，该二极管有一个比第一半导体层的掺杂区的厚度要薄的空间电荷区。
3.如权利要求1所述的双极晶体管，其特征在于，所述基极和所述第一半导体层的掺杂区形成一个二极管，该二极管有一个比第一半导体层的掺杂区域厚度还要厚的空间电荷区。
4.如权利要求1所述的双极晶体管，其特征在于，所述第一导电类型为n型，第二导电类型为p型，背面电极接收零或正值电压。
5.如权利要求1所述的双极晶体管，其特征在于，所述第一导电类型是p型，第二导电类型是n型，背面电极接收零或负值电压。
6.如权利要求1所述的双极晶体管，其特征在于，所述第一半导体层的厚度在20至2000纳米的范围内。
7.如权利要求1所述的双极晶体管，其特征在于，所述基极包括硅锗合金。
8.如权利要求1所述的双极晶体管，其特征在于，所述基极包括硅锗碳合金。
9.如权利要求1所述的双极晶体管，其特征在于，作为背面电极的所述导电区包括掺杂的半导体区。
10.如权利要求9所述的双极晶体管，其特征在于，所述掺杂半导体区包括在一个p型半导体衬底中的一个n型阱。
11.如权利要求9所述的双极晶体管，其特征在于，所述掺杂半导体区域为n型半导体衬底中的p型阱。
12.如权利要求1所述的双极晶体管，其特征在于，所述透过区和背面电极相互电连接，集电极的透过区和背面电极基本上有相同的电压。
13.一种电子电路，包含有权利要求1所述的双极晶体管和一个偏置电路，用于提供背面电极接收的偏压。
14.一种集成电路，包含有多个双极晶体管，每个双极晶体管包括：
一个导电区，作为用于接受偏压的背面电极；
一个绝缘层，在该背面电极上；
在该绝缘层上的第一半导体层，包括：
一个集电极，包括在该绝缘层上的第一导电类型的一个掺杂区；和
一个透过区，包括第一导电类型的重掺杂区，与所述掺杂区域交界，该透过区位于绝缘层和集电极接点电极之间；
一个基极，包括第二导电类型的一个半导体区，位于所述第一层的所述掺杂区的上面；
一个发射极，包括第一导电类型的第三半导体区，位于所述基极上；和
一个第一导电类型的累积层，由背面电极接收的偏压形成。
15.如权利要求14所述的集成电路，其特征在于，一个公共导电区用作所有双极晶体管的背面电极。
16.如权利要求14所述的集成电路，其特征在于，每一个作为一个背面电极的导电区被一个或多个电介质区域同其他作为背面电极的导电区电隔离开。
17.如权利要求14所述的集成电路，其特征在于，每一个作为一个背面电极的导电区被一个或多个p/n结同其他作为背面电极的导电区电隔离开。
18.如权利要求1所述的双极晶体管，其特征在于，所述发射极为掺杂多晶硅层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/328,694 | 2002-12-24 | ||
| US10/328,694 US6812533B2 (en) | 2002-12-24 | 2002-12-24 | SOI based bipolar transistor having a majority carrier accumulation layer as subcollector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1512595A true CN1512595A (zh) | 2004-07-14 |
| CN1258229C CN1258229C (zh) | 2006-05-31 |
Family
ID=32594552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101231109A Expired - Lifetime CN1258229C (zh) | 2002-12-24 | 2003-12-17 | 具有多数载流子累积层作为子集电极的双极晶体管 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6812533B2 (zh) |
| JP (1) | JP4608205B2 (zh) |
| KR (1) | KR100576009B1 (zh) |
| CN (1) | CN1258229C (zh) |
| TW (1) | TWI233209B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108010962A (zh) * | 2017-11-29 | 2018-05-08 | 北京工业大学 | 具有高特征频率-击穿电压优值的SOI SiGe异质结双极晶体管 |
| CN108511340A (zh) * | 2018-03-27 | 2018-09-07 | 刘自奇 | 一种横向晶体管及其制作方法 |
| CN110660734A (zh) * | 2018-06-28 | 2020-01-07 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| CN110660811A (zh) * | 2018-06-28 | 2020-01-07 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| US11094599B2 (en) | 2018-06-28 | 2021-08-17 | United Microelectronics Corp. | Semiconductor structure and manufacturing method thereof |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372091B2 (en) * | 2004-01-27 | 2008-05-13 | Micron Technology, Inc. | Selective epitaxy vertical integrated circuit components |
| US7375410B2 (en) | 2004-02-25 | 2008-05-20 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| US7504685B2 (en) | 2005-06-28 | 2009-03-17 | Micron Technology, Inc. | Oxide epitaxial isolation |
| KR101420828B1 (ko) * | 2007-11-08 | 2014-07-21 | 삼성전자주식회사 | 전압 공급 장치 및 그것을 포함한 불휘발성 메모리 장치 |
| US8927380B2 (en) | 2012-02-08 | 2015-01-06 | International Business Machines Corporation | SOI bipolar junction transistor with substrate bias voltages |
| US8912569B2 (en) * | 2012-07-27 | 2014-12-16 | Freescale Semiconductor, Inc. | Hybrid transistor |
| US20140347135A1 (en) | 2013-05-23 | 2014-11-27 | Nxp B.V. | Bipolar transistors with control of electric field |
| US9553145B2 (en) | 2014-09-03 | 2017-01-24 | Globalfoundries Inc. | Lateral bipolar junction transistors on a silicon-on-insulator substrate with a thin device layer thickness |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02327A (ja) * | 1987-10-09 | 1990-01-05 | Fujitsu Ltd | 半導体装置 |
| JPH08111421A (ja) * | 1990-11-30 | 1996-04-30 | Nec Corp | 半導体装置 |
| DE4418206C2 (de) * | 1994-05-25 | 1999-01-14 | Siemens Ag | CMOS-kompatibler Bipolartransistor und Herstellungsverfahren desselben |
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
-
2002
- 2002-12-24 US US10/328,694 patent/US6812533B2/en not_active Expired - Lifetime
-
2003
- 2003-10-30 TW TW092130325A patent/TWI233209B/zh not_active IP Right Cessation
- 2003-11-21 KR KR1020030082838A patent/KR100576009B1/ko not_active IP Right Cessation
- 2003-12-17 CN CNB2003101231109A patent/CN1258229C/zh not_active Expired - Lifetime
- 2003-12-19 JP JP2003423794A patent/JP4608205B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108010962A (zh) * | 2017-11-29 | 2018-05-08 | 北京工业大学 | 具有高特征频率-击穿电压优值的SOI SiGe异质结双极晶体管 |
| CN108010962B (zh) * | 2017-11-29 | 2020-06-19 | 北京工业大学 | 具有高特征频率-击穿电压优值的SOI SiGe异质结双极晶体管 |
| CN108511340A (zh) * | 2018-03-27 | 2018-09-07 | 刘自奇 | 一种横向晶体管及其制作方法 |
| CN110660734A (zh) * | 2018-06-28 | 2020-01-07 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| CN110660811A (zh) * | 2018-06-28 | 2020-01-07 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| CN111554734A (zh) * | 2018-06-28 | 2020-08-18 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| US11094599B2 (en) | 2018-06-28 | 2021-08-17 | United Microelectronics Corp. | Semiconductor structure and manufacturing method thereof |
| US11152485B2 (en) | 2018-06-28 | 2021-10-19 | United Microelectronics Corp. | Semiconductor structure and manufacturing method thereof |
| US11152484B2 (en) | 2018-06-28 | 2021-10-19 | United Microelectronics Corp. | Semiconductor structure and manufacturing method thereof |
| CN110660734B (zh) * | 2018-06-28 | 2022-05-17 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100576009B1 (ko) | 2006-05-02 |
| TW200419798A (en) | 2004-10-01 |
| CN1258229C (zh) | 2006-05-31 |
| TWI233209B (en) | 2005-05-21 |
| US20040119136A1 (en) | 2004-06-24 |
| US6812533B2 (en) | 2004-11-02 |
| JP4608205B2 (ja) | 2011-01-12 |
| KR20040057911A (ko) | 2004-07-02 |
| JP2004207733A (ja) | 2004-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1040814C (zh) | 一种用于半导体器件的表面耐压区 | |
| CN103681866B (zh) | 场效应半导体器件及其制造方法 | |
| CN1156899C (zh) | 形成异质结双极晶体管的硅-锗基区的方法 | |
| CN1211843C (zh) | 形成沟槽金属氧化物半导体器件和端子结构的方法 | |
| CN1209822C (zh) | 沟槽金属氧化物半导体器件和端子结构 | |
| CN1258229C (zh) | 具有多数载流子累积层作为子集电极的双极晶体管 | |
| US5200632A (en) | Conductivity modulation mosfet | |
| CN1225796C (zh) | 双载子晶体管及其制造方法 | |
| CN1738057A (zh) | 具有增强的屏蔽结构的金属氧化物半导体器件 | |
| CN1308774A (zh) | 碳化硅水平沟道缓冲栅极半导体器件 | |
| CN1374703A (zh) | 具有绝缘栅型双极晶体管的半导体器件及其制造方法 | |
| CN1589499A (zh) | 具有多晶硅源极接触结构的沟槽mosfet器件 | |
| JP2016510514A (ja) | 窒化物パワーデバイスおよびその製造方法 | |
| US5270230A (en) | Method for making a conductivity modulation MOSFET | |
| KR20010006559A (ko) | 실리콘 카바이드 전계제어 바이폴라 스위치 | |
| JP2743057B2 (ja) | 半導体装置 | |
| US5264378A (en) | Method for making a conductivity modulation MOSFET | |
| CN1505168A (zh) | 制备窄掺杂剖面高性能半导体器件的结构和方法 | |
| CN1841677A (zh) | 肖特基二极管及制作方法 | |
| CN1266750C (zh) | 在绝缘衬底上形成的场效应晶体管以及集成电路 | |
| CN1799144A (zh) | 半导体器件的端子结构及其制造方法 | |
| CN1625809A (zh) | 半导体器件及其制造方法 | |
| CN1751396A (zh) | 半导体器件及其制造方法 | |
| US20220246744A1 (en) | Transistor device and method of manufacturing | |
| CN1452225A (zh) | 绝缘栅薄膜晶体管及其控制系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1063378 Country of ref document: HK |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: WD Ref document number: 1063378 Country of ref document: HK |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20171127 Address after: Grand Cayman, Cayman Islands Patentee after: GLOBALFOUNDRIES INC. Address before: American New York Patentee before: Core USA second LLC Effective date of registration: 20171127 Address after: American New York Patentee after: Core USA second LLC Address before: American New York Patentee before: International Business Machines Corp. |
|
| TR01 | Transfer of patent right | ||
| CX01 | Expiry of patent term |
Granted publication date: 20060531 |
|
| CX01 | Expiry of patent term |