KR20040057911A - 바이폴라 트랜지스터, 전자 회로 및 집적 회로 - Google Patents
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- 238000009825 accumulation Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims description 19
- 239000012212 insulator Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910001339 C alloy Inorganic materials 0.000 claims description 2
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000000151 deposition Methods 0.000 description 9
- 230000008021 deposition Effects 0.000 description 7
- 238000000059 patterning Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
전자 회로는 도전성 후방 전극, 도전성 후방 전극 상의 절연체 층 및 절연체 층 상의 n형 또는 p형 재료를 포함하는 바이폴라 트랜지스터(bipolar transistor)를 포함한다. 반도체 층은 콜렉터로서 이용되는 도핑된 영역 및 도핑된 영역에 인접하여 절연체 층 및 콜렉터의 컨택트 전극 사이의 리치스루(reachthrough)로서 이용되는 고도로 도핑된 영역을 포함한다. 다수 캐리어 축적 층(majority-carrier accumulation layer)은 후방 전극에 대해 바이어스 전압(Vs)을 인가하는 것에 의해서 콜렉터의 도핑된 영역 내의 절연체에 인접하게 유도될 수 있다.
Description
개시된 본 발명은 대체로 반도체 장치 분야에 관한 것으로, 보다 구체적으로는 바이폴라 트랜지스터(bipolar transistor) 분야에 관한 것이다.
도 1을 참조하면, 개략적으로 도시된 종래의 수직 npn(n형 에미터(emitter), p형 베이스(base), n형 콜렉터(collector)) 바이폴라 트랜지스터(100)는 콜렉터(C)(104)의 하부에 고도로 도핑된 매립형 서브콜렉터(subcollector : SC)(102)를 갖는다. 서브콜렉터 층(102)은 통상적으로 대략 2000 나노미터(nm)로 상당히 두꺼워서 콜렉터 직렬 저항(collector series resistance)을 최소화한다.콜렉터 직렬 저항을 감소시키는데 서브콜렉터가 효율적이라는 것을 확인하기 위해서, 서브콜렉터 층(102) 및 실리콘 표면의 상부에 위치되는 콜렉터 컨택트 전극(collector contact electrode)(108) 사이에 저 저항 접속을 제공하는 콜렉터 리치스루 영역(collector reachthrough region)(106)이 존재한다. 콜렉터 리치스루(106)는, 일반적으로 콜렉터 및 서브콜렉터와 동일한 타입의 고도로 도핑된 반도체 영역이다. 또한, 도 1에 도시된 수직 npn 트랜지스터에서는, n+ 리치스루가 도시되어 있다. 트랜지스터(100)는 또한 콜렉터(104) 상부에 위치된 베이스 층(110) 및 베이스(110) 상부에 위치된 에미터(112)를 포함한다. 베이스(110) 및 콜렉터(104) 사이에 형성된 p/n 다이오드와 연관되어, 공핍 영역(depletion region)(114)으로도 지칭되는 공간 전하 영역(space-charge region)이 존재한다. 전형적인 바이폴라 트랜지스터에서, 이 공핍 영역은 대개 베이스-콜렉터 다이오드의 비교적 약하게 도핑된 콜렉터로 형성된다. 그러므로, 콜렉터(104)는 공간 전하 영역(114) 및 준 중립 영역(quasi-neutral region)(118)으로 이루어진다. 서브콜렉터(102)는 p형 기판(116) 상에 위치된다.
도 2를 참조하면, 절연체(204) 상에 형성된 종래의 npn 바이폴라 트랜지스터(200)가 개략적으로 도시되어 있다. 트랜지스터(200)는 기판(202), 절연체(204) 및 절연체(204) 상의 n+ 서브콜렉터 영역(206)을 포함한다. 콜렉터(208)는 베이스(212)에 인접하는 공핍 영역(210)을 포함한다. 에미터(214)는 p형 베이스(212) 상에 위치된다. 몇몇 애플리케이션에서, 절연체 상에 수직 바이폴라 트랜지스터를 형성하는 것이 바람직하다. 그러나, 절연체 상의 실리콘 층은 두꺼운 서브콜렉터 층에 부합되도록 두꺼워야한다. 이러한 두꺼운 실리콘의 실리콘-온-인슐레이터(Silicon-on-Insulator : SOI) 기법은, 얇은 실리콘 SOI 기법을 채용하는 SOI CMOS(Complementary Metal-Oxide Silicon)에 적합하지 않다.
도 3을 참조하면, SOI CMOS에 적합한 얇은 실리콘 SOI 수직 npn 바이폴라 트랜지스터(300)가 도시되어 있다. 이러한 구조물은, 2001.01.10에 제출된 T.H. Ning에 의한 "Silicon-on-insulator(SOI) bipolar transistor useful alone or in SOI BiCMOS"(미국 특허 출원 번호 제 09/757,965 호)에 논의되어 있다. 트랜지스터(300)는 준 중립 콜렉터 영역(quasi-neutral collector region) 및 베이스(306) 바로 아래의 서브콜렉터 영역이 없는 완전히 공핍된 콜렉터(305)를 포함한다. 베이스 층(306)을 통과한 후에, 에미터(308)로부터 주입된 소수 캐리어(minority carrier)는 콜렉터 리치스루(310)를 향해서 어느 정도 수평 방향으로 이동할 것이다. 그러므로, 이 얇은 SOI 완전 공핍형 콜렉터 트랜지스터(300)의 속도는, 어느 정도의 수평적 이동 경로의 길이에 의존한다. 250nm 기준을 이용하여 설계된 트랜지스터에 있어서, 이동 경로 길이는 700nm 이상일 수 있어 트랜지스터 속도를 심하게 제한할 수 있다.
전력 트랜지스터 설계자는 하나의 트랜지스터를 다른 트랜지스터로부터 절연하기 위해서 SOI 기법을 이용해왔다. 예를 들면, SOI 기판 상의 고 전압 npn 바이폴라 트랜지스터는 T. Arnborg 및 A. Litwin에 의한 출판물인 "Analysis of new high-voltage bipolar silicon-on-insulator transistor with fully depleted collector"(IEEE Trans. Elect. Dev., Vol.42, No.1, pp.172-177, 1995)에 설명되어 있다. 도 4는 종래 기술의 SOI 바이폴라 장치(400)를 개략적으로 도시한다. 전력 장치에서, 베이스(402) 및 콜렉터 컨택트(404) 사이에 큰 역방향 바이어스 전압을 유지하기 위해서, p형 베이스 영역(402) 및 n+ 콜렉터 컨택트 영역(404) 사이의 거리를 크게 한다.
트랜지스터(400)의 장치 특성은, 매립형 산화물(buried oxide)(408) 아래의 후방 전극(back electrode)(406)에 전압을 인가하는 것에 의해서 영향을 받을 수 있다. 또한, 트랜지스터(400)는 콜렉터 측 상의 제 1 산화물 트렌치(410) 및 에미터 측 상의 제 2 산화물 트렌치(412)를 포함한다.
특히, 후방 전극(406)은 바이어스되어 실리콘 산화물 인터페이스(silicon-oxide interface) 근방에 다수 캐리어 축적(majority carrier accumulation)을 유발할 수 있다. 그러나, 콜렉터 리치스루를 갖지 않는 것에 의해서(즉, 고도로 도핑된 n+ 영역이 실리콘 표면의 n+ 콜렉터 컨택트(404)와 매립된 산화물 표면(408) 사이에서 접속함), 실리콘 층의 하단에 위치되는 다수 캐리어 축적 층(majority carrier accumulation layer)과 실리콘 층의 상부에 위치되는 n+ 콜렉터 컨택트(404) 사이에 고 저항 경로가 존재한다. 결과적으로, 이 종래 기술의 다수 캐리어 축적 층은 트랜지스터의 콜렉터 직렬 저항을 실질적으로 감소시키는 유효 서브콜렉터 층으로서 기능하지 않는다. 저 저항 콜렉터 리치스루가 없으면, 실리콘 층의 콜렉터 부분 내에 다수 캐리어 축적 층을 가지고 있는지 여부에 관계없이, 종래 기술의 장치는 고속 트랜지스터를 형성하는 데 적합하지 않다. 그러므로, 종래 기술의 단점을 극복하는 바이폴라 트랜지스터 구조물이 필요하게 된다.
간략하게, 본 발명에 따르면, 전자 회로는 후방 전극으로서 기능하는 도전성 영역, 후방 전극 상의 절연체 층 및 절연체 층 상의 n형 또는 p형 재료로 된 반도체 층을 포함하는 바이폴라 트랜지스터를 포함한다. 반도체 층은 콜렉터로서 이용되는 도핑된 영역, 및 절연체 층 및 콜렉터로의 컨택트 전극 사이의 리치스루로서 이용되는 고도로 도핑된 영역을 포함한다. 후방 전극에 대해 바이어스 전압(Vs)을 인가하는 것에 의해서 콜렉터 내에 다수 캐리어 축적 층을 유도할 수 있다.
도 1은 종래 기술에 따른 종래의 수직 npn(n형 에미터, p형 베이스, n형 콜렉터) 바이폴라 트랜지스터를 개략적으로 도시하는 도면,
도 2는 종래 기술에 따라 절연체 상에 형성된 종래의 npn 바이폴라 트랜지스터를 개략적으로 도시하는 도면,
도 3은 종래 기술에 따른 얇은 실리콘 SOI 수직 npn 바이폴라 트랜지스터를 도시하는 도면,
도 4는 종래 기술에 따른 SOI npn 바이폴라 장치의 개략도,
도 5는 본 발명의 실시예에 따른 npn 트랜지스터를 개략적으로 도시하는 도면,
도 6은 본 발명의 다른 실시예에 따른 완전히 공핍된 콜렉터 수직 npn 바이폴라 트랜지스터를 갖는 트랜지스터를 개략적으로 도시하는 도면,
도 7은 2개의 트랜지스터의 모의 컷오프 주파수(cutoff frequencies)의 비교를 도시하는 도면,
도 8은 본 발명의 실시예에 따른 npn 트랜지스터의 개략적인 단면도,
도 9는 도핑된 실리콘 층 등의 후방 전극을 갖는 개시(starting) SOI 웨이퍼를 도시하는 도면,
도 10은 얕은 트렌치 절연을 형성한 후의 개략적인 구조물을 도시하는 도면,
도 11은 콜렉터(n영역) 및 리치스루(n+영역)의 형성 이후의 개략적인 구조물을 도시하는 도면,
도 12는 베이스 컨택트 층의 부분이 되는 산화물 층 및 p+ 폴리실리콘 층의 증착 후의 개략적인 구조물을 도시하는 도면,
도 13은 베이스 영역의 윈도우를 에칭하여 개방한 후의 개략적인 구조물을 도시하는 도면,
도 14는 실리콘 층의 증착 및 후속적인 절연 산화물 층의 증착 후의 개략적인 구조물을 도시하는 도면,
도 15는 베이스 폴리실리콘 층을 패터닝하고 측벽 산화물을 형성한 후의 개략적인 구조물을 도시하는 도면,
도 16은 에미터 윈도우가 개방된 후의 개략적인 구조물을 도시하는 도면,
도 17은 n+ 폴리실리콘 층을 증착하고 패터닝한 후의 개략적인 구조물을 도시하는 도면,
도 18은 베이스(B) 및 콜렉터(C)에 컨택트 윈도우를 개방한 후의 개략적인 구조물을 도시하는 도면,
도 19는 베이스, 에미터, 콜렉터 및 후방 전극에 제각기 단말 전압(terminalvoltage)인 VB, VE, VC, VS를 인가한 후의 개략적인 구조물을 도시하는 도면,
도 20은 장치 구조물의 평면도를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
100, 200, 300, 400, 500, 600, 800 : 트랜지스터
406, 502, 616, 812 : 후방 전극
602, 802 : 에미터 604, 804 : p형 베이스
606, 806 : n형 콜렉터
도 5를 참조하면, 본 발명의 실시예에 따른 npn 트랜지스터(500)를 개략적으로 도시한다. 이 실시예에서, SOI 수직 바이폴라 트랜지스터(500)는 바이어스 전압(Vs)을 수신하기 위한 후방 전극(502)을 포함한다. 트랜지스터(500)는 후방 전극 층(502) 상에 위치되는 절연체 층(504)을 포함한다. 제 1 반도체 층(506)은 절연체 층(504) 상에 위치된다. 이 제 1 층(506)은 절연체 층(504) 및 콜렉터 컨택트 전극(520) 사이에 배치된 콜렉터(영역(512) 내지 영역(516)) 및 리치스루(518)를 포함한다. 이 실시예에서 리치스루는 n형의 고도로 도핑된 반도체 재료로 이루어진다.
콜렉터는 준-중립 영역(quasi-neutral region)(512), 공핍 영역(depletion region)(514), 및 저 저항 콜렉터 리치스루(518)에 전기적으로 접속되는 서브콜렉터로서 n++ 축적 층(516)을 포함한다.
후방 전극(502)은 SOI의 기판 내에 형성되고, 축적 층(516)은 후방 전극(502)에 전압(Vs)을 인가하는 것에 의해서 형성된다. 축적 층(516)은 종래의 수직 바이폴라 트랜지스터 내의 서브콜렉터 층의 용도를 제공한다. 축적 층(516)은 5nm 정도로 매우 얇기 때문에, 수직 바이폴라 트랜지스터가 SOI 상에 형성될 수 있게 하고, 이는 SOI CMOS에 적합하다. 제 1 층(506)은 20 내지 2000 나노미터 등의 두께일 수 있다.
도 5를 다시 참조하면, 도 2에 도시되는 종래의 SOI 수직 바이폴라 트랜지스터의 두꺼운 서브콜렉터 층을 축적 층(516)으로 대체하였다. 종래의 트랜지스터에 있어서, 서브콜렉터의 도핑 프로파일은 계단형(abrupt)이 아니므로, 트랜지스터가 고 전류 밀도로 구동될 때, 도핑 농도가 최대 도핑 농도보다 낮은 서브콜렉터의 부분과 연관되는 전하 저장이 존재한다. 반면에, 축적 층과 연관된 소수 캐리어 저장은 존재하지 않는다. 그러므로, 서브콜렉터로서 축적 층(516)을 이용하면 고 전류 밀도에서 더 빠르게 트랜지스터가 구동될 수 있게 된다.
도 5에 도시된 실시예에서, 트랜지스터는 베이스-콜렉터 다이오드(base-collector diode)의 공간 전하 영역의 두께보다 더 큰 두께를 갖는 콜렉터 층(506)을 포함하는 베이스-콜렉터 다이오드를 포함한다. 또한, 도 6에 도시된 바와 같이, 트랜지스터는 베이스-콜렉터 다이오드의 공간 전하 영역의 두께보다 더 작은 두께를 갖는 콜렉터 층을 포함하는 베이스-콜렉터 다이오드를 포함할 수 있다. 추가적으로 콜렉터, 베이스 및 에미터의 도전성 타입을 역으로 하는 것도 가능하다.
콜렉터의 제 1 도전성 타입이 n형이고, 베이스의 도전성 타입이 p형인 실시예에서, 후방 전극은 바이어스되어 영 또는 양의 값의 전압을 수신한다.
콜렉터의 제 1 도전성 타입은 p형이고 베이스의 도전성 타입은 n형인 실시예에서, 후방 전극은 바이어스되어 영 또는 음의 값의 전압을 수신한다.
일실시예에서 베이스(508)는 실리콘-게르마늄 합금 및 그 외에, 실리콘-게르마늄-탄소 합금을 포함할 수 있다. 더욱이, 도전성 후방 전극(502)은 p형 반도체 기판 내의 n형 웰(well) 등의 도핑된 반도체 영역을 포함할 수 있다.
트랜지스터(500)는 도전성 후방 전극(502)이 집적 회로 내의 복수의 바이폴라 트랜지스터에 대해 공통이 되는 집적 회로 내에 형성되는 것이 바람직하다. 또한, 도전성 후방 전극은 유전체 층 또는 p/n 접합(p/n junction)으로부터 서로 전기적으로 절연될 수 있다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 완전히 공핍된 콜렉터 수직 npn 바이폴라 트랜지스터 설계를 갖는 트랜지스터(600)의 개략도가 도시되어 있다. 트랜지스터(600)는 n+ 에미터(602), p형 베이스(604), 콜렉터(606), 절연체 층(612), 및 후방 전극(616)을 포함한다. 콜렉터(606)는 공핍 영역(608), 축적 층(610), n형 영역(614) 및 n+ 리치스루(618)를 포함한다. 콜렉터(606) 및 베이스(604)는 p/n 다이오드를 형성한다. 이 베이스-콜렉터 다이오드의 공간 전하 영역의 두께는 콜렉터 층(606)의 두께보다 더 크다. 결과적으로, 베이스(604) 아래에는 준 중립 콜렉터 영역이 존재하지 않는다.
이 트랜지스터(600)에서, 에미터(602)로부터 주입되어 베이스 층(604)을 통과하는 소수 캐리어의 이동 경로 길이는, 간단하게는 베이스(604) 및 축적 층(610)사이의 수직 간격이다. 이 이동 경로는 전형적으로 대략 100㎚이다. 그러므로, 알려져 있는 축적 층 서브콜렉터(도 3)를 갖지 않는 완전히 공핍된 콜렉터 바이폴라 트랜지스터와 비교하면, 축적 층 서브콜렉터를 갖는 완전 공핍형 콜렉터 바이폴라 트랜지스터는 상당히 빠르다. 도 7을 참조하면, 이 비교는 2개의 트랜지스터의 모의 컷오프 주파수(cutoff frequencies)로부터 확인될 수 있다.
도 8을 참조하면, n형 폴리실리콘 에미터(802), p형 베이스(804) 및 n형 콜렉터(806)를 포함하는 npn 트랜지스터(800) 및 축적 (n++) 서브콜렉터 층(808)을 포함하는 본 발명의 실시예의 개략적인 단면도가 도시되어 있다. 축적 서브콜렉터는 저 저항 n+ 콜렉터 리치스루(810)에 의해서 콜렉터 컨택트 전극(816)에 전기적으로 접속된다. n형 콜렉터(806)는 n형 콜렉터 층의 도핑 농도 및 두께에 따라서 완전히 공핍되거나 공핍되지 않을 수 있다. 후방 전극(812)은 바이어스 전압을 수신하기 위해서 절연체(814)에 접속된다.
본 발명은 임의의 공통적으로 이용되는 수직 바이폴라 구조물 및 프로세스로 구현될 수 있다. 진성 베이스(intrinsic base)를 형성하기 위한 2중 폴리실리콘 비 자기 정렬 구조물(double-poly-silicon non-self-aligned structure) 및 실리콘이나 실리콘 게르마늄(SiGe) 합금의 에피택셜 증착(epitaxial deposition)을 이용하는 표본 제조 프로세스를 도 9 내지 도 18에 도시한다.
도 9는 도핑된 실리콘 층 등의 후방 전극을 갖는 개시(starting) SOI 웨이퍼를 도시한다.
도 10은 얕은 트렌치 절연을 형성한 후의 구조물을 도시한다.
도 11은 콜렉터(n-영역) 및 리치스루(n+영역)의 형성 이후의 구조물을 도시한다. n+ 리치스루는 매립된 산화물에 접촉된다.
도 12는 베이스 컨택트 층의 부분이 될 산화물 층 및 p+ 폴리실리콘 층 증착 이후의 구조물을 도시한다.
도 13은 베이스 영역 윈도우를 에칭하여 개방한 후의 구조물을 도시한다.
도 14는 실리콘 층의 증착 및 후속적인 절연 산화물 층의 증착을 도시한다. 실리콘 층은 베이스 윈도우 상의 결정질이며 바이폴라 트랜지스터의 p형 베이스를 형성한다.
도 15는 베이스 폴리실리콘 층을 패터닝하고 측벽 산화물을 형성한 후의 구조물을 도시한다.
도 16은 에미터 윈도우가 개방된 후의 구조물을 도시한다.
도 17은 n+ 폴리실리콘 층을 증착하고 패터닝한 후의 구조물을 도시한다.
도 18은 베이스(B) 및 콜렉터(C)에 컨택트 윈도우를 개방한 것을 도시한다.
도 19는 베이스, 에미터, 콜렉터 및 후방 전극에 제각기 단말 전압(VB, VE, VC, VS)을 인가한 것을 도시한다. 후방 전극(Vs) 내의 전압은 콜렉터/매립된 산화물 인터페이스 근방에 축적 층을 유도하고 진성 콜렉터로부터 리치스루까지 저 저항 경로를 형성한다.
도 20은 절연 산화물, 베이스 윈도우, 에미터 윈도우, 베이스 폴리실리콘, 에미터 폴리실리콘 및 베이스와 콜렉터 컨택트 윈도우를 나타내는 장치 구조물의평면도를 제시한다.
그러므로, 바람직한 실시예로서 현재 고려되는 것을 설명하는 한편, 당업자라면 본 발명의 정신을 벗어나지 않는 범주 내에서 다른 수정이 가능할 것임을 이해할 수 있을 것이다.
본 발명에 의하면, 고속 트랜지스터를 형성하는 데 적합한 바이폴라 트랜지스터 구조물로서 축적 층 서브콜렉터를 갖는 완전 공핍형 콜렉터 바이폴라 트랜지스터를 제공한다.
Claims (18)
- 바이어스 전압(bias voltage)을 수신하기 위한 후방 전극(back electrode)으로서 기능하는 도전성 영역(conductive region)과,상기 후방 전극 상에 위치되는 절연층과,상기 절연층 상에 위치되어 제 1 도전성 타입의 도핑된 영역을 포함하는 콜렉터 및 상기 도핑된 영역에 인접하는 상기 제 1 도전성 타입의 고도로 도핑된 영역(heavily doped region)을 포함하는 리치스루(reachthrough)-상기 리치스루는 상기 절연체 층 및 콜렉터 컨택트 전극(collector contact electrode) 사이에 배치됨-를 포함하는 상기 절연층 상에 위치된 제 1 반도체 층과,상기 제 1 반도체 층의 상기 도핑된 영역 상에 위치되는 제 2 도전성 타입의 반도체 영역을 포함하는 베이스(base)와,상기 베이스 상에 위치되는 상기 제 1 도전성 타입의 제 3 반도체 영역을 포함하는 에미터(emitter)와,상기 후방 전극에서 수신되는 상기 바이어스 전압에 의해서 유도되는 상기 제 1 도전성 타입의 축적 층(accumulation layer)을 포함하는 바이폴라 트랜지스터(bipolar transistor).
- 제 1 항에 있어서,상기 베이스 및 상기 제 1 반도체 층의 상기 도핑된 영역은 다이오드를 형성하고, 상기 다이오드는 상기 제 1 반도체 층의 상기 도핑된 영역의 두께보다 더 작은 두께의 공간 전하 영역(space-charge region)을 갖는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 베이스 및 상기 제 1 반도체 층의 상기 도핑된 영역은 다이오드를 형성하고, 상기 다이오드는 상기 제 1 반도체 층의 상기 도핑된 영역 두께보다 더 큰 두께의 공간 전하 영역을 갖는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 1 도전성 타입은 n형이고 상기 제 2 도전성 타입은 p형이며, 상기 후방 전극은 영 또는 양의 값의 전압을 수신하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 1 도전성 타입은 p형이고 상기 제 2 도전성 타입은 n형이며, 상기 후방 전극은 영 또는 음의 값의 전압을 수신하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 1 반도체 층은 20 내지 2000 나노미터 범위의 두께를 포함하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 베이스는 실리콘 게르마늄 합금을 포함하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 베이스는 실리콘-게르마늄-탄소 합금을 포함하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 도전성 영역은 도핑된 반도체 영역을 포함하는 후방 전극으로서 기능하는 바이폴라 트랜지스터.
- 제 9 항에 있어서,상기 도핑된 반도체 영역은 p형 반도체 기판 내에 n형 웰(well)을 포함하는 바이폴라 트랜지스터.
- 제 9 항에 있어서,상기 도핑된 반도체 영역은 n형 반도체 기판 내의 p형 웰인 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 리치스루 및 상기 후방 전극은 함께 전기적으로 접속되고, 상기 콜렉터의 상기 리치스루 및 후방 전극은 실질적으로 동일 전압을 갖는 바이폴라 트랜지스터.
- 청구항 1에 기재된 바이폴라 트랜지스터 및 상기 후방 전극에서 수신된 바이어스 전압(bias voltage)을 제공하기 위한 바이어스 회로(biasing circuit)를 포함하는 전자 회로.
- 바이어스 전압을 수신하기 위한 후방 전극으로서 기능하는 도전성 영역과,상기 후방 전극 상에 위치되는 절연층과,상기 절연층 상에 위치되어 제 1 도전성 타입의 도핑된 영역을 포함하는 콜렉터 및 상기 도핑된 영역에 인접하는 상기 제 1 도전성 타입의 고도로 도핑된 영역을 포함하는 리치스루-상기 리치스루는 상기 절연체 층 및 콜렉터 컨택트 전극 사이에 배치됨-를 포함하는 상기 절연층 상에 위치된 제 1 반도체 층과,상기 제 1 층의 상기 도핑된 영역 상에 위치되는 제 2 도전성 타입의 반도체 영역을 포함하는 베이스와,상기 베이스 상에 위치되는 상기 제 1 도전성 타입의 제 3 반도체 영역을 포함하는 에미터와,상기 후방 전극에서 수신되는 상기 바이어스 전압에 의해서 유도되는 상기 제 1 도전성 타입의 축적 층을 포함하는 복수의 바이폴라 트랜지스터를 포함하는 집적 회로.
- 제 14 항에 있어서,하나의 공통 도전성 영역은 모든 바이폴라 트랜지스터에 대한 후방 전극으로서 기능하는 집적 회로.
- 제 14 항에 있어서,후방 전극으로서 기능하는 각 도전성 영역은, 하나 이상의 유전 영역(dielectric regions)에 의해서 후방 전극으로서 기능하는 다른 도전성 영역으로부터 전기적으로 절연되는 집적 회로.
- 제 14 항에 있어서,후방 전극으로서 기능하는 각 도전성 영역은 하나 이상의 p/n 접합에 의해서 후방 전극으로서 기능하는 다른 도전성 영역으로부터 전기적으로 절연되는 집적 회로.
- 제 1 항에 있어서,상기 에미터는 도핑된 폴리실리콘 층인 바이폴라 트랜지스터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/328,694 US6812533B2 (en) | 2002-12-24 | 2002-12-24 | SOI based bipolar transistor having a majority carrier accumulation layer as subcollector |
| US10/328,694 | 2002-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040057911A true KR20040057911A (ko) | 2004-07-02 |
| KR100576009B1 KR100576009B1 (ko) | 2006-05-02 |
Family
ID=32594552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030082838A KR100576009B1 (ko) | 2002-12-24 | 2003-11-21 | 바이폴라 트랜지스터, 전자 회로 및 집적 회로 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6812533B2 (ko) |
| JP (1) | JP4608205B2 (ko) |
| KR (1) | KR100576009B1 (ko) |
| CN (1) | CN1258229C (ko) |
| TW (1) | TWI233209B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101420828B1 (ko) * | 2007-11-08 | 2014-07-21 | 삼성전자주식회사 | 전압 공급 장치 및 그것을 포함한 불휘발성 메모리 장치 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372091B2 (en) * | 2004-01-27 | 2008-05-13 | Micron Technology, Inc. | Selective epitaxy vertical integrated circuit components |
| US7375410B2 (en) * | 2004-02-25 | 2008-05-20 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| US7504685B2 (en) | 2005-06-28 | 2009-03-17 | Micron Technology, Inc. | Oxide epitaxial isolation |
| US8927380B2 (en) * | 2012-02-08 | 2015-01-06 | International Business Machines Corporation | SOI bipolar junction transistor with substrate bias voltages |
| US8912569B2 (en) * | 2012-07-27 | 2014-12-16 | Freescale Semiconductor, Inc. | Hybrid transistor |
| US20140347135A1 (en) | 2013-05-23 | 2014-11-27 | Nxp B.V. | Bipolar transistors with control of electric field |
| US9553145B2 (en) | 2014-09-03 | 2017-01-24 | Globalfoundries Inc. | Lateral bipolar junction transistors on a silicon-on-insulator substrate with a thin device layer thickness |
| CN108010962B (zh) * | 2017-11-29 | 2020-06-19 | 北京工业大学 | 具有高特征频率-击穿电压优值的SOI SiGe异质结双极晶体管 |
| CN108511340A (zh) * | 2018-03-27 | 2018-09-07 | 刘自奇 | 一种横向晶体管及其制作方法 |
| US11094599B2 (en) | 2018-06-28 | 2021-08-17 | United Microelectronics Corp. | Semiconductor structure and manufacturing method thereof |
| CN110660811A (zh) * | 2018-06-28 | 2020-01-07 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| CN110660734B (zh) * | 2018-06-28 | 2022-05-17 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02327A (ja) * | 1987-10-09 | 1990-01-05 | Fujitsu Ltd | 半導体装置 |
| JPH08111421A (ja) * | 1990-11-30 | 1996-04-30 | Nec Corp | 半導体装置 |
| DE4418206C2 (de) * | 1994-05-25 | 1999-01-14 | Siemens Ag | CMOS-kompatibler Bipolartransistor und Herstellungsverfahren desselben |
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
-
2002
- 2002-12-24 US US10/328,694 patent/US6812533B2/en not_active Expired - Lifetime
-
2003
- 2003-10-30 TW TW092130325A patent/TWI233209B/zh not_active IP Right Cessation
- 2003-11-21 KR KR1020030082838A patent/KR100576009B1/ko not_active IP Right Cessation
- 2003-12-17 CN CNB2003101231109A patent/CN1258229C/zh not_active Expired - Lifetime
- 2003-12-19 JP JP2003423794A patent/JP4608205B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101420828B1 (ko) * | 2007-11-08 | 2014-07-21 | 삼성전자주식회사 | 전압 공급 장치 및 그것을 포함한 불휘발성 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI233209B (en) | 2005-05-21 |
| CN1512595A (zh) | 2004-07-14 |
| JP4608205B2 (ja) | 2011-01-12 |
| US20040119136A1 (en) | 2004-06-24 |
| CN1258229C (zh) | 2006-05-31 |
| US6812533B2 (en) | 2004-11-02 |
| TW200419798A (en) | 2004-10-01 |
| KR100576009B1 (ko) | 2006-05-02 |
| JP2004207733A (ja) | 2004-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130327 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140326 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |