CN1512544A - 能防止图案崩坏的半导体装置 - Google Patents

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Abstract

本发明涉及一种能防止图案崩坏的半导体装置，能防止在图案更脆弱的单元边缘区域内发生图案崩坏的现象。在本发明半导体装置中，晶片的边缘区域中的图案密度低于中心区域中的图案密度，其包括：以一预定距离配置在该晶片的该中心区域中的多个条型图案；在该边缘区域内形成的多个虚设图案；以及用于将该等条型图案中至少两个条型图案互相耦合的多个连接图案，其中该等多个虚设图案的该等连接图案以锯齿形式配置。

Description

能防止图案崩坏的半导体装置
技术领域
本发明涉及一种半导体装置，具体地说，涉及能防止半导体晶片的边缘区域内图案崩坏的半导体装置。
背景技术
由于半导体装置的高度集成化，因此在生产过程中会有一些附带发生的问题，其中之一是在半导体存储器装置的单元边缘区域内产生图案缺陷。
例如，在用于形成多图案(如组成该半导体装置的隔离条型图案)的生产过程中，强制进行一构图工序以使光刻工艺中单元边缘区域内产生的邻近效应(proximity effect)最小。此处，由于该邻近效应是一种表层(skin)效应，其意味着当多个导电材料紧密排列时流经每个导电材料的电流密度随着该电流的方向、数量或频率会改变。为在单元边缘区域内形成有效图案，用在单元边缘区域内形成线型图案的相同方式形成虚设图案。
由于当前半导体装置高度集成化的趋势，藉由在单元中心区域内形成线型图案的同样条件在该单元边缘区域内形成条型图案，以改善线宽均匀性。
图1说明在传统半导体装置的单元中心与边缘区域内形成的条型图案的平面图。图2图示说明在传统半导体装置的单元边缘区域内的图案崩坏；图3是扫描电子显微镜SEM的显微照片图，显示在形成有条型图案的单元边缘区域内的虚设图案的图案崩坏的平面图。
如图1所示，多个条型图案10A以一预定距离D形成在单元中心与边缘区域内。多个虚设图案10B形成在单元边缘区域内。
该虚设图案10B的功能是有助于形成一主图案，并且其对于防止该主图案的崩坏是非常重要也确实必要。
然而，对最小部件尺寸低于大约100nm的装置而言，考虑线宽的抗蚀性，光致抗蚀剂的厚度必须增加。隔离条型图案中图案崩坏的问题比直型图案中更关键。图案崩坏一般发生在光致抗蚀剂的厚度与一临界尺寸的比率低于3∶1的情况下。尤其是，原先设计与在整个单元区域内形成的图案尺寸相同的重复虚设图案10B会因单元边缘区域内的邻近效应而变小，请参考图2中所示的参考数字“11”。因此，该光致抗蚀剂的图案崩坏(参考图3中所示的参考数字“12”)变得更关键。
图4A与4B是SEM显微照片图，显示单元边缘区域内的条型图案的图案崩坏。如图所示，可以确定由于邻近效应，虚设图案10B以几种形式在单元边缘区域内崩坏。
发明内容
因此，本发明的一个目的是提供能防止在图案变脆弱的区域，如单元边缘区域内的图案崩坏现象的半导体装置。
依据本发明的一方面，提供一种半导体装置，晶片的边缘区域中的图案密度低于中心区域中的图案密度，其包括：以一预定距离配置在该晶片的中心区域内的多个条型图案；在该边缘区域内形成的多个虚设图案；以及用于将该等条型图案中至少两个条型图案互相耦合的多个连接图案，其中该等多个虚设图案的该等连接图案以锯齿形式配置。
附图说明
从以下结合附图详细说明的优选实施例将会明白本发明的上述及其他目标与特征，其中：
图1说明在传统半导体装置的单元中心与边缘区域内形成的条型图案的平面图；
图2图示说明在传统半导体装置的单元边缘区域内的图案崩坏现象；
图3是扫描电子显微镜SEM的显微照片图，显示传统半导体装置的单元边缘区域中虚设图案的图案崩坏的平面图；
图4A与4B是SEM的显微照片图，显示单元边缘区域内的条型图案的图案崩坏；
图5是依据本发明的一优选实施例，用形成条型图案的一预定方法所完成的半导体装置的平面图；以及
图6是SEM的显微照片图，显示图5中说明的半导体装置的平面图。
附图标记说明
10A     条型图案            10B    虚设图案
11      参考数字            12     参考数字
50      半导体存储单元      51     条型图案
52A     条型图案            52B    条型图案
52C     连接图案            A-A′  单元中心区域
B-B′   单元边缘区域        D      预定距离
具体实施方式
本发明的设计基于一基本原理，即只要图案与一下层(例如一绝缘层)之间的接触表面面积大就可以有效地克服图案崩坏现象。为藉由限制光刻使单元边缘区域中发生的邻近效应降至最低，单元边缘区域内至少形成了几个至几十个虚设图案，并且此等虚设图案与整个单元区域内形成的条型图案的位置相似。同样，存在形成由邻近效应最小化的有效隔离条型图案的条件。首先，在单元边缘区域内形成的隔离条型图案是虚设图案。其次，虚设图案有规则地互相连接以有效防止虚设图案中的图案崩坏，并增加条型图案与下层的接触表面面积。
下文将参考附图详细说明依据本发明的一半导体装置。
图5是依据本发明的一优选实施例，用形成条型图案的一预定工艺完成的半导体装置的平面图。
如图所示，在本发明的半导体装置中，有一半导体存储单元50，其尺寸因该条型图案在单元边缘区域B-B′比在单元中心区域A-A′的布局少而变小。该半导体存储装置包括在除了单元边缘区域B-B′之外的单元中心区域A-A′中形成的多个条型图案51，与连接图案52C，其将至少两个条型图案52A与52B互相连接以防止条型图案52A与52B崩坏。此处，该等条型图案52A与52B形成在半导体存储单元50的单元边缘区域B-B′中。同样，该等条型图案52A与52B以及该连接图案52C是虚设图案。
也应注意由于单元边缘区域B-B′比单元中心区域A-A′中的图案密度更低，所以单元边缘区域B-B布局较稀疏。
藉由使用与在单元中心区域A-A′中条型图案51所使用的相同材料及相同的光刻方法来形成该虚设图案。该单元边缘区域B-B′可称为一虚设区域。
该条型图案51通常不仅在用于制作与一晶片的有源区域接触的插塞的着陆插塞接触LPC(landing plug contact LPC)工艺中使用，而且在装置隔离工艺中使用。
该等虚设图案，更具体地说，单元边缘区域B-B′中的条型图案52A与52B的尺寸与单元中心区域A-A′中的条型图案51相同。尤其该虚设图案的允许尺寸在该条型图案51尺寸的约80％至约120％的范围内。
除了单元中心区域A-A′与单元边缘区域B-B′之外，此方法也可应用于一核心存储器区域与一外围区域。
如图5所示，该等条型图案52A与52B对下层的粘着力比单元中心区域A-A′中的小。藉由连接图案52C将至少两个条型图案52A与52B互相连接以增加与下层的接触表面面积所产生的虚设图案提高了粘着力。该连接图案52C不是直型图案而是锯齿形图案。即，多个连接图案52C以锯齿形配置，以连接单元边缘区域B-B′中的两个条型图案。
从而，可使由邻近效应所产生的图案崩坏最小。
图6是SEM显微照片图，显示图5中说明的半导体装置的平面图。
如图所示，形成了多个虚设图案，其中藉由在单元边缘区域B-B′中使用连接图案52C使两条型图案52A与52B互相连接，增加了该等虚设图案与下层接触的表面面积。
如图6所证实，通过在单元边缘区域B-B′中形成具有图5中所述具体设计的虚设图案，就不会发生图案崩坏。
根据本发明的优选实施例，藉由在单元边缘区域内使用连接图案连接至少两个条型图案而形成条型虚设图案，从而增加条型虚设图案与下层的接触面积。此增加的接触面积提供防止单元边缘区域内图案崩坏的进一步效果。
例如，本发明的优选实施例以范例说明一使用作为条型图案的装置隔离层与着陆插塞接触的单元。然而，该条型图案同时不仅可应用于如位线、字线、金属线等的导电性图案，而且可应用于其他各种类型的图案。
虽然根据具体实施例说明了本发明，但本领域内的技术人员显然可作各种改变与修改，而不会背离由权利要求定义的本发明的精神和范畴。

Claims (8)

1.一种半导体装置，在晶片的边缘区域中的图案密度低于中心区域中的图案密度，其包括：
多个条型图案，其以一预定距离配置在该晶片的该中心区域中；
多个虚设图案，其形成在该边缘区域内；以及
多个连接图案，用于互相耦合该等条型图案中至少两个条型图案，
其中该等多个虚设图案的该等连接图案以一锯齿模式配置。
2.如权利要求1的半导体装置，其中该等条型图案是用于装置隔离层或者着陆插塞接触的图案。
3.如权利要求2的半导体装置，其中该等虚设图案包括：
第一条型图案；
第二条型图案，配置为与该第一条型图案相隔一预定距离；以及
用于连接该第一条型图案与该第二条型图案的该连接图案。
4.如权利要求3的半导体装置，其中该第一与该第二条型图案的尺寸在所述条型图案尺寸的大约80％至大约120％的范围内。
5.如权利要求1的半导体装置，其中该等虚设图案包括以一预定距离配置在两个条型图案之间的N个条型图案，这里N是一正整数，并且该等N个条型图案中的两个条型图案被连接。
6.如权利要求5的半导体装置，其中该等条型图案的尺寸在所述条型图案尺寸的大约80％至大约120％的范围内。
7.如权利要求1的半导体装置，其中该中心区域与该边缘区域分别是一单元中心区域与一单元边缘区域。
8.如权利要求1的半导体装置，其中该中心区域是一核心单元区域，以及该边缘区域是一外围区域。
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