CN1501481A - 印刷电路板、半导体封装、基底绝缘膜以及互连衬底的制造方法 - Google Patents
印刷电路板、半导体封装、基底绝缘膜以及互连衬底的制造方法 Download PDFInfo
- Publication number
- CN1501481A CN1501481A CNA200310114329A CN200310114329A CN1501481A CN 1501481 A CN1501481 A CN 1501481A CN A200310114329 A CNA200310114329 A CN A200310114329A CN 200310114329 A CN200310114329 A CN 200310114329A CN 1501481 A CN1501481 A CN 1501481A
- Authority
- CN
- China
- Prior art keywords
- circuit board
- printed circuit
- pcb
- temperature
- interconnection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 119
- 239000000758 substrate Substances 0.000 title claims description 84
- 238000004519 manufacturing process Methods 0.000 title claims description 52
- 238000009413 insulation Methods 0.000 claims description 192
- 239000010410 layer Substances 0.000 claims description 172
- 229920005989 resin Polymers 0.000 claims description 84
- 239000011347 resin Substances 0.000 claims description 84
- 238000000034 method Methods 0.000 claims description 68
- 230000004888 barrier function Effects 0.000 claims description 65
- 229910000679 solder Inorganic materials 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 239000011810 insulating material Substances 0.000 claims description 13
- 229920001721 polyimide Polymers 0.000 claims description 12
- 239000004642 Polyimide Substances 0.000 claims description 10
- 239000004760 aramid Substances 0.000 claims description 9
- 229920003235 aromatic polyamide Polymers 0.000 claims description 9
- 229920000106 Liquid crystal polymer Polymers 0.000 claims description 8
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 description 61
- 239000000463 material Substances 0.000 description 50
- 230000008646 thermal stress Effects 0.000 description 25
- 238000007634 remodeling Methods 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 15
- 229920000647 polyepoxide Polymers 0.000 description 15
- 239000003822 epoxy resin Substances 0.000 description 14
- 238000005530 etching Methods 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 12
- 238000005755 formation reaction Methods 0.000 description 12
- 239000010949 copper Substances 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 238000012360 testing method Methods 0.000 description 10
- 238000011161 development Methods 0.000 description 9
- 210000004227 basal ganglia Anatomy 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 238000000465 moulding Methods 0.000 description 7
- 230000004087 circulation Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 230000001151 other effect Effects 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910052763 palladium Inorganic materials 0.000 description 5
- 230000035882 stress Effects 0.000 description 5
- 241001391944 Commicarpus scandens Species 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- XLJMAIOERFSOGZ-UHFFFAOYSA-N cyanic acid Chemical compound OC#N XLJMAIOERFSOGZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229920006259 thermoplastic polyimide Polymers 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- 229920001342 Bakelite® Polymers 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000008602 contraction Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001125 extrusion Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000002657 fibrous material Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 230000009477 glass transition Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- 239000002674 ointment Substances 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 229920006105 Aramica® Polymers 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229920000544 Gore-Tex Polymers 0.000 description 1
- 229920001646 UPILEX Polymers 0.000 description 1
- 229920006387 Vinylite Polymers 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- SEEZIOZEUUMJME-FOWTUZBSSA-N cannabigerolic acid Chemical compound CCCCCC1=CC(O)=C(C\C=C(/C)CCC=C(C)C)C(O)=C1C(O)=O SEEZIOZEUUMJME-FOWTUZBSSA-N 0.000 description 1
- SEEZIOZEUUMJME-UHFFFAOYSA-N cannabinerolic acid Natural products CCCCCC1=CC(O)=C(CC=C(C)CCC=C(C)C)C(O)=C1C(O)=O SEEZIOZEUUMJME-UHFFFAOYSA-N 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- RYGMFSIKBFXOCR-AKLPVKDBSA-N copper-67 Chemical compound [67Cu] RYGMFSIKBFXOCR-AKLPVKDBSA-N 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000007766 curtain coating Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000004850 liquid epoxy resins (LERs) Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 229920000098 polyolefin Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0313—Organic insulating material
- H05K1/032—Organic insulating material consisting of one material
- H05K1/0346—Organic insulating material consisting of one material containing N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/145—Organic substrates, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01055—Cesium [Cs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0154—Polyimide
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
- H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
- H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
- H05K3/386—Improvement of the adhesion between the insulating substrate and the metal by the use of an organic polymeric bonding layer, e.g. adhesive
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
提供了一种印刷电路板,包括下互连、下互连上形成的基底绝缘膜、基底绝缘膜上形成的通孔、以及通过通孔连接至下互连的上互连。基底绝缘膜的厚度约为3~100μm,并且在温度为23℃时的断裂强度约为80MPa或更大,并且当定义绝缘膜在温度-65℃具有断裂强度“a”且在温度150℃具有断裂强度“b”时,比值(a/b)为约4.5或更小。
Description
技术领域
本发明涉及在半导体封装和模块中使用的一种印刷电路板、使用互连衬底的一种半导体封装、在互连衬底中使用的基底绝缘膜、以及互连衬底的制造方法,特别地,涉及可以在其上密集安装诸如半导体设备这样的各种设备的一种印刷电路板。
背景技术
最近,半导体设备的性能提高以及多种功能的提供使得终端数目增多、间距减小、处理速度提高。因此,期望其上安装半导体设备的安装印刷电路板具有更为密集精细的互连并以更高的速度运行。常用的安装印刷电路板的例子是叠放式(build-up)印刷电路板,其是一种多层互连衬底。
图1是显示现有的叠放式印刷电路板的剖面图。如图1所示,该现有叠放式印刷电路板具有由玻璃环氧树脂构成的基底核衬底73。使用钻孔机在基底核衬底73中形成直径约为300μm的穿透通孔71。在基底核衬底73的各表面上形成导体互连72。提供层间绝缘膜75,以覆盖各导体互连72。在各层间绝缘膜75中形成通孔74,以连接至相应的导体互连72。在各层间绝缘膜75的表面上提供导体互连76,以通过相应的通孔74连接至相应的导体互连72。通过在导体互连76上重复提供具有通孔和导体互连的层间绝缘膜,可以根据需要得到多层印刷电路板。
然而,在该叠放式印刷电路板中,基底核衬底73由玻璃环氧树脂印刷电路板构成,于是不足以抗热。用于形成层间绝缘膜75的热处理可能破坏基底核衬底73,即,基底核衬底可能受到收缩、弯曲、变形等。结果,在构图导体层(未显示)以形成导体互连76的暴露抗蚀剂步骤期间,曝光的位置精度显著下降。于是难以在层间绝缘膜75上形成密集精细的互连构图。进一步,为了保证穿透通孔71和导体互连72相连接,必须在导体互连72和穿透通孔71之间提供连接盘部分。即使适于提高的运行速度的互连设计用于构成层间绝缘膜75和导体互连76的叠放式层,连接盘部分的存在也使得难以控制阻抗。进一步,环路电感增加。于是,很不利地,整个叠放式印刷电路板的运行速度下降,使得难以适应提高的速度。
为了解决由于在叠放式印刷电路板中的穿透通孔而引起的这些问题,提出了一种印刷电路板,其替换了使用钻孔机在玻璃环氧树脂衬底中形成穿透通孔的方法,例如,在日本公开的专利申请2000-269647以及11-th Microelectronics Symposium,pp.131-134的图中。
图2(a)至2(c)是以步骤顺序显示该现有印刷电路板形成方法的剖面图。首先,如图2(a)所示,提供预浸料坯82,在其表面上形成了预定的导体互连81。然后,通过激光束加工,在预浸料坯82中形成直径为150~200μm的通孔83。然后,如图2(b)所示,在每一通孔83中埋入导体软膏84。然后,如图2(c)所示,生产并堆叠多个这种预浸料坯82,即每一个都形成有其中埋入各自的导体软膏84的通孔83的多个预浸料坯82。此时,每一导体互连81中的连接盘构图86连接至相邻预浸料坯中的相应通孔83。这使得无需任何穿透通孔就能够生产印刷电路板85。
然而,使用这种现有技术,堆叠预浸料坯82的位置精度低。另外,难以减小连接盘构图86的直径。这使得难以提供密集互连。另外,该技术不足以有效提高阻抗的可控性或减少环路电感。另外,在堆叠之后建立的通孔的连接是不可靠的。
为了解决上述大量为提,日本公开的专利申请2002-198462公开了一种生产印刷电路板的方法,该方法在诸如金属板这样的支撑物上形成互连层并且随后移除该支撑物。图3(a)和3(b)是显示该现有印刷电路板制造方法的剖面图。首先,如图3(a)所示,提供由金属板等构成的支撑板91。然后,在支撑板91上形成导体互连92。然后形成层间绝缘膜93,以覆盖导体互连92。然后在层间绝缘膜93中形成通孔94,以连接至各自的导体互连92。随后,在层间绝缘膜93上形成导体互连95。形成导体互连95,以通过各自的通孔94连接至各自的导体互连92。通过重复形成层间绝缘膜93、通孔94以及导体互连95,能够根据需要得到多层印刷电路板。然后,如图3(b)所示,通过蚀刻来部分地移除支撑板91,以露出导体互连92,同时形成支撑物96。于是,制造了印刷电路板97。
在这种情况中,层间绝缘膜93由绝缘金属构成的的单层膜组成,该绝缘金属的膜强度为70Mpa或更大,断裂伸长率为5%或更大,玻璃过渡温度为150℃或更高,热胀系数为60ppm或更小,或者该绝缘金属的弹性模数为10Gpa或更大,热胀系数为30ppm或更小,玻璃过渡温度为150℃或更高。
根据该技术,在印刷电路板97中不存在穿透通孔。这解决了前面所述由于穿透通孔引起的问题。因此,可以设计适于高运行速度的互连。进一步,由于支撑板91由足够抗热的金属板等制成,所以衬底不被破坏,即,不像玻璃环氧树脂衬底的情况那样受到收缩、弯曲、变形等。于是,可以得到密集精细的互连。另外,通过如上所述定义层间绝缘膜93的机械特性,可以得到坚固的印刷电路板。
然而,上述现有技术具有以下问题。由于不存在基底核衬底,所以图3(b)所示的印刷电路板97非常薄。然而,由于层间绝缘膜93的机械特性是如上所述定义的,所以印刷电路板97在制造后立刻就足够坚固。然而,面积很大的半导体设备安装在该印刷电路板97上,以形成半导体封装。该半导体封装安装在诸如印刷电路板这样的安装板上。半导体设备在运行中生成热量以增加其温度,但在未运行时停止生成热量以降低其温度。于是,当半导体设备在运行中时,由于半导体设备和安装板之间的热胀系数不同,所以印刷电路板97受到热应力。于是,当如前所述的安装在印刷电路板97上的半导体设备重复运行时,印刷电路板97重复地受到热应力。因此,印刷电路板97中的层间绝缘膜93等可能破裂。这使得不可能提供具有要求的可靠性的印刷电路板和半导体封装。
发明内容
本发明提供了一种可靠的印刷电路板,其上可以密集安装诸如半导体设备这样的多种设备,还提供了使用该印刷电路板的一种半导体封装以及一种互连衬底的制造方法。
根据本发明的第一实施例,印刷电路板包括下互连、在下互连上形成的基底绝缘膜、在基底绝缘膜上形成的通孔、以及通过通孔连接至下互连的上互连,其中基底绝缘膜厚约3~100μm且在23℃时断裂强度为约80MPa或更大,并且其中当定义基底绝缘膜在-65℃具有断裂强度“a”且在150℃具有断裂强度“b”时,比值(a/b)约为4.5或更小。
根据本发明的第二实施例,一种印刷电路板的制造方法包括:提供支撑衬底、在支撑衬底上形成下互连、形成厚度为3~100μm的基底绝缘膜、在基底绝缘膜的一部分中形成通孔、在基底绝缘膜上形成上互连以使上互连通过通孔连接至下互连,并移除支撑衬底,其中形成基底绝缘膜的步骤包括在支撑衬底上涂覆绝缘材料的步骤,该绝缘材料在23℃温度时的断裂强度为约80MPa或更大,并且当定义绝缘材料在-65℃具有断裂强度“a”且在150℃具有断裂强度“b”时,比值(a/b)为约4.5或更小。
附图说明
图1是显示现有的叠放式印刷电路板的剖面图。
图2(a)至2(c)是以方法的步骤顺序显示该现有印刷电路板的形成方法的剖面图。
图3(a)和3(b)是以方法的步骤顺序显示另一现有印刷电路板的制造方法的剖面图。
图4是根据本发明的第一实施例的印刷电路板的剖面图。
图5是显示根据第一实施例的半导体封装的剖面图。
图6是显示基底绝缘膜的压力-变形曲线的图。
图7是显示根据第一实施例的改型的半导体封装的剖面图。
图8是根据本发明的第二实施例的印刷电路板的剖面图。
图9是显示根据第二实施例的改型的印刷电路板的制造方法的剖面图。
图10是显示根据本发明的第三实施例的印刷电路板的剖面图。
图11是显示根据第三实施例的半导体封装的剖面图。
图12是显示根据本发明的第四实施例的印刷电路板的剖面图。
图13是显示根据第四实施例的半导体封装的剖面图。
图14(a)至14(c)是显示根据本发明的第五实施例的印刷电路板制造方法的剖面图。
图15是显示根据本发明的第六实施例的印刷电路板的剖面图。
图16(a)至16(e)是以方法的步骤顺序显示根据第六实施例的印刷电路板制造方法的剖面图。
图17(a)和17(b)是以方法的步骤顺序显示根据第一实施例的半导体封装制造方法的剖面图,图17(c)是显示提供有模制物的半导体封装的剖面图。
图18是显示根据第二实施例的印刷电路板的制造方法的剖面图。
图19(a)至19(d)是显示根据第三实施例的印刷电路板制造方法的剖面图。
图20(a)至20(d)是以方法的步骤顺序显示根据第四实施例的印刷电路板制造方法的剖面图。
图21(a)是显示用于评价测试的CSP(芯片尺度封装Chip SizedPackage)样本的形状的照片,图21(b)是显示用于评价测试的FCBGA(倒装芯片球状栅格阵列Flip Chip Ball Grid Array)样本的形状的照片(光学显微照片)。
图22是照片(光学显微照片),用于绘出并显示在本发明的第5例子中的FCBGA样本中,破裂的发展在绝缘层中被停止。
图23(a)至23(c)是显示在本发明的第5例子中的FCBGA样本的照片。
图24(a)和24(b)是照片,分别显示树脂中的破裂以及焊球中的破裂的打开样本的缺陷部分。
具体实施方式
下面参考附图详细描述本发明的实施例。首先,描述本发明的第一实施例。图4是显示根据本实施例的印刷电路板的剖面图。图5是显示根据本实施例的半导体封装的剖面图。
如图4所示,在根据本实施例的印刷电路板13中提供了基底绝缘膜7。基底绝缘膜7厚度为3~100μm,温度为23℃时断裂强度为80MPa或更大,并且温度为150℃时弹性模数为2.3Gpa或更大。另外,当定义基底绝缘膜7在65℃具有断裂强度“a”(MPa)且在150℃具有断裂强度“b”(MPa)时,比值(a/b)不大于4.5或者不大于2.5。当定义基底绝缘膜7在-65℃具有弹性模数“c”(GPa)且在150℃具有弹性模数“d”(GPa)时,对于断裂强度“a”和“b”以及弹性模数“c”和“d”,比值(c/d)为4.7或更小。另外,项“a”至“d”满足公式:
进一步,比值(a/b)的第一描述实施例为0.22或更大,特别地,比值(a/b)的第二描述实施例为1.0或更大。另外,比值(c/d)的第一描述实施例为0.21或更大,特别地,比值(c/d)的第二描述实施例为1.0或更大。
基底绝缘膜7是诸如聚酰亚胺这样的树脂和液晶聚合物,能够很强地抗热并具有高的膜强度。该树脂可以是NITTO DENKOCORPORATION制造的AP-6832C,UBE INDUSTRIES LTD.制造的UPILEX-S或UPILEX-RN,DU PONT-TORAY CO.,LTD.制造的KAPTON-H、KAPTON-V或者KAPTON-EN,或者KURARAY CO.,LTD制造的Vexter。该树脂也可以是诸如玻璃布或芳香尼龙纤维这样的纤维材料,具有高强度、大弹性模数以及小介电常数,并且该纤维材料由树脂充满,例如,诸如Ajinomoto Fin-Techno Co.,Inc.制造的ABF-GX-1031这样的由环氧树脂充满的玻璃布,或者诸如Shin-Kobe ElectricMachinery Co.,Ltd制造的EA-541这样的芳族聚酰胺非织布材料。
在基底绝缘膜7的下表面中形成凹入部分7a。在各凹入部分7a中形成互连主体6。在互连主体6下形成蚀刻阻挡层5。蚀刻阻挡层5和互连主体6形成下互连。下互连埋入各凹入部分7a中。蚀刻阻挡层5的下表面露出,以构成印刷电路板13的下表面的一部分。互连主体6由例如Cu、Ni、Au、Al或Pd构成并且厚度为例如2~20μm。蚀刻阻挡层5由例如Ni、Au或Pd构成并且厚度为例如0.1~7.0μm。蚀刻阻挡层5的下表面位于例如基底绝缘膜7的上表面之上0.5~10μm,即在凹入部分7a中深处的位置。
进一步,在基底绝缘膜7的区域中紧靠各凹入部分7a之上的部分内形成通孔10。如果印刷电路板13用于由CSP(芯片尺度封装ChipSized Package)构成的半导体封装,则通孔10的直径为例如40μm。如果印刷电路板13用于由FCBGA(倒装芯片球状栅格阵列Flip ChipBall Grid Array)构成的半导体封装,则通孔10的直径为例如75μm。另外,导体材料埋入通孔10。在基底绝缘膜7上形成上互连11。各通孔10中的导体材料与相应的上互连11集成。上互连11的厚度为例如2~20μm,并且通过相应的通孔10连接至下互连。另外,阻焊剂12分别形成在基底绝缘膜7上以暴露一部分相应的上互连同时覆盖剩余的部分。阻焊剂12厚度为例如5~40μm。上互连11露出的部分构成焊点电极。
图5显示了根据本实施例的半导体封装的结构。如图5所示,在根据本实施例的半导体封装19中,多个块14连接至前面所述印刷电路板13中的蚀刻阻挡层5。在印刷电路板13下提供半导体设备15。半导体设备15的电极(未显示)连接至块14。半导体设备15是例如LSI(大规模集成电路)。另外,在每一块14周围,底层填料在印刷电路板13和半导体设备15之间被填充。另一方面,焊球18安装在露出部分的一部分上,即印刷电路板13中的各上互连11的焊点电极。焊球18通过上互连11、通孔10(图5中)、由互连主体6和蚀刻阻挡层5构成的下互连、以及块14连接至半导体设备15的相应电极。半导体封装19通过焊球18安装在安装板(未显示)中。
下面说明基底绝缘膜。当基底绝缘膜的厚度小于3μm时,可能不能得到印刷电路板的机械特性。另一方面,当基底绝缘膜的厚度超过100μm时,基于激光束加工的通孔的可用性显著降低。于是,基底绝缘膜的厚度可以是3~100μm。
另外,当基底绝缘膜的断裂强度小于80MPa时,无法得到印刷电路板的机械特性。于是,温度为23℃时,基底绝缘膜的断裂强度应为80MPa或更大。
进一步,如果比值(a/b)超过4.5,则当基底绝缘膜的温度升至高温(150℃)时,断裂强度显著减小。于是,即使基底绝缘膜在低温(-65℃)和室温(23℃)具有足够强度,在低温和高温之间强度也会显著变化。于是,基底绝缘膜不能承受安装的半导体设备所重复施加的热应力。于是,基底绝缘膜易于破裂。因此,比值(a/b)应为4.5或更小,更优选的为2.5或更小。
另外,比值(a/b)的第一描述实施例为0.22或更大。当温度为-65℃处的断裂强度“a”小于温度为150℃处的断裂强度“b”时,使用比值(a/b)的倒数(b/a)。如上所述,比值(a/b)的最大值为4.5,于是4.5的倒数为0.22。因此,如果比值(a/b)为0.22或更大,则可以适当地经受热应力。另外,比值(a/b)的第二描述实施例为1.0或更大。当温度为-65℃处的断裂强度“a”与温度为150℃处的断裂强度“b”相等时,比值(a/b)为1.0。即,断裂强度是常数,与温度变化无关。因此,可以增加对于热应力的可靠性。
图6是显示基底绝缘膜的应力-变形曲线的图。在该图中,横坐标轴表示基底绝缘膜的伸长百分比,纵坐标轴表示施加于基底绝缘膜的应力。图6中所示的线51表示在温度为-65℃时基底绝缘膜的应力-变形曲线。对于该曲线,断裂强度以a显示。另外,线51的显示零伸长百分比和零应力的部分的斜率表示弹性模数。其值以c显示。图6所示的线52至54表示了在温度为150℃时基底绝缘膜的应力-变形曲线。对于这些曲线,断裂强度以b显示。线52表示在温度为150℃时弹性模数d等于c。线53表示在温度为150℃时弹性模数d等于(c/2)。线54表示在温度为150℃时弹性模数d等于(c/3)。
当比值(a/b)为2.5或更小并且温度为150℃时,假设基底绝缘膜具有足够的断裂强度,则基底绝缘膜即使重复受到热应力也不易破裂。因此,印刷电路板是可靠的。然而,如果比值(a/b)大于2.5,则基底绝缘膜中破裂的发生依赖于应力-变形曲线的积分值。该积分值表示在基底绝缘膜破裂之前,每一单位面积在基底绝缘膜上做的功,并且对应于基底绝缘膜的弹性极限应力。因此,积分值越大,基底绝缘膜越不易于破裂并且高度抗裂。如果线52至54的积分值被定义为S52、S53和S54,则如图6所示,应力-变形曲线的积分值与比值(c/d)或者减少的弹性模数d相一致地增长,即,S52<S53<S54。于是,关于破裂的发生,最好比值(c/d)比较大。例如,(c/d)≥(a/b)-0.8是可行的。
然而,如果比值(c/d)太大,基底绝缘膜在高温时的硬度可能变小。因此,基底绝缘膜在受到热应力的时候被过度破坏。结果,尽管基底绝缘膜未破裂,但附着于印刷电路板的焊球可能不遵循基底绝缘膜的形变并且可能被破坏。因此,在描述实施例中,比值(c/d)约为4.7或更小,或者其中(c/d)≤(a/b)+0.8。当比值(c/d)和比值(a/b)之间的差的绝对值大于0.8时,基底绝缘膜易于破裂或者焊球易于破坏。于是,在描述实施例中,比值(c/d)和比值(a/b)之间的差的绝对值约为0.8或更小。
另外,比值(c/d)的第一描述实施例为0.21或更大。当定义基底绝缘膜在温度为-65℃处具有弹性模数“c”,在150℃处具有弹性模数“d”,“c”小于“d”时,使用比值(c/d)的倒数(d/c)。如上所述,比值(c/d)的最大值约为4.7,于是,4.5的倒数为0.21。因此,如果比值(c/d)为0.21或更大,则可以适当地经受热应力。另外,比值(c/d)的第二描述实施例为1.0或更大。当定义基底绝缘膜在温度为-65℃处具有弹性模数“c”,在150℃处具有弹性模数“d”,“c”等于“d”时,比值(c/d)为1.0。即,弹性模数是常数,与温度变化无关。于是可以提高对于热应力的可靠性。
具有2.3GPa或者更大的弹性模数,在高温时得以保证基底绝缘膜的硬度。另外,可以防止基底绝缘膜在受压时被严重变形。因此,可以防止附着于印刷电路板的焊球被破坏。因此,在150℃时基底绝缘膜可以是2.3GPa或者更大的弹性模数。
当下互连的下表面和基底绝缘膜的下表面之间的距离小于0.5μm时,不能充分得到防止块不对准的效果。另一方面,如果该距离超过10μm,则当半导体设备安装在互连衬底上时,在基底绝缘膜和半导体设备之间仅有很小的缝隙。于是,如果在安装半导体设备之后通过将填料树脂注入缝隙而提供底层填料,则难以将填料树脂注入缝隙。于是,该距离应当为0.5~10μm。
在图5中,根据本实施例的半导体封装19、半导体设备15是通过从安装板(未显示)向半导体设备15供电并在安装板和半导体设备15之间传输信号而驱动的,信号传输通过焊球18、上互连11、通孔10、由互连主体6和蚀刻阻挡层5构成的下互连以及块14。此时,半导体设备15产生热量,热量通过印刷电路板13传递给安装板。此时,以半导体设备15和安装板之间的热胀系数差为基础,块14、印刷电路板13和焊球18受到热应力。然后,由于半导体设备15重复其激活与非激活状态,块14、印刷电路板13和焊球18重复受到热应力。
在本实施例中,基底绝缘膜7厚度为3~100μm并且在23℃时的断裂强度为80MPa或更大。因此,可以得到印刷电路板13的强度。进一步,由于比值(a/b)为4.5或更小,所以可以在高温得到断裂强度。另外,断裂强度a和b以及弹性模数c和d满足公式1。因此,基底绝缘膜7和焊球18都不易破裂。于是,即使由于半导体设备15重复其激活与非激活状态而使印刷电路板13重复受到热应力,基底绝缘膜7和焊球18也不破裂。因此,印刷电路板13和半导体封装19是可靠的。
另外,蚀刻阻挡层5和互连主体6构成的下互连存在于各凹入部分7a内部。另外,下互连的下表面位于基底绝缘膜7的下表面之上0.5~10μm。这防止了块14在连接到半导体设备时的不对准或者流动。于是,块14可以更可靠地连接至半导体设备并以精细间距布置。因此,可以安装高集成的半导体设备15。
另外,在印刷电路板13中没有形成穿透通孔。这避免了由于穿透通孔引起的问题,即,在控制阻抗时的困难以及环路电感增加。于是有可能设计适于高运行速度的高集成精细互连。
在本实施例中,忽略底层填料16的形成。另外,倒装芯片型半导体封装不需要任何成型,使得本实施例不涉及任何成型。然而,如果期望半导体封装强烈抗潮湿并且半导体设备的密封性(气密性)能得到提高,并且如果要通过对互连衬底的薄度进行补偿而提高半导体封装的机械性能,则可以在印刷电路板13的上表面上提供成型,以覆盖底层填料16和半导体设备15。
图7是显示根据本实施例的改型的半导体封装。如图7所示,在根据本改型的半导体封装中,半导体设备安装在印刷电路板13的各个表面上。特别地,除了通过块14连接至下互连的半导体设备15之外,提供了通过块14a连接至上互连11的半导体设备15a。半导体设备15的一些电极通过块14、由蚀刻阻挡层5和互连主体6构成的下互连、通孔10、上互连11以及块14a连接至半导体设备15a的电极(未显示)。本改型的其它排列与前面所述的第一实施例类似。于是,在本改型中,可以在一个印刷电路板13上安装两个半导体设备。
图8是显示根据本发明第二实施例的印刷电路板的剖面图。如图8所示,在根据本实施例的印刷电路板13a中,提供了由粘性树脂层9和绝缘层8构成的两层膜,作为基底绝缘膜。粘性树脂层9构成基底绝缘膜的下层。绝缘层8构成基底绝缘膜的上层。
构成粘性树脂层9的材料在温度为23℃时具有70MPa或更大的断裂强度,在温度为23℃时具有5%或更大的断裂伸长百分比。粘性树脂层9的材料可以是强烈抗热并具有小介电常数的硬树脂。这种树脂包括例如:环氧树脂、BT树脂、氰酸树脂或热塑性聚酰亚胺。环氧树脂可以是例如Ajinomoto Fine-Techno Co.,Inc制造的ABF-GX(商标名称)或者SUMITOMO BAKELITE Co.,Ltd.制造的APL-4501(商标名称)。氰酸树脂可以是例如SUMITOMO BAKELITE Co.,Ltd.制造的LαZ(商标名称)。热塑性聚酰亚胺可以是例如Mitsui Chemicals制造的TPI(商标名称)。另外,具有特别小的介电常数并承受特别小的介电损失的树脂包括聚烯烃基或乙烯基树脂。这些树脂更优选地用于高频传输的衬底。
绝缘层8厚度为1μm或更大,例如,3~50μm,并且在温度为23℃时断裂强度为80MPa或更大,例如100MPa。当定义绝缘膜在-65℃具有断裂强度a且在150℃具有断裂强度b时,比值(a/b)为2.5或更小。另外,当定义绝缘层8在-65℃具有弹性模数c且在150℃具有弹性模数d时,断裂强度a和b以及弹性模数c和d满足公式1。另外,绝缘层8在温度为150℃时弹性模数为2.3GPa或更大。绝缘层8由强度高于粘性树脂层9的高强度材料构成。绝缘层8优选的是耐热材料,如果粘性树脂层9由热硬化材料形成则该耐热材料不在粘性树脂层9的软化温度下变形,并且如果粘性树脂层9由热塑性材料形成,则该耐热材料不在粘性树脂层9的设置温度软化或变形。适当地,绝缘层8是例如聚酰亚胺膜、芳族聚酰胺膜或液晶膜。聚酰亚胺膜由芳香族聚酰亚胺或热塑性聚酰亚胺构成,并且可以是例如DUPONT-TORAY CO.,LTD.制造的KAPTON(商标名称)或UBEINDUSTRIES LTD.制造的UPILEX(商标名称)。另外,芳族聚酰胺膜可以是ASAHI CHEMICALS制造的ARAMICA(商标名称)。液晶膜可以是例如KURARAY CO.,LTD制造的Vexter(商标名称)或GORE-TEX制造的BIAC(商标名称)。
基底绝缘膜作为一个整体由绝缘层8和粘性树脂层9构成,厚度为3~100μm,优选的为5~80μm,更优选的为10~50μm。本实施例的印刷电路板和半导体封装的其它排列和操作与前面所述的第一实施例类似。下面以数值范围说明本发明。
假设绝缘层的膜厚度为1μm或更大,即使粘性树脂层破裂,破裂的发展(development)也能在绝缘层中停止。另一方面,如果绝缘层的膜厚度小于1μm,则停止破裂发展的效果不足够。于是,绝缘层的膜厚度应为1μm或更大。
当基底绝缘膜的总厚度超过100μm时,基于激光束加工的通孔的可机械加工性显著退化。因此,无法形成精细的通孔。于是,基底绝缘膜的厚度应当为100μm或更小。
在本实施例中,绝缘层8的厚度为1μm或更大,在温度为23℃时的断裂强度为80MPa或更大。因此,即使印刷电路板重复受热使得粘性树脂层9破裂,破裂的发展也可以在绝缘层8中被停止。于是有可能防止穿透基底绝缘膜的破裂发生。这反过来防止了穿透基底绝缘膜的可能的破裂切断基底绝缘膜中的互连或者破还连接至基底绝缘膜的块。当定义绝缘层8在温度为-65℃具有断裂强度“a”且在温度为150℃具有断裂强度“b”时,比值(a/b)为2.5或更小。当定义绝缘层8在温度为-65℃具有弹性模数c且在温度为150℃具有弹性模数d时,断裂强度“a”和“b”以及弹性模数“c”和“d”满足公式1。绝缘层8在150℃时具有2.3GPa或更大的弹性模数。于是,在基底绝缘膜中可能发生的应变力可以得到减少,以提高印刷电路板和半导体封装的可靠性。本实施例的其它效果与前面所述的第一实施例类似。
特别地,如果绝缘层8由聚酰亚胺形成,则因为聚酰亚胺比其它通用树脂更坚固,所以可以更有效地停止在粘性树脂层9中发生的破裂的发展。另外,与环氧树脂相比,聚酰亚胺是一种具有更小介电常数并允许更小的介电损失的绝缘材料。因此,这种材料用于提供适用于高频区的印刷电路板。另外,当绝缘层8是由液晶聚合物形成时,由于液晶聚合物具有分子顺序的定向,所以通过控制该定向可以控制热胀系数。结果,绝缘层8的热胀系数可以设置为接近硅的热胀系数或由铜等构成的金属互连的热胀系数。通过设置绝缘层8的热胀系数接近硅的热胀系数,有可能减少半导体设备的印刷电路板硅衬底之间的热胀系数之差,以抑制热应力。另外,液晶聚合物具有小介电常数,允许小介电损失,并且具有小的吸水系数。在这点上,液晶聚合物也可适用于互连衬底的绝缘材料。
绝缘层8和粘性树脂层9之间不必明确存在界面。即,基底绝缘膜可以是具有在绝缘层8和粘性树脂层9之间持续变化的成分的倾向性(inclined)材料等。
图9是显示根据本实施例的改型的印刷电路板的剖面图。如图9所示,在本改型中,基底绝缘膜是由粘性树脂层9、绝缘层8和粘性树脂层9构成的三层膜。特别地,提供了单层绝缘层8,并且提供了两层粘性树脂层9,以将绝缘层8夹在它们之间。本改型的其它排列和制造步骤与前面所述的第二实施例的类似。
在本改型中,基底绝缘膜和上互连11之间的粘合与前面所述的第二实施例的相比可以得到提高。本改型的其它效果与前述第一实施例类似。
图10是显示了根据本发明第三实施例的印刷电路板的剖面图。图11是显示根据本实施例的半导体封装的剖面图。
如图10所示,在根据本实施例的印刷电路板21中提供了基底绝缘膜7。基底绝缘膜7的厚度和机械特性与第一实施例中的基底绝缘膜7的类似。在基底绝缘膜7的上表面中形成凹入部分7a。在每一凹入部分7a中形成互连主体6。在互连主体6下形成蚀刻阻挡层5。蚀刻阻挡层5和互连主体6构成下互连。下互连埋入相应的凹入部分7a。蚀刻阻挡层5和互连主体6的排列与前述第一实施例中的类似。
另外,在基底绝缘膜7的区域中紧靠各凹入部分7a之上的部分内形成通孔10。另外,导体材料埋入每一通孔10。在基底绝缘膜7上形成中间互连22。每一通孔10中的导体材料和中间互连22形成为一体。中间互连22通过相应的通孔10连接至相应的下互连。另外,在基底绝缘膜7上形成最终绝缘膜23,以覆盖中间互连22。每一通孔24都形成在最终绝缘膜23的区域中紧靠相应的中间互连22之上的部分内。导体材料埋入各通孔24。在最终绝缘膜23上形成上互连11。每一通孔24中的导体材料和上互连11形成为一体。每一上互连11通过相应的通孔24连接至相应的中间互连22。另外,每一阻焊剂12形成在最终绝缘膜23上,以露出相应的上互连11的一部分,同时覆盖剩余部分。上互连11露出的部分构成焊点电极。最终绝缘膜23的厚度和机械特性与基底绝缘膜7的类似。
如图11所示,在根据本实施例的半导体封装25中,多个块14连接至前述印刷电路板21的蚀刻阻挡层5。在印刷电路板21下提供半导体设备15。半导体设备15的电极(未显示)连接至各自的块14。另外,底层填料16在各块14周围的印刷电路板21和半导体设备15之间被填充。另一方面,焊球18安装在露出部分的一部分上,即,印刷电路板21中各上互连11的焊点电极。焊球18通过上互连11、通孔24、中间互连22、通孔10、由互连主体6和蚀刻阻挡层5构成的下互连以及块14连接至半导体设备15的相应电极。本实施例的印刷电路板和半导体封装的其它排列和操作与前述第一实施例的类似。
在本实施例中,印刷电路板21具有由基底绝缘膜7和最终绝缘膜23构成的两层结构。因此,本实施例与前述第一实施例相比,更有效地缓解了在半导体设备15和焊球18之间可能的应力。另外,由于印刷电路板21具有两层结构,所以有可能增加向/从半导体设备15输入/输出的信号的数目。本实施例的其它效果与前述第一实施例的类似。
在本实施例中,基底绝缘膜7可能与前述第二实施例及其改型的情况相同,由粘性树脂层9和绝缘层8构成。在这种情况中,粘性树脂层9和绝缘层8的机械特性与第二实施例中的类似。
另外,下面的安排也是可能的。基底绝缘膜7是具有类似于前述第一实施例中的基底绝缘膜的结构的单层绝缘膜。特别地,基底绝缘膜7的厚度为3~100μm,并且在温度为23℃时具有80MPa或更大的断裂强度。当定义基底绝缘膜7在温度-65℃具有断裂强度a且在温度150℃具有断裂强度b时,比值(a/b)为2.5或更小。最终绝缘膜23的结构与前述第二实施例中的基底绝缘膜的类似,即,由粘性树脂层和绝缘层构成。粘性树脂层的机械特性是,在温度为23℃时其断裂强度为70MPa或更大,并且在温度为23℃时其断裂伸长百分比为5%或更大。绝缘层的厚度为3~50μm,并且在温度为23℃时其断裂强度为80MPa或更大。当定义基底绝缘膜7在-65℃具有断裂强度a且在温度150℃具有断裂强度b时,比值(a/b)为2.5或更小。
另外,在本实施例的例子中,用于基底绝缘膜7和最终绝缘膜23的材料与第一或第二实施例中用于基底绝缘膜的材料类似。然而,在本发明中,假设用于基底绝缘膜7和最终绝缘膜23的材料之一与用于第一或第二实施例中的基底绝缘膜的材料类似,则得到固定的效果。
图12是显示根据本发明的第四实施例的印刷电路板的剖面图。图13是显示根据本实施例的半导体封装的剖面图。
如图12所示,在根据本实施例的印刷电路板31中提供基底绝缘膜7。基底绝缘膜7的厚度和机械特性与第一实施例中的基底绝缘膜7的类似。在基底绝缘膜7的下表面中形成凹入部分7a。在各凹入部分7a中形成互连主体6。在互连主体6下形成蚀刻阻挡层5。蚀刻阻挡层5和互连主体6的排列与前述第一实施例中的类似。
另外,在基底绝缘膜7的区域中紧靠各凹入部分7a之上的部分内形成通孔10。另外,导体材料埋入各通孔10。在基底绝缘膜7上形成中间互连32。每一通孔10中的导体材料和中间互连32形成为一体。中间互连32通过相应的通孔10连接至相应的下互连。另外,在基底绝缘膜7上形成中间绝缘膜33,以覆盖中间互连32。每一通孔34都形成在中间绝缘膜33的区域中紧靠相应的中间互连32之上的部分内。导体材料埋入各通孔34。在中间绝缘膜33上形成中间互连22。每一通孔34中的导体材料和中间互连22形成为一体。每一中间互连22通过相应的通孔34连接至相应的中间互连32。
另外,在中间绝缘膜33上形成最终绝缘膜23,以覆盖中间互连22。每一通孔24都形成在最终绝缘膜23的区域中紧靠相应的中间互连22之上的部分内。导体材料埋入各通孔24。在最终绝缘膜23上形成上互连11。每一通孔24中的导体材料和上互连11形成为一体。每一上互连11通过相应的通孔24连接至相应的中间互连22。另外,每一阻焊剂12形成在最终绝缘膜23上,以露出相应的上互连11的一部分,同时覆盖剩余部分。上互连11露出的部分构成焊点电极。最终绝缘膜23的厚度和机械特性与基底绝缘膜7的类似。
如图13所示,在根据本实施例的半导体封装35中,多个块14连接至前述印刷电路板31中的蚀刻阻挡层5。在印刷电路板31下提供半导体设备15。半导体设备15的电极(未显示)连接至各自的块14。另外,底层填料16在各块14周围的印刷电路板31和半导体设备15之间被填充。另一方面,焊球18安装在露出部分的一部分上,即,印刷电路板31中各上互连11的焊点电极。焊球18通过上互连11、通孔24、中间互连22、通孔34、中间互连32、通孔10、由互连主体6和蚀刻阻挡层5构成的下互连以及块14连接至半导体设备15的相应电极。本实施例的印刷电路板和半导体封装的其它排列和操作与前述第一实施例的类似。
在本实施例中,印刷电路板31具有由基底绝缘膜7、中间绝缘膜33和最终绝缘膜23构成的三层结构。因此,本实施例与前述第一和第二实施例相比,更有效地缓解了在半导体设备15和焊球18之间可能的应力。另外,由于印刷电路板31具有三层结构,所以有可能增加向/从半导体设备15输入/输出的信号的数目。本实施例的其它效果与前述第一实施例的类似。
在本实施例中,基底绝缘膜7可能与前述第二实施例及其改型的情况相同,由粘性树脂层9和绝缘层8构成。在这种情况中,粘性树脂层9和绝缘层8的机械特性与第二实施例中的类似。
另外,下面的安排也是可能的。基底绝缘膜7是具有类似于前述第一实施例中的基底绝缘膜的结构的单层绝缘膜。特别地,基底绝缘膜7的厚度为3~100μm,并且在温度为23℃时具有80MPa或更大的断裂强度。当定义基底绝缘膜7在温度-65℃具有断裂强度a且在温度150℃具有断裂强度b时,比值(a/b)为2.5或更小。最终绝缘膜23的结构与前述第二实施例中的基底绝缘膜的类似。
另外,在本实施例的例子中,用于基底绝缘膜7和最终绝缘膜23的材料与第一或第二实施例中用于基底绝缘膜的材料类似。然而,本发明不限于此。例如,除了基底绝缘膜7和最终绝缘膜23,中间绝缘膜33也可以由类似于第一或第二实施例中用于基底绝缘膜的材料构成。这提供了更可靠的印刷电路板和更可靠的半导体封装。假设用于基底绝缘膜7和最终绝缘膜23的材料之一与用于第一或第二实施例中用于基底绝缘膜的材料类似,则以削减的成本得到固定的效果。
另外,前述第三实施例显示了具有两层绝缘膜的印刷电路板。本第四实施例显示了具有三层绝缘膜的印刷电路板。然而,本发明不限于这个方面,印刷电路板可以具有四层或更多层绝缘膜。
图14(a)至14(c)是显示根据本发明的第五实施例的印刷电路板的制造方法和结构的剖面图。在根据本实施例的印刷电路板中,基底绝缘膜7的下表面与由蚀刻阻挡层5和互连主体6构成的下互连的下表面平齐。另外,在基底绝缘膜7下形成保护膜41。保护膜41由例如环氧树脂或聚酰亚胺构成,并且厚度为约1~50μm。在保护膜41中形成蚀刻部分42,作为开口。每一下互连在相应的蚀刻部分42处部分露出。即,保护膜41在相应的蚀刻部分42处露出下互连的一部分,同时蚀刻部分42的其它部分覆盖下互连的剩余部分。在这个方面,当半导体设备安装在该互连衬底上时,块14连接至各自的蚀刻部分42。本实施例的印刷电路板和半导体封装的其它排列和操作与前述第一实施例的类似。
在本实施例中,保护膜41用于提高印刷电路板和诸如底层填料这样的树脂层之间的粘附力。本实施例的其它效果与第一实施例的类似。
现在说明本发明的第六实施例。图15是显示根据本实施例的印刷电路板的剖面图。如图15所示,根据本实施例的印刷电路板与根据前述第五实施例的印刷电路板相比,没有保护膜41。于是,下互连的下表面与印刷电路板43的下表面相比没有凹入,而是与该下表面平齐。本实施例的印刷电路板的其它排列与前述第五实施例中的类似。
本实施例与前述第五实施例相比,没有保护膜。可以减少成本。本实施例的其它效果与第五实施例的类似。
图16(a)至16(e)是以方法的步骤顺序显示根据第一实施例的印刷电路板制造方法的剖面图。图17(a)和17(b)是以方法的步骤顺序显示根据本实施例的半导体封装制造方法的剖面图。首先,如图16(a)所示,提供了支撑衬底1,其由金属或合金构成,如Cu。在支撑衬底1上形成并构图抗蚀剂2。然后,例如,使用电镀方法以顺序形成容易刻蚀层4、蚀刻阻挡层5和互连主体6。在这种情况中,由容易刻蚀层4、蚀刻阻挡层5和互连主体6构成的导体互连层3形成于支撑衬底1中已经除去抗蚀剂2的区域中。然而,在保留抗蚀剂2的区域中没有形成导体互连层3。容易刻蚀层4由例如单Cu镀层、由Cu层和Ni层构成的两层镀层、或者单Ni镀层形成。容易刻蚀层的厚度为例如0.5~10μm。提供两层镀层中的Ni层,以防止高温时在容易刻蚀层4和蚀刻阻挡层5内Cu层的扩散。Ni层的厚度为例如0.1μm或更大。蚀刻阻挡层5是例如Ni、Au或Pd镀层,并且厚度为例如0.1~7.0μm。互连主体6由例如镀有诸如Cu、Ni、Au、Al和Pd的导体的层形成。互连主体6的厚度为例如2~20μm。即使蚀刻阻挡层5是由Au形成的,也可以在蚀刻阻挡层5和互连主体6之间形成一Ni层,以防止蚀刻阻挡层5和Cu的扩散,形成互连主体6。
然后,如图16(b)所示,移除抗蚀剂2。然后,如图16(c)所示,形成基底绝缘膜7,以覆盖导体互连层3。基底绝缘膜7是通过以下方式形成的,例如在支持衬底1上层压平板状绝缘膜或者使用压挤处理将绝缘膜层压至支撑衬底1,然后执行将所得支撑衬底1保持在例如100~400℃温度10分钟至2小时的加热处理,以固定绝缘膜。用于加热处理的温度和时间根据绝缘膜的类型进行合适的调整。这使得可以形成例如芳族聚酰胺构成的基底绝缘膜7。基底绝缘膜7还可以通过下面的方式形成:使用诸如旋转淋涂处理、幕式淋涂处理或脱模淋涂处理方法向支撑衬底1上施加清漆状绝缘材料,使用烤炉、热板等干燥所得支撑衬底1,然后执行将支撑衬底1保持在例如100~400℃温度10分钟至2小时的加热处理以固定绝缘材料。这使得可以形成由例如聚酰亚胺构成的基底绝缘膜7。然后,使用激光束加工处理,以在基底绝缘膜7的区域中紧靠导体互连层3之上的部分内形成各通孔10。
然后,如图16(d)所示,导体材料埋入各通孔10,并且在基底绝缘膜7上形成上互连11。此时,每一上互连11通过相应的通孔10连接至互连主体6。如果印刷电路板13用于由CSP(芯片尺度封装ChipSized Package)构成的半导体封装,则通孔10的直径为例如40μm。如果印刷电路板13用于由FCBGA(倒装芯片球状栅格阵列Flip ChipBall Grid Array)构成的半导体封装,则通孔10的直径为例如75μm。每一个埋入通孔10的导体材料和上互连11都由镀有诸如Cu、Ni、Au、Al或Pd的导体的层构成,并且每一个的厚度都为例如2~20μm。然后,形成每一个阻焊剂12,以露出相应的上互连11的一部分,同时露出剩余部分。阻焊剂12的厚度为例如5~40μm。阻焊剂12的形成可以省略。
然后,如图16(e)所示,使用化学蚀刻或抛光移除支撑衬底1。然后,蚀刻或移除容易刻蚀层4。在这种情况中,如果用于支撑衬底1的材料与容易刻蚀层4的不同,则蚀刻过程必须如上所述执行两次。然而,如果支撑衬底1和容易刻蚀层4由相同材料形成,则蚀刻过程仅需执行一次。
然后,如图17(a)所示,多个块14连接蚀刻阻挡层5的各露出部分。然后,使用倒装芯片处理通过块14将半导体设备15安装在印刷电路板13上。此时,半导体设备15的电极(未显示)连接至各自的块14。
然后,如图17(b)所示,底层填料16注入印刷电路板13和半导体设备15之间的空间,然后被固化。这使得块14能够埋入底层填料16中。在这点上,忽略底层填料16的形成。另外,如图17(c)所示,可以在印刷电路板13的下表面上形成模制物17,以覆盖底层填料16和半导体设备15。
然后,每一焊球18都安装在印刷电路板13中的上互连11的相应的露出部分上。于是,形成了根据本实施例的半导体封装19。
在本实施例中,导体互连层3、基底绝缘膜7、上互连11等形成在由例如Cu构成的硬支持衬底1上。从而可以提高印刷电路板13的平坦度。
在本实施例的例子中,支撑衬底1由金属或合金构成。然而,支撑衬底1可以由诸如硅晶片、玻璃、陶瓷或树脂这样的绝缘体构成。如果衬底由绝缘体构成,则在形成保护层2之后,无电镀处理可以用于形成导体互连层3。或者在形成保护层2之后,无电镀处理、溅镀处理、汽相淀积处理等可以用于形成馈电导体层,然后电镀处理可以用于形成导体互连层3。
另外,在本实施例的例子中,使用倒装芯片处理将半导体设备15安装在印刷电路板13上。然而,也可以使用诸如引线接合处理或卷带自动接合处理这样的其它方法将半导体设备15安装在印刷电路板13上。
图18是显示根据本发明的第二实施例的印刷电路板的制造方法。图16(a)和16(b)所示的方法用于在支撑衬底1上形成导体互连层3,层3由容易刻蚀层4、蚀刻阻挡层5和互连主体6构成。
接着,如图18所示,形成由粘性树脂层9和绝缘层8构成的基底绝缘膜,以覆盖支撑衬底1上的导体互连层3。此时,粘性树脂层9和绝缘层8可以同时堆叠在支撑衬底1上,以形成基底绝缘膜。粘性树脂层9和绝缘层8还可以相互层压,以在基底绝缘膜堆叠在支撑衬底1上之前形成基底绝缘膜。粘性树脂层9还可以在绝缘层8堆叠在粘性树脂层9上之前堆叠在支撑衬底1上,以形成基底绝缘膜。在这些情况中,如果粘性树脂层9是由热固树脂构成的,则通过层压或贴合将由热固树脂构成的粘性树脂层9堆叠在绝缘层8或支撑衬底1上,以使其半固定。在堆叠在支撑衬底1或绝缘层8上之后,由热固树脂构成的粘性树脂层9在100~400℃保持10分钟至几小时,以使其固定。另一方面,如果粘性树脂层9是由热塑性树脂构成的,则由热塑性树脂构成的粘性树脂层9被加热并软化。然后将粘性树脂层9堆叠在绝缘层8或支撑衬底1上。这种方法可以用于在支撑衬底1上形成基底绝缘膜。
用于绝缘层8的绝缘材料在温度为23℃时的断裂强度为80 MPa或更大。当定义该材料在温度-65℃的断裂强度为a且在150℃的断裂强度为b时,比值(a/b)为2.5或更小。当定义该材料在温度-65℃的弹性模数为c且在150℃的弹性模数为d时,比值(c/d)为4.7或更小。另外,项a至d的值满足公式1。
然后,进行激光束加工,以在由粘性树脂层9和绝缘层8构成的基底绝缘膜中形成通孔10。印刷电路板13a的制造方法的后续步骤与图16(d)和16(e)中所示的步骤类似。于是,制作了根据第二实施例的印刷电路板13a。另外,根据本实施例的半导体封装制造方法与图17(a)和17(b)中所示的步骤类似。
在本实施例中,基底绝缘膜中粘性树脂层9的存在使得支撑衬底1能够适当地粘附于基底绝缘膜。这使得不牢固粘附于支撑衬底1的材料可以用作绝缘层8的材料。在本实施例中,绝缘层8具有所需的机械特性,并且粘性树脂层9牢固附于支撑衬底1。这为用于基底绝缘膜的材料提供了更多选择。结果,基底绝缘膜的性能得以提高或者其成本可以降低。这种绝缘层8是例如液晶聚合物或聚酰亚胺。
另外,现有的基底绝缘膜由环氧树脂构成,但是由于该树脂不能充分延伸并且易碎,所以它难以处理。于是,通常,支撑衬底由PET(聚乙烯对苯二酸盐)构成,并且由环氧树脂构成的膜形成在支撑衬底上。当该结构用作基底绝缘膜时,支撑衬底从环氧树脂膜中解除。于是,当形成印刷电路板时,有必要具有从环氧树脂膜中解除支撑衬底的步骤。另外,由环氧树脂构成的基底绝缘膜易于破裂并且不能充分承受热应力。相反,根据本实施例的方法,由高强度材料构成的绝缘层8也用作支撑衬底,支撑作为粘性树脂层9的环氧树脂膜。这使得不需要解除支撑衬底的步骤。另外,绝缘层8用于防止破裂发展。这样得到了适当忍受热应力的基底绝缘膜。
现在说明根据第二实施例的改型的印刷电路板的制造方法。在本改型中,图16(a)和16(b)中所示的方法用于在支撑衬底1上形成导体互连层3。然后,如图9所示,形成由粘性树脂层9、绝缘层8和粘性树脂层9构成的三层膜,以覆盖导体互连层3。根据本改型的其它制造方法与前述第二实施例中描述的相同。
图19(a)至19(d)是显示根据本发明第三实施例的印刷电路板的制造方法的剖面图。首先,根据图19(a)至19(c)所示的方法,在支撑衬底1上形成容易蚀刻层4和由蚀刻阻挡层5和互连主体6构成的导体互连层3。形成基底绝缘膜7,以覆盖导体互连层3。然后在基底绝缘膜7中形成通孔10。
然后,如图19(a)所示,在各通孔10中埋入导体材料。然后,在基底绝缘膜7上形成中间互连22。此时,中间互连22通过各自的通孔10连接至互连主体6。然后,如图19(b)所示,形成最终绝缘膜23,以覆盖中间互连22。最终绝缘膜23与例如基底绝缘膜7类似地形成。然后,每一通孔24都形成在最终绝缘膜23的区域中紧靠相应的中间互连22之上的部分内。
然后,如图19(c)所示,导体材料埋入各通孔24。另外,在最终绝缘膜23上形成上互连11。此时,上互连11通过相应的通孔24连接至相应的中间互连22。然后,形成每一阻焊剂12,以覆盖相应的上互连11的一部分,同时露出剩余部分。然后,如图19(d)所示,通过化学蚀刻或抛光移除支撑衬底1。然后,蚀刻并移除容易刻蚀层4。
然后,如图11所示,多个块14连接至蚀刻阻挡层5的各露出部分。然后,使用倒装芯片处理通过块14将半导体设备15安装在印刷电路板21上。此时,半导体设备15的电极(未显示)连接至各自的块14。然后,底层填料16注入印刷电路板21和半导体设备15之间的空间,然后被固化。这使得块14能够埋入底层填料16中。然后,将每一焊球18安装在印刷电路板21中上互连11相应的露出部分上。于是,形成根据本实施例的半导体封装25,如图8所示。在这点上,与前述第一和第二实施例中的情况相同,可以忽略底层填料16的形成。模制物也可以形成在印刷电路板21的下表面上,以覆盖底层填料16和半导体设备15。
图20(a)和20(d)是显示根据本发明第四实施例的印刷电路板的制造方法的剖面图。首先,根据图16(a)至16(c)所示的方法,在支撑衬底1上形成导体互连层3。然后,形成基底绝缘膜7,以覆盖导体互连层3。然后在基底绝缘膜7中形成通孔10。
然后,如图20(a)所示,在各通孔10中埋入导体材料。然后,在基底绝缘膜7上形成中间互连32。此时,中间互连32通过各通孔10连接至互连主体6。然后,如图20(b)所示,形成中间绝缘膜33,以覆盖中间互连32。然后,每一通孔34都形成在中间绝缘膜33的区域中紧靠中间互连32之上的部分内。然后,导体材料埋入各通孔34。另外,在中间绝缘膜33上形成中间互连22。中间互连22通过相应的通孔34连接至相应的中间互连32。
然后,如图20(c)所示,形成最终绝缘膜23,以覆盖中间互连22。然后,每一通孔24都形成在最终绝缘膜23的区域中紧靠中间互连22之上的部分内。
然后,如图20(d)所示,导体材料埋入各通孔24。另外,在最终绝缘膜23上形成上互连11。此时,上互连11通过相应的通孔24连接至相应的中间互连22。然后,形成每一阻焊剂12,以覆盖相应的上互连11的一部分,同时露出剩余部分。
然后,通过化学蚀刻或抛光移除支撑衬底1。然后蚀刻并移除容易刻蚀层4。
然后,如图13所示,多个块14接合蚀刻阻挡层5的各露出部分。然后,使用倒装芯片处理通过块14将半导体设备15安装在印刷电路板31上。此时,半导体设备15的电极(未显示)连接至各块14。然后,底层填料16注入印刷电路板31和半导体设备15之间的空间,然后被固化。这使得块14能够埋入底层填料16中。然后,每一焊球18都安装在印刷电路板31中的上互连11的相应的露出部分上。于是,形成了根据本实施例的半导体封装35。
现在,说明根据第五实施例的印刷电路板的制造方法。首先,如图14(a)所示,使用例如层压或压挤处理将保护膜41层压至支撑衬底1的整个表面。然后,通过执行将所得支撑衬底1在例如温度100~400℃保持10分钟至2小时,以固定保护膜41。根据用于保护膜41的材料,适当调整加热处理所用的温度和时间。保护膜41的厚度为例如1~50μm。
然后,在保护膜41上形成保护层(未显示)并构图。在保护膜41移除了保护层的区域上形成由蚀刻阻挡层5和互连主体6构成的下互连。然后,形成基底绝缘膜7,以覆盖下互连。在基底绝缘膜7中形成通孔10。在各通孔10中埋入导体材料。另外,在基底绝缘膜7上形成上互连11。然后,形成各阻焊剂12,以覆盖上互连11的一部分。
然后,如图14(b)所示,移除支撑衬底1。然后,如图14(c)所示,蚀刻并有选择地移除保护膜41。每一下互连都在已经移除了保护膜41的相应蚀刻部分42处露出。这导致形成根据本实施例的印刷电路板。根据本实施例的印刷电路板和半导体封装的其它制造方法与前述第一实施例中所描述的相同。
【例子】
图21(a)和21(b)是显示用于评价测试的样本的形状的显微照片。图21(a)显示了CSP(芯片尺度封装Chip Sized Package)样本,图21(b)显示了FCBGA(倒装芯片球状栅格阵列Flip Chip Ball GridArray)样本。另外,图22和23(a)至23(c)是显示根据本发明的第5例子的FCBGA样本的显微照片,其中破裂的发展在在绝缘层中被停止。另外,图24(a)和24(b)是打开样本的缺陷部分的显微照片。图24(a)显示了树脂中的裂缝。图24(b)显示了焊球中的裂缝。
如图21(a)和21(b)所示,使用前述第一、第二和第四实施例中所示的方法生成每一个都具有一层或三层绝缘膜的互连衬底。然后,在每一印刷电路板上安装作为半导体设备的LSI和焊球,以生成两种类型的半导体封装,即,CSP和FCBGA。在安装板上安装各半导体封装的一部分,以生成板载样本。后面称CSP半导体封装单元或其板载样本为“CSP样本”。称FCBGA半导体封装单元或其板载样本为“FCBGA样本”。CSP和FCBGA样本的结构如表1所示。对于安装在CSP样本中并且各具有一层绝缘层的互连衬底,构成基底绝缘膜的树脂类型在样本之间不同。对于安装在FCBGA样本中并且各具有三层绝缘层(基底绝缘膜、中间绝缘膜和最终绝缘膜)的互连衬底,构成三层绝缘膜的树脂类型在样本之间不同。
如图21(a)所示,在CSP样本中,LSI 56安装在印刷电路板55上并由模制物57密封。印刷电路板55和LSI 56通过引线接合而连接在一起,并且使用安装材料(模片连接材料)互相固定。于是,没有提供底层填料。另外,焊球58连接至印刷电路板55。印刷电路板55具有与半导体封装19的情况中相同的单层绝缘膜,如图5所示。提供基底绝缘膜作为绝缘膜。另外,如图21(b)所示,在FCBGA样本中,LSI 60安装在印刷电路板59上。在印刷电路板59和LSI 60之间以及在LSI 60侧面提供底层填料。在印刷电路板59上,在LSI 60的各个侧面安装硬化剂66。另外,在LSI 60上提供由传热胶等构成的辐射板。在辐射板和硬化剂66上提供由铜组成的散热器67。另外,焊球58连接至印刷电路板59。与图13所示的半导体封装35相同,印刷电路板59具有三层绝缘膜:基底绝缘膜、中间绝缘膜和最终绝缘膜。
【表1】
CSP样本 | FCBGA样本 | |
LSI尺寸 | 9.0×9.0mm | 10.5×10.5mm |
封装尺寸 | 12.0×12.0mm | 37.5×37.5mm |
绝缘膜层数 | 1 | 3 |
LSI焊点数 | 384 | 2500 |
BGA球数 | 384 | 1296 |
然后,对于表1所示的样本,测量绝缘膜的机械特性,即,它的断裂强度、弹性模数和断裂伸长百分比。通过将绝缘膜切割为宽度均为1cm的矩形并遵照“JPCA Standard,Built-up Circuit Board,JPCA-BU01,Section 4.2”执行抗拉测试而进行测量。测量温度设为三个等级:-65℃、23℃和150℃。测量结果如表2所示。对于表2所示的绝缘膜的树脂类型,参考字符“P”代表聚酰亚胺,参考字符“A”代表芳族聚酰胺。参考字符“L”、“E”和“F”代表液晶聚合物、环氧树脂以及多孔氟化树脂。另外,参考字符“+j”代表除了绝缘膜之外,还提供了一层或两层粘性树脂层。
另外,基于表2所示的机械特性值计算绝缘膜对于温度的相关性。特别地,定义绝缘膜在温度-65℃时具有断裂强度“a”且在温度150℃时具有断裂强度“b”,从而计算比值(a/b)。另外,定义绝缘膜在温度-65℃时具有弹性模数“c”且在温度150℃时具有弹性模数“d”,从而计算比值(c/d)。另外,计算值|c/d-a/b|。计算结果如表3所示。
另外,评估表2所示的样本的热应力耐久性。热应力耐久性的评估是对半导体封装单元及其板载样本执行的。单元CSP样本承受预定次数的热循环,每一热循环包括将单元CSP样本在温度-65℃保持30分钟然后将其在温度+150℃保持30分钟。其它样本,即板载CSP样本、单元FCBGA样本、板载FCBGA样本承受预定次数的热循环,每一热循环包括将每一样本在温度-40℃保持30分钟然后将其在温度+125℃保持30分钟。然后,对于电连接打开,即发生开路的循环数目,评估各样本。因为从低温(-65℃或-40℃)的开始直至高温(+150℃或+125℃)的开始以及从高温开始直至低温开始的时间随热循环测试者的能力以及样本的热容量而变化,所以对这两个时间进行适当调整。
当评估了半导体设备的热应力耐久性时,如果热循环测试是在实际使用条件(25~70℃)下进行的,则测试需要很长时间。于是,通过另样本承受65~150℃或-40~125℃的热循环而执行加速测试。用于温度循环测试加速能力的EIAJ-ET-7404(1999年四月创办)显示了使用Coffin-Manson等式确定的值。这些值表明,例如,与实际使用条件(25~70℃)相比,-40~125℃的热循环将测试速度增加了5.7倍。于是,-40~125℃时的600次循环对应于实际使用条件下大约10年。
表3显示了对于热应力耐久性测试的评估结果。在表3中,术语“树脂裂缝”表示绝缘膜的树脂破裂。术语“焊球裂缝”表示焊球破裂。另外,术语“多于1000”和“多于500”分别表示样本即使在1000和500次热循环之后也没有进入开路状态。
表2
序号 | 绝缘膜 | 机械特性 | |||||||||||
结构 | 树脂类型 | 膜厚度(μm) | -65℃ | 23℃ | 150℃ | ||||||||
断裂强度(MPa) | 弹性模数(Gpa) | 断裂伸长百分比(%) | 断裂强度(MPa) | 弹性模数(Gpa) | 断裂伸长百分比(%) | 断裂强度(MPa) | 弹性模数(Gpa) | 断裂伸长百分比(%) | |||||
例子 | 1 | 单层 | P | 30 | 415 | 5.1 | 44.0 | 410 | 5.0 | 49.0 | 333 | 2.8 | 60.0 |
例子 | 2 | 两层 | P | 30 | 415 | 5.1 | 44.0 | 410 | 5.0 | 49.0 | 333 | 2.8 | 60.0 |
+j | 20 | - | - | - | - | - | - | - | - | - | |||
例子 | 3 | 单层 | P | 50 | 310 | 3.8 | 122 | 270 | 3.7 | 131 | 205 | 2.3 | 170 |
例子 | 4 | 两层 | P | 25 | 314 | 3.9 | 120 | 274 | 3.8 | 129 | 205 | 2.3 | 165 |
+j | 40 | - | - | - | - | - | - | - | - | - | |||
例子 | 5 | 三层 | A | 4.5 | 400 | 15.0 | 18.0 | 390 | 14.1 | 19.5 | 283 | 9.1 | 25.0 |
+j | 10/30 | - | - | - | - | - | - | - | - | - | |||
例子 | 6 | 两层 | L | 25 | 169 | 9.4 | 19.0 | 112 | 6.3 | 25.0 | 70 | 3.1 | 28.0 |
+j | 40 | - | - | - | - | - | - | - | - | - | |||
例子 | 7 | 单层 | A | 60 | 276 | 10.4 | 3.6 | 255 | 6.7 | 4.3 | 180 | 4.8 | 4.3 |
例子 | 8 | 单层 | A | 60 | 197 | 8.5 | 3.1 | 177 | 6.2 | 3.8 | 115 | 4.0 | 3.8 |
例子 | 9 | 单层 | A | 60 | 165 | 6.7 | 3.0 | 151 | 4.9 | 3.6 | 85 | 3.2 | 3.6 |
例子 | 10 | 单层 | A | 60 | 155 | 6.4 | 2.8 | 143 | 4.4 | 3.2 | 62 | 2.8 | 3.2 |
例子 | 11 | 单层 | L | 50 | 180 | 11.0 | 33.0 | 135 | 9.0 | 42.0 | 110 | 4.5 | 50.0 |
例子 | 12 | 单层 | E | 60 | 142 | 4.3 | 7.4 | 80 | 3.3 | 11.0 | 35 | 1.1 | 36.0 |
例子 | 13 | 单层 | E | 60 | 152 | 4.1 | 5.5 | 89 | 3.1 | 11.0 | 34 | 0.87 | 37.0 |
对比例 | 14 | 单层 | E | 60 | 143 | 6.0 | 2.9 | 122 | 4.6 | 4.1 | 29 | 0.60 | 22.0 |
对比例 | 15 | 单层 | L | 60 | 158 | 9.4 | 4.9 | 89 | 3.9 | 7.1 | 30 | 1.5 | 5.4 |
对比例 | 16 | 单层 | F | 60 | 131 | 4.6 | 8.8 | 54 | 2.6 | 8.8 | 18 | 0.34 | 55.0 |
对比例 | 17 | 单层 | E | 60 | 123 | 3.9 | 8.4 | 76 | 2.2 | 7.8 | 25 | 0.66 | 18.4 |
表3
序号 | 机械性能对温度的依赖性 | 热应力耐久性(故障周期数) | ||||||||||
(a/b)值 | (c/d)值 | |c/d-a/b|值 | CSP | FCBGA | ||||||||
单元 | 板载 | 单元 | 板载 | |||||||||
树脂裂缝 | 焊接裂缝 | 树脂裂缝 | 焊接裂缝 | 树脂裂缝 | 焊接裂缝 | 树脂裂缝 | 焊接裂缝 | |||||
例子 | 1 | 1.2 | 1.8 | 0.6 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
例子 | 2 | 1.2 | 1.8 | 0.6 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
- | - | - | ||||||||||
例子 | 3 | 1.5 | 1.7 | 0.1 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
例子 | 4 | 1.5 | 1.7 | 0.2 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
- | - | - | ||||||||||
例子 | 5 | 1.4 | 1.6 | 0.2 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
- | - | - | ||||||||||
例子 | 6 | 2.4 | 3.0 | 0.6 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
- | - | - | ||||||||||
例子 | 7 | 1.5 | 2.2 | 0.6 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
例子 | 8 | 1.7 | 2.1 | 0.4 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
例子 | 9 | 1.9 | 2.1 | 0.2 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
例子 | 10 | 2.5 | 2.3 | 0.2 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
例子 | 11 | 1.6 | 2.4 | 0.8 | 多于1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
例子 | 12 | 4.1 | 3.9 | 0.1 | 1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
例子 | 13 | 4.5 | 4.7 | 0.2 | 1000 | 多于1000 | 多于500 | 多于500 | 多于1000 | 多于1000 | 多于500 | 多于500 |
对比例 | 14 | 4.9 | 10.0 | 5.1 | 100 | 多于1000 | 100 | 多于500 | 100 | 多于1000 | 50 | 多于500 |
对比例 | 15 | 5.3 | 6.3 | 1.0 | 1000 | 多于1000 | 多于500 | 400 | 多于1000 | 多于1000 | 多于500 | 400 |
对比例 | 16 | 7.3 | 13.5 | 6.3 | 200 | 多于1000 | 300 | 多于500 | 200 | 多于1000 | 200 | 多于500 |
对比例 | 17 | 4.9 | 5.9 | 1.0 | 500 | 多于1000 | 500 | 400 | 700 | 多于1000 | 400 | 多于500 |
表2和3所示的第1至13表示了本发明的例子。在第1至13例子中,当绝缘膜由单层构成时(例子1、3、7和13),它的厚度为3~100μm并且在温度23℃时的断裂强度为80MPa或更大。并且,比值(a/b)为4.5或更小,值|c/d-a/b|为0.8或更小。对于CSP样本,直至实施了一千或更多次循环,才观察到由于绝缘膜或焊球中的破裂而引起的打开状态。对于FCBGA样本,在实施了500次循环之后还没有观察到打开状态。这说明这些样本具有优秀的热应力耐久性。另外,当绝缘膜由绝缘层和粘性树脂层构成时(例子2、4、5和6),它的厚度为3~100μm并且在温度23℃时的断裂强度为80MPa或更大。并且,比值(a/b)为4.5或更小,值|c/d-a/b|为0.8或更小。对于CSP样本,直至实施了一千或更多次循环,才观察到由于绝缘膜或焊球中的破裂而引起的打开状态。对于FCBGA样本,在实施了500次循环之后还没有观察到打开状态。这说明这些样本具有优秀的热应力耐久性。
特别地,在例子1至11中,比值(a/b)为2.5或更小。因此,单元即使实施了1000次循环之后,CSP样本也没有进入打开状态。这说明这些样本具有优秀的热应力耐久性。
如图22和23(a)至23(c)所示,在根据例子5的FCBGA样本中,绝缘膜构造为:作为绝缘层的芳族聚酰胺膜61夹在作为粘性树脂层的两层环氧树脂膜62之间。在实施了1000次热循环之后,由于热应力,在FCBGA样本的环氧树脂膜62中发生破裂63。然而,破裂的发展被芳族聚酰胺阻挡。因此,整个绝缘膜没有破坏。这防止了开路并且避免将印刷电路板带入打开状态。
相反,表2和3所示的第14至17是对比例。在对比例14至17中,比值(a/b)大于4.5,且值|c/d-a/b|大于0.8。因此,这些样本的机械特性显著地依赖于温度。于是,这些样本不具有足够的热应力耐久性。
如图24(a)所示,在对比例14至17的样本中,树脂破裂,在破裂64发生在基底绝缘膜7中。然后该破裂64使上互连11开路。于是,印刷电路板13进入打开状态。另一方面,如图24(b)所示,在对比例14至17的样本中,焊球破裂,破裂65发生在焊球18中。这使得印刷电路板31进入打开状态。
前面对于实施例的说明用于使本领域熟练技术人员能够完成并使用本发明。另外,对于本领域技术人员,可以容易地看出这些实施例的多种修改,并且无需创造性劳动,即可将这里定义的一般原理和特定例子应用于其它实施例。因此,本发明不限于这里说明的实施例,而是遵照权利要求及其等同物的限定所定义的最宽范围。
Claims (60)
1.一种印刷电路板,包括:
下互连;
在所述下互连上形成的基底绝缘膜;
在所述基底绝缘膜上形成的通孔;
通过所述通孔连接至所述下互连的上互连,
其中所述基底绝缘膜的厚度为约3~100μm,并且在温度为23℃时的断裂强度为约80MPa或更大,并且
其中,当定义所述基底绝缘膜在温度-65℃的断裂强度为“a”且在温度150℃的断裂强度为“b”时,比值(a/b)为约4.5或更小。
2.如权利要求1的印刷电路板,其中当定义所述基底绝缘膜在温度-65℃的弹性模数为“c”且在温度150℃的弹性模数为“d”时,比值(c/d)为约4.7或更小。
3.如权利要求1的印刷电路板,其中所述比值(a/b)为约2.5或更小。
4.如权利要求1的印刷电路板,其中所述比值(a/b)大于2.5且最多为4.5,并且当定义所述基底绝缘膜在温度-65℃的弹性模数为“c”且在温度150℃的弹性模数为“d”时,所述“a”、“b”、“c”和“d”满足以下公式:
5.如权利要求1的印刷电路板,其中所述基底绝缘膜在温度为150℃时的弹性模数为约2.3GPa或者更大。
6.一种印刷电路板,包括:
下互连;
在所述下互连上形成的基底绝缘膜;
在所述基底绝缘膜上形成的通孔;
通过所述通孔连接至所述下互连的上互连,
其中所述基底绝缘膜包括
粘性树脂层,和
在所述粘性树脂层上形成的绝缘层,其中所述绝缘层的厚度为约1μm或更多,并且在温度为23℃时的断裂强度为约80MPa或更大,并且其中当定义所述绝缘层在温度-65℃的断裂强度为“a”且在温度150℃的断裂强度为“b”时,比值(a/b)为约2.5或更小。
7.如权利要求6的印刷电路板,其中所述基底绝缘膜具有形成在所述绝缘层上的另一粘性树脂层。
8.如权利要求1的印刷电路板,
进一步包括至少一层位于所述基底绝缘膜和所述上互连之间的互连结构层,
其中所述互连结构层具有通过所述通孔连接至所述下互连的中间互连,和多个中间绝缘膜的至少一个,所述多个中间绝缘膜用以覆盖所述中间互连,且所述多个中间绝缘膜具有将所述中间互连连接至所述上互连的另一通孔。
9.如权利要求8的印刷电路板,其中排列在最上层中的所述中间绝缘膜的至少一层在温度为23℃时的断裂强度为约80MPa或更大,并且当定义所述中间绝缘膜在温度-65℃的断裂强度为“a1”且在温度150℃的断裂强度为“b1”时,比值(a1/b1)为约4.5或更小。
10.如权利要求8的印刷电路板,
其中所有所述中间绝缘膜在温度为23℃时的断裂强度均为约80MPa或更大,并且当定义所述中间绝缘膜在温度-65℃的断裂强度为“a1”且在温度150℃的断裂强度为“b1”时,比值(a1/b1)为约4.5或更小。
11.如权利要求9的印刷电路板,
其中,当定义所述中间绝缘膜在温度-65℃的弹性模数为“c1”且在温度150℃的弹性模数为“d1”时,比值(c1/d1)为约4.7或更小。
12.如权利要求9的印刷电路板,
其中,当定义所述中间绝缘膜在温度-65℃的弹性模数为“c1”且在温度150℃的弹性模数为“d1”时,比值(a1/b1)为约2.5或更小。
13.如权利要求9的印刷电路板,
其中当比值(a1/b1)大于2.5且最多为4.5,并且当定义所述中间绝缘膜在温度-65℃的弹性模数为“c1”且在温度150℃的弹性模数为“d1”时,所述“a1”、“b1”、“c1”和“d1”满足以下公式:
14.如权利要求8的印刷电路板,
其中所述中间绝缘膜在温度为150℃时的弹性模数为约2.3GPa或更大。
15.如权利要求1的印刷电路板,
其中所述基底绝缘膜在其下表面中具有凹入部分,并且所述下互连埋入所述凹入部分。
16.如权利要求8的印刷电路板,
其中所述基底绝缘膜在其下表面中具有凹入部分,并且所述下互连埋入所述凹入部分。
17.如权利要求15的印刷电路板,
其中所述下互连的下表面和所述基底绝缘膜的下表面之间的距离在0.5μm和10μm之间。
18.如权利要求16的印刷电路板,
其中所述下互连的下表面和所述基底绝缘膜的下表面之间的距离在0.5μm和10μm之间。
19.如权利要求1的印刷电路板,
其中所述基底绝缘膜的表面和所述下互连的表面相互基本平齐。
20.如权利要求19的印刷电路板,
进一步包括至少形成于所述基底绝缘膜的一部分之上并且覆盖所述下互连的保护膜。
21.如权利要求1的印刷电路板,进一步包括覆盖一部分所述上互连的阻焊层。
22.一种半导体封装,包括:
根据权利要求1的印刷电路板,和
安装在所述印刷电路板上的半导体设备。
23.一种用于印刷电路板的基底绝缘膜,包括:
粘性树脂层,和
所述粘性树脂层上形成的绝缘层,其中所述绝缘层的厚度为约1μm或更多,在温度为23℃时的断裂强度为约80MPa或更大,
其中,当定义所述绝缘层在温度-65℃的断裂强度为“a”且在温度150℃的断裂强度为“b”时,比值(a/b)为约2.5或更小,并且
其中所述基底绝缘膜的厚度为约3~100μm。
24.如权利要求23的基底绝缘膜,其中所述绝缘层在温度为23℃时的断裂强度为约100MPa或更大。
25.如权利要求23的基底绝缘膜,其中当所述绝缘层在温度-65℃的弹性模数为“c”且在温度150℃的弹性模数为“d”时,
其中所述“a”、“b”、“c”和“d”满足以下公式:
26.如权利要求23的基底绝缘膜,所述绝缘层在温度为150℃时的弹性模数为约2.3GPa或者更大。
27.如权利要求23的基底绝缘膜,其中所述绝缘层由聚酰亚胺、芳族聚酰胺、液晶聚合物以及它们的任意组合构成的组中选择的一种或多种类型的树脂构成。
28.一种印刷电路板的制造方法,包括:
提供支撑衬底;
在支撑衬底上形成下互连;
形成厚度为3~100μm的基底绝缘膜;
在所述基底绝缘膜的一部分中形成通孔;
在所述基底绝缘膜上形成上互连,使得所述上互连通过所述通孔连接至所述下互连;并且
移除所述支撑衬底,
其中形成所述基底绝缘膜的所述步骤包括在所述支撑衬底上涂覆绝缘材料的步骤,所述绝缘材料在温度为23℃时的断裂强度为约80MPa或更大,并且当定义所述绝缘材料在温度-65℃的断裂强度为“a”且在温度150℃的断裂强度为“b”时,比值(a/b)为约4.5或更小。
29.如权利要求28的印刷电路板的制造方法,
其中,当定义所述基底绝缘膜在温度-65℃的弹性模数为“c”且在温度150℃的弹性模数为“d”时,比值(c/d)为约4.7或更小。
30.如权利要求28的印刷电路板的制造方法,
其中所述比值(a/b)为约2.5或更小。
31.如权利要求28的印刷电路板的制造方法,
其中所述比值(a/b)大于2.5且最多为4.5,并且当定义所述基底绝缘膜在温度-65℃的弹性模数为“c”且在温度150℃的弹性模数为“d”时,所述“a”、“b”、“c”和“d”满足以下公式:
32.如权利要求28的印刷电路板的制造方法,其中所述基底绝缘膜在温度为150℃时的弹性模数为约2.3GPa或者更大。
33.一种印刷电路板的制造方法,包括:
提供支撑衬底;
在支撑衬底上形成下互连;
形成厚度为3~100μm的基底绝缘膜;
在所述基底绝缘膜的一部分中形成通孔;
在所述基底绝缘膜上形成上互连,使得所述上互连通过所述通孔连接至所述下互连;并且
移除所述支撑衬底,
其中形成所述基底绝缘膜的所述步骤包括形成粘性树脂层的步骤以及在粘性树脂层上形成膜厚度为1μm或更大的绝缘层的步骤,形成所述绝缘层的所述步骤包括在所述粘性树脂层上涂覆绝缘材料的步骤,绝缘材料在温度为23℃时的断裂强度为约80MPa或更大,并且当定义所述绝缘材料在温度-65℃的断裂强度为“a”且在温度150℃的断裂强度为“b”时,比值(a/b)为约2.5或更小。
34.如权利要求33的印刷电路板的制造方法,
进一步包括在所述绝缘层上形成另一粘性树脂层。
35.如权利要求28的印刷电路板的制造方法,
进一步包括在所述形成所述通孔之后且在所述形成所述上互连之前,形成一层或多层互连结构层,
其中所述形成一层或多层互连结构层包括形成中间互连以通过所述通孔连接至所述下互连,形成多个中间绝缘膜中的至少一个以覆盖所述中间互连,以及在所述中间绝缘膜的一部分中形成通孔。
36.如权利要求35的印刷电路板的制造方法,
其中排列在最上层中的所述中间绝缘膜中的至少一层在温度为23℃时的断裂强度为约80MPa或更大,并且
其中,当定义排列在最上层中的所述中间绝缘膜中的至少一层在温度-65℃的断裂强度为“a1”且在温度150℃的断裂强度为“b1”时,比值(a1/b1)为约4.5或更小。
37.如权利要求35的印刷电路板的制造方法,
其中所有所述中间绝缘膜具有在所述基底绝缘膜上的绝缘膜或者位于所述基底绝缘膜之下的另一中间绝缘膜,绝缘膜在温度为23℃时的断裂强度均为80MPa或更大,并且当定义所述绝缘膜在温度-65℃的断裂强度为“a”且在温度150℃的断裂强度为“b”时,比值(a/b)为约4.5或更小。
38.如权利要求36的印刷电路板的制造方法,
其中当定义中间绝缘膜在温度-65℃的弹性模数为“c1”且在温度150℃的弹性模数为“d1”时,比值(c1/d1)为约4.7或更小。
39.如权利要求36的印刷电路板的制造方法,
其中所述比值(a1/b1)为约2.5或更小。
40.如权利要求36的印刷电路板的制造方法,
其中当所述中间绝缘膜的比值(a1/b1)大于2.5且最多为4.5,并且当定义所述中间绝缘膜在温度-65℃的弹性模数为“c1”且在温度150℃的弹性模数为“d1”时,所述“a1”、“b1”、“c1”和“d1”满足以下公式:
41.如权利要求36的印刷电路板,其中所述中间绝缘膜中的至少一层在温度为150℃时的弹性模数为约2.3GPa或更大。
42.如权利要求28的印刷电路板的制造方法,进一步包括:
在所述支撑衬底上形成所述下互连的所述步骤之前,在所述支撑衬底上形成膜厚度为0.5~10μm的容易刻蚀层,并且
在所述移除所述支撑衬底之后移除所述容易刻蚀层。
43.如权利要求28的印刷电路板的制造方法,进一步包括:
在所述在所述支撑衬底上形成所述下互连之前,形成保护层,以及
在移除所述支撑衬底的所述步骤之后,选择性地移除所述保护层,以至少露出部分所述下互连。
44.如权利要求27的印刷电路板的制造方法,进一步包括在形成所述上互连之后,形成覆盖部分所述上互连的阻焊层。
45.如权利要求1的印刷电路板,其中所述比值(a/b)为约0.22或更大。
46.如权利要求1的印刷电路板,其中所述比值(a/b)为约1.0或更大。
47.如权利要求2的印刷电路板,其中所述比值(c/d)为约0.21或更大。
48.如权利要求2的印刷电路板,其中所述比值(c/d)为约1.0或更大。
49.如权利要求9的印刷电路板,其中所述比值(a1/b1)为约0.22或更大。
50.如权利要求9的印刷电路板,其中所述比值(a1/b1)为约1.0或更大。
51.如权利要求11的印刷电路板,其中所述比值(c1/d1)为约0.21或更大。
52.如权利要求11的印刷电路板,其中所述比值(c1/d1)为约1.0或更大。
53.如权利要求28的印刷电路板的制造方法,其中所述比值(a/b)为约0.22或更大。
54.如权利要求28的印刷电路板的制造方法,其中所述比值(a/b)为约1.0或更大。
55.如权利要求29的印刷电路板的制造方法,其中所述比值(c/d)为约0.21或更大。
56.如权利要求29的印刷电路板的制造方法,其中所述比值(c/d)为约1.0或更大。
57.如权利要求36的印刷电路板的制造方法,其中所述比值(a1/b1)为约0.22或更大。
58.如权利要求36的印刷电路板的制造方法,其中所述比值(a1/b1)为约1.0或更大。
59.如权利要求38的印刷电路板的制造方法,其中所述比值(c1/d1)为约0.21或更大。
60.如权利要求38的印刷电路板的制造方法,其中所述比值(c1/d1)为约1.0或更大。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP328704/2002 | 2002-11-12 | ||
JP2002328704 | 2002-11-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1501481A true CN1501481A (zh) | 2004-06-02 |
CN1317759C CN1317759C (zh) | 2007-05-23 |
Family
ID=32212012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2003101143292A Expired - Lifetime CN1317759C (zh) | 2002-11-12 | 2003-11-12 | 印刷电路板、半导体封装、基底绝缘膜以及互连衬底的制造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20040089470A1 (zh) |
CN (1) | CN1317759C (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101431031B (zh) * | 2007-11-09 | 2010-06-02 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
CN101673724B (zh) * | 2005-02-07 | 2012-01-11 | 瑞萨电子株式会社 | 互连衬底和半导体器件 |
CN103314649A (zh) * | 2011-01-14 | 2013-09-18 | 贺利实公司 | 将高密度多层薄膜转移及电接合至电路化且柔性的有机衬底的方法及相关联装置 |
CN104160497A (zh) * | 2011-12-20 | 2014-11-19 | 英特尔公司 | 微电子封装和层叠微电子组件以及包括该封装和组件的计算系统 |
CN105789176A (zh) * | 2014-12-04 | 2016-07-20 | 矽品精密工业股份有限公司 | 封装结构及其制法 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4057921B2 (ja) * | 2003-01-07 | 2008-03-05 | 株式会社東芝 | 半導体装置およびそのアセンブリ方法 |
US7030468B2 (en) * | 2004-01-16 | 2006-04-18 | International Business Machines Corporation | Low k and ultra low k SiCOH dielectric films and methods to form the same |
US7744802B2 (en) * | 2004-06-25 | 2010-06-29 | Intel Corporation | Dielectric film with low coefficient of thermal expansion (CTE) using liquid crystalline resin |
GB2444775B (en) | 2006-12-13 | 2011-06-08 | Cambridge Silicon Radio Ltd | Chip mounting |
JP5284146B2 (ja) * | 2008-03-13 | 2013-09-11 | 日本特殊陶業株式会社 | 多層配線基板、及びその製造方法 |
JP5284147B2 (ja) * | 2008-03-13 | 2013-09-11 | 日本特殊陶業株式会社 | 多層配線基板 |
US20090321932A1 (en) * | 2008-06-30 | 2009-12-31 | Javier Soto Gonzalez | Coreless substrate package with symmetric external dielectric layers |
JP5140565B2 (ja) * | 2008-11-28 | 2013-02-06 | 三洋電機株式会社 | 素子搭載用基板、半導体モジュール、および携帯機器 |
US8278214B2 (en) * | 2009-12-23 | 2012-10-02 | Intel Corporation | Through mold via polymer block package |
US8127979B1 (en) * | 2010-09-25 | 2012-03-06 | Intel Corporation | Electrolytic depositon and via filling in coreless substrate processing |
US9275925B2 (en) * | 2013-03-12 | 2016-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved interconnect structure |
US20160316573A1 (en) * | 2015-04-22 | 2016-10-27 | Dyi-chung Hu | Solder mask first process |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000269647A (ja) * | 1999-03-18 | 2000-09-29 | Ibiden Co Ltd | 片面回路基板、多層プリント配線板およびその製造方法 |
TWI226814B (en) * | 1999-12-16 | 2005-01-11 | Matsushita Electric Ind Co Ltd | A removable film, a substrate with film, a process for forming the removable film and a process for the manufacturing of the circuit board |
AU4458000A (en) * | 1999-12-20 | 2001-07-03 | 3M Innovative Properties Company | Acidic polymer-based thermosettable psas, methods of their use, and thermoset adhesives therefrom |
JP3546961B2 (ja) * | 2000-10-18 | 2004-07-28 | 日本電気株式会社 | 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ |
TW522531B (en) * | 2000-10-20 | 2003-03-01 | Matsushita Electric Ind Co Ltd | Semiconductor device, method of manufacturing the device and mehtod of mounting the device |
JP4298559B2 (ja) * | 2004-03-29 | 2009-07-22 | 新光電気工業株式会社 | 電子部品実装構造及びその製造方法 |
-
2003
- 2003-11-06 US US10/701,594 patent/US20040089470A1/en not_active Abandoned
- 2003-11-12 CN CNB2003101143292A patent/CN1317759C/zh not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101673724B (zh) * | 2005-02-07 | 2012-01-11 | 瑞萨电子株式会社 | 互连衬底和半导体器件 |
CN101431031B (zh) * | 2007-11-09 | 2010-06-02 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
CN103314649A (zh) * | 2011-01-14 | 2013-09-18 | 贺利实公司 | 将高密度多层薄膜转移及电接合至电路化且柔性的有机衬底的方法及相关联装置 |
CN104160497A (zh) * | 2011-12-20 | 2014-11-19 | 英特尔公司 | 微电子封装和层叠微电子组件以及包括该封装和组件的计算系统 |
CN105789176A (zh) * | 2014-12-04 | 2016-07-20 | 矽品精密工业股份有限公司 | 封装结构及其制法 |
Also Published As
Publication number | Publication date |
---|---|
US20040089470A1 (en) | 2004-05-13 |
CN1317759C (zh) | 2007-05-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1317759C (zh) | 印刷电路板、半导体封装、基底绝缘膜以及互连衬底的制造方法 | |
CN1189068C (zh) | 多层印刷电路板及其制造方法 | |
CN1271699C (zh) | 测试具有许多半导体器件的晶片的探针卡及其制作方法 | |
CN1697163A (zh) | 布线板及使用该板的半导体封装 | |
CN1118098C (zh) | 半导体集成电路器件 | |
CN1269199C (zh) | 倒装片型半导体器件及其制造方法 | |
CN1835661A (zh) | 配线基板的制造方法 | |
CN101065843A (zh) | 制造电子模块的方法 | |
CN1929123A (zh) | 多层配线基板及其制造方法 | |
CN1771767A (zh) | 制造电子模块的方法以及电子模块 | |
CN1521847A (zh) | 电子部件封装构件及其制造方法 | |
JPH04233265A (ja) | 可変架橋性接着剤を用いた多段積層高密度相互接続方法および構造物 | |
CN1543291A (zh) | 电子部件内置模块及其制造方法 | |
CN1503359A (zh) | 电子元件封装结构及制造该电子元件封装结构的方法 | |
CN1723556A (zh) | 可叠置的半导体器件及其制造方法 | |
CN1968565A (zh) | 高密度印刷电路板及其制造方法 | |
CN1449232A (zh) | 电路部件内装模块及其制造方法 | |
CN1921079A (zh) | 配线基板的制造方法 | |
CN101069459A (zh) | 多层印刷线路基板及其制造方法 | |
CN1722420A (zh) | 半导体装置 | |
CN1674758A (zh) | 电路装置及其制造方法 | |
CN1672473A (zh) | 制造有内置器件的基板的方法、有内置器件的基板、制造印刷电路板的方法和印刷电路板 | |
CN1203740C (zh) | 柔性基板的制造方法 | |
CN1747630A (zh) | 基板制造方法和电路板 | |
CN1424756A (zh) | 金属布线基板和半导体装置及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CX01 | Expiry of patent term | ||
CX01 | Expiry of patent term |
Granted publication date: 20070523 |