CN1448986A - 半导体装置和电光学装置 - Google Patents
半导体装置和电光学装置 Download PDFInfo
- Publication number
- CN1448986A CN1448986A CN03107595A CN03107595A CN1448986A CN 1448986 A CN1448986 A CN 1448986A CN 03107595 A CN03107595 A CN 03107595A CN 03107595 A CN03107595 A CN 03107595A CN 1448986 A CN1448986 A CN 1448986A
- Authority
- CN
- China
- Prior art keywords
- pad
- substrate
- element chip
- semiconductor device
- conductive material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 136
- 230000003287 optical effect Effects 0.000 title description 4
- 239000000758 substrate Substances 0.000 claims abstract description 316
- 239000004020 conductor Substances 0.000 claims description 108
- 238000010023 transfer printing Methods 0.000 claims description 92
- 239000000463 material Substances 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 14
- 239000010409 thin film Substances 0.000 claims description 13
- 230000008018 melting Effects 0.000 claims description 8
- 238000002844 melting Methods 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 7
- 239000007788 liquid Substances 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 description 42
- 238000000034 method Methods 0.000 description 30
- 239000010408 film Substances 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 239000010410 layer Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910001338 liquidmetal Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000008393 encapsulating agent Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229920002972 Acrylic fiber Polymers 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052783 alkali metal Inorganic materials 0.000 description 1
- 150000001340 alkali metals Chemical class 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000007765 extrusion coating Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/129—Chiplets
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
- H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/75261—Laser
- H01L2224/75263—Laser in the upper part of the bonding apparatus, e.g. in the bonding head
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
一种半导体装置,通过在第1基板(11)上形成功能元件(12),剥离包含一个以上的功能元件(12)的元件芯片13,向第2基板(14)上转印,取得元件芯片(13)上的第1焊盘(15)和第2基板上(14)上的第2焊盘(16)的导通而形成的半导体装置中,只在元件芯片(13)的第2基板(14)一侧的表面形成第1焊盘(15),把功能元件(12)形成在比第1焊盘(15)更远离第2基板(14)的一侧。或者,在元件芯片(13)的远离第2基板(14)一侧的表面只形成第1焊盘(15),把功能元件(12)形成在比第1焊盘(15)更靠第2基板(14)一侧。由此可增大第1焊盘(15)的面积或宽度。
Description
技术领域
本发明涉及半导体装置,特别是涉及通过在第1基板上形成功能元件,剥离下包含一个以上功能元件的元件芯片,向第2基板转印,使元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘形成导通而形成的半导体装置,或者,通过在第1基板上形成功能元件,剥离下包含一个以上功能元件的元件芯片,向第3基板转印,再向第2基板上转印元件芯片,使元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘形成导通而形成的半导体装置。
背景技术
在具有功能元件例如薄膜晶体管或有机电致发光元件和该功能元件间的布线和支撑基板的电子电路等半导体装置中,常常是功能元件是全体的一部分,此外是布线和支撑基板。当把功能元件与布线、支撑基板作为一体,经过同一制造工艺制造该半导体装置中时,因为需要用于制造高功能的功能元件的高度复杂的制造工艺,所以一般制造成本变得高昂。可是,只为了布线和支撑基板,不需要高度复杂的制造工艺,制造成本是廉价的。如果能分别制造功能元件和布线、支撑基板,只在必要的部分配置功能元件,则作为全体来平均,能降低该半导体装置的制造成本。
因此,开发了在第1基板上形成功能元件,剥离包含一个以上功能元件的元件芯片,向第2基板转印,通过取得元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘的导通而形成的半导体装置;或者在第1基板上形成功能元件,剥离包含一个以上功能元件的元件芯片,向第3基板转印,再向第2基板上转印元件芯片,通过取得元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘的导通而形成的半导体装置;以及使用这些半导体装置的显示装置等电光装置。根据该方法,因为能只在必要的部分配置功能元件,作为全体来平均,能降低该半导体装置的制造成本。此外,这时作为剥离和转印的工艺,使用了激光侵蚀和粘合剂等(T.Shimoda et al,Techn.Dig.IEDM 1999,289,S.Utsunomiya,et al,Dig.Tech.Pap.STD 2000,916,T.Shimoda,Proc.Asia Display/IDW’01,327,S.Utsunomiya,et al,Proc.Asia Display/IDW’01,339)。
在第1基板上形成功能元件,剥离包含一个以上功能元件的元件芯片,向第2基板转印,通过取得元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘的导通而形成的半导体装置,或者在第1基板上形成功能元件,剥离包含一个以上功能元件的元件芯片,向第3基板转印,再向第2基板上转印元件芯片,通过取得元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘的导通而形成的半导体装置中,都取得第1焊盘和第2焊盘的导通,但是成为开发课题之一。这时,在剥离和转印的工序中,容易发生偏移,所以为了即使产生偏移,也能可靠地区的第1焊盘和第2焊盘的导通,希望使第1焊盘和第2焊盘的面积大。特别是为了降低制造成本,尽可能使元件芯片变小,所以很难使第1焊盘很大。而第2基板常常在面积上比较有余量,增大第2焊盘是比较容易的。另外,不仅是第1焊盘的面积,还希望使它的宽度增大。
因此,本发明的目的在于:在第1基板上形成功能元件,剥离包含一个以上功能元件的元件芯片,向第2基板转印,通过取得元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘的导通而形成的半导体装置,或者在第1基板上形成功能元件,剥离包含一个以上功能元件的元件芯片,向第3基板转印,再向第2基板上转印元件芯片,通过取得元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘的导通而形成的半导体装置中,使第1焊盘取得大的面积,或者使第1焊盘取得大的宽度。根据该构造,即使在剥离和转印的工序中产生偏移,也能可靠地使第1焊盘和第2焊盘导通。如果使第1焊盘取得大的面积,使对应的第2焊盘的面积也大到某种程度,则能降低接触电阻。
发明内容
本发明之1的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:在元件芯片的所述第2基板一侧的表面只形成第1焊盘。
根据该构造,能使第1焊盘取得大的面积。
本发明之2是根据本发明之1的半导体装置,其特征在于:功能元件形成在比第1焊盘离第2基板更远一侧。
根据该构造,通过层叠形成功能元件和第1焊盘,能与功能元件重叠形成第1焊盘,能使第1焊盘取得大的面积。
本发明之3的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:在元件芯片的远离第2基板的表面上只形成第1焊盘。
根据该构造,能使第1焊盘取得大的面积。
本发明之4是根据本发明之3的半导体装置,其特征在于:功能元件形成在比第1焊盘更靠近第2基板一侧。
根据该构造,通过层叠形成功能元件和第1焊盘,能与功能元件重叠形成第1焊盘,能使第1焊盘取得大的面积。
本发明之5的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:在元件芯片的第2基板一侧的表面和远离第2基板一侧的表面形成第1焊盘。
根据该构造,能使第1焊盘取得更大的面积。
本发明之6的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:当元件芯片的周长为L,面积为S时,
L>2π1/2S1/2。
根据该构造,通过使元件芯片的周长变长,能形成宽度大的第1焊盘。因为元件芯片的面积没有变大,所以关于降低制造成本上,取得了相同的效果。
本发明之7是根据本发明之6的半导体装置,其特征在于:L>4S1/2。
根据该构造,通过使元件芯片的周长变长,能形成宽度大的第1焊盘。因为元件芯片的面积没有变大,所以关于降低制造成本上,取得了相同的效果。
本发明之8的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:用焊锡、铟、铅等的低熔点材料形成第1焊盘或第2焊盘。
根据该构造,剥离元件芯片,向第2基板转印之后,只在高温下保持一定时间,就能取得第1焊盘和第2焊盘的导通。
本发明之9的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:在元件芯片的端面上,以向第1基板的面方向的外方伸出的形式形成第1焊盘,在第2基板上,形成与第1焊盘对应的形状。
根据该构造,能自动调整地在第2焊盘上配置第1焊盘,即使产生偏移,也能可靠地取得第1焊盘和第2焊盘的导通。
本发明之10的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:第1焊盘形成凸状,第2焊盘形成凹状,或者第1焊盘形成凹状,第2焊盘形成凸状。
根据该构造,能自动调整地在第2焊盘上配置第1焊盘,即使产生偏移,也能可靠地取得第1焊盘和第2焊盘的导通。
本发明之11的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:使用低介电常数材料作为元件芯片的绝缘层。
根据该构造,能降低元件芯片功能的元件和其周边的寄生电容,能期待耗电的降低和工作频率的提高。
本发明之12的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:使用气体、液体或真空作为元件芯片的绝缘层。
根据该构造,能降低元件芯片的功能元件和其周边的寄生电容,能期待耗电的降低和工作频率的提高。
本发明之13的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,再把元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:在元件芯片的第2基板一侧的表面上只形成第1焊盘。
根据该构造,能使第1焊盘取得更大的面积。
本发明之14是根据本发明之13的半导体装置,其特征在于:功能元件形成在比第1焊盘离第2基板更远的一侧。
根据该构造,通过层叠形成功能元件和第1焊盘,能与功能元件重叠形成第1焊盘,能使第1焊盘取得大的面积。
本发明之15的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,再把元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:在元件芯片的远离第2基板一侧的表面,只形成第1焊盘。
根据该构造,能使第1焊盘取得更大的面积。
本发明之16是根据本发明之15半导体装置,其特征在于:功能元件形成在比第1焊盘更靠近第2基板一侧。
根据该构造,通过层叠形成功能元件和第1焊盘,能与功能元件重叠形成第1焊盘,能使第1焊盘取得大的面积。
根据该构造,能使第1焊盘取得更大的面积。
本发明之17的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,再把元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:在元件芯片的第2基板一侧的表面和远离第2基板一侧的表面形成第1焊盘。
根据该构造,能使第1焊盘取得更大的面积。
本发明之18的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,再把元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:当元件芯片的周长为L,面积为S时,
L>2π1/2S1/2。
根据该构造,通过使元件芯片的周长变长,能形成宽度大的第1焊盘。因为元件芯片的面积没有变大,所以关于降低制造成本上,取得了相同的效果。
本发明之19是根据本发明之18的半导体装置,其特征在于:L>4S1/2。
根据该构造,通过使元件芯片的周长变长,能形成宽度大的第1焊盘。因为元件芯片的面积没有变大,所以关于降低制造成本上,取得了相同的效果。
本发明之20的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,再把元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:用焊锡、铟、铅等的低熔点材料形成第1焊盘或第2焊盘。
根据该构造,剥离元件芯片,向第2基板转印之后,只在高温下保持一定时间,就能取得第1焊盘和第2焊盘的导通。
本发明之21的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,再把元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:在元件芯片的端面上,以向第1基板的面方向的外方伸出的形式形成第1焊盘,在第2基板上形成与第1焊盘对应的形状。
根据该构造,能自动调整地在第2焊盘上配置第1焊盘,即使产生偏移,也能可靠地取得第1焊盘和第2焊盘的导通。
本发明之22的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,再把元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:第1焊盘形成凸状,第2焊盘形成凹状,或者第1焊盘形成凹状,第2焊盘形成凸状。
根据该构造,能自动调整地在第2焊盘上配置第1焊盘,即使产生偏移,也能可靠地取得第1焊盘和第2焊盘的导通。
本发明之23的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,再把元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:使用低介电常数材料作为元件芯片的绝缘层。
根据该构造,能降低元件芯片功能元件和其周边的寄生电容,能期待耗电的降低和工作频率的提高。
本发明之24的半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,再把元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:使用气体、液体或真空作为元件芯片的绝缘层。
根据该构造,能降低元件芯片功能元件和其周边的寄生电容,能期待耗电的降低和工作频率的提高。
本发明之25是根据本发明之1~24中的任意一项的半导体装置,其特征在于:在元件芯片的剥离和转印中使用激光的照射。
根据该构造,能可靠地进行元件芯片的剥离和转印。
本发明之26是根据本发明之1~24中的任意一项的半导体装置,其特征在于:功能元件是薄膜晶体管。
根据该构造,对于在以往的方法中,为了制造而需要高度复杂的制造工艺的高功能的薄膜晶体管,能使第1焊盘取得大的面积或使第1焊盘取得大的宽度。
本发明之27是根据权利要求1~24中的任意一项的半导体装置,其特征在于:功能元件是有机电致发光元件。
根据该构造,对于在以往的方法中,为了制造而需要高度复杂的制造工艺的高功能的薄膜晶体管,能使第1焊盘取得大的面积或使第1焊盘取得大的宽度。
本发明之28是一种电光装置,其特征在于:使用本发明之1~27中的任意一项的半导体装置。
根据该构造,在电光装置中,一般因为对于功能元件的布线和支撑基板的面积比大,所以另外制作布线和支撑基板,只在必要的部分配置功能元件所导致的制造成本的降低的效果变得更明显。
本发明之29是一种电子仪器,其特征在于:使用本发明之1~27中的任意一项的半导体装置。
根据该构造,制造成本低,能可靠地取得第1焊盘和第2焊盘的导通,能提供高性能的电子仪器。
附图说明
图1是表示本发明实施例1的制造方法的图。
图2是表示本发明实施例1的元件芯片的构造的图。
图3是表示本发明实施例1的第2基板的构造的图。
图4是在概念上表示把第1焊盘形成凸状,把第2焊盘形成凹状的剖视图。
图5是表示本发明实施例2的制造方法的图。
图6是表示本发明实施例2的元件芯片的构造的图。
图7是表示本发明实施例2的第2基板的构造的图。
图8是表示本发明实施例3的制造方法的图。
图9是表示本发明实施例3的元件芯片的构造的图。
图10是表示本发明实施例3的第2基板的构造的图。
图11是表示本发明实施例4的元件芯片的构造的图。
图12是表示本发明的剥离转印方法的实例的图。
图13是表示本发明的薄膜晶体管的制造方法的实例的图。
图14是表示本发明的有机电致发光元件的制造方法的实例的图。
图15是表示本发明的实施例5的电光装置的图。
图16是表示本发明的实施例5的制造方法的图。
图17是使用了本发明的半导体装置的电光装置的象素区域的电路结构图。
图18是表示能应用本发明的半导体装置的电子仪器的图。
图中:11-第1基板;12-功能元件;13-元件芯片;14-第2基板;15-第1焊盘;16-第2焊盘;17-布线;18-第3基板;19-连接布线;21-第1基板;22-非晶体硅膜;23-功能元件;24-第1焊盘;25-第2基板;26-激光;27-元件芯片;31-第1基板;32-多晶硅膜;33-激光;34-栅绝缘膜;35-栅极;36-源极区域和漏极区域;37-层间绝缘膜;38-源极和漏极;41-第1基板;42-透明电极;43-紧贴层;44-隔板;45-空穴注入层;46-发光层;47-阴极;48-密封材料;51-显示区域;52-元件芯片;53-布线;54-引出布线;55-驱动电路。
具体实施方式
下面,说明本发明的首选实施例。
(实施例1)
图1是表示本发明的实施例1的制造方法的图。在第1基板11上形成功能元件12,剥离包含一个以上的功能元件12的元件芯片13,向第2基板14转印,通过取得元件芯片13上的由导电性材料构成的第1焊盘15和第2基板上14的由导电性材料构成的第2焊盘16的导通而形成电子电路的半导体装置。图1(a)是把第1基板11的元件芯片形成面和第2基板14贴在一起的图,图1(b)是从元件芯片13剥离第1基板11,向第2基板14上转印,去除第1基板11的图。可以在剥离转印之前或之后取得第1焊盘15和第2焊盘16的导通。
图2是表示本发明的实施例1的元件芯片的构造的图。功能元件12电连接着给定的第1焊盘15。在元件芯片13的第2基板14一侧的表面只形成第1焊盘15。
在元件芯片13的第2基板14一侧的表面不形成此外的元件和电极。根据该构造,能使第1焊盘15取得大面积。另外,功能元件12形成在比第1焊盘15离所述第2基板14更远一侧。根据该构造,通过层叠形成功能元件12和第1焊盘15,能与功能元件12重叠形成第1焊盘15,能使第1焊盘15取得大的面积。
图3是表示本发明的实施例1的第2基板的构造的图。虽然是透视图,但是省略了一部分的布线、接触孔和转接插头等。在第2基板14上不仅是第2焊盘16,也形成与给定的第2焊盘16导通的布线17。在元件芯片13上的与第1焊盘15对应的位置,在第2基板14上形成第2焊盘16。
此外,通过在第1基板11上形成功能元件12,剥离包含一个以上功能元件12的元件芯片13,向第3基板18转印,再向第2基板14上转印元件芯片13,通过取得元件芯片13上的由导电性材料构成的第1焊盘15和第2基板上14的由导电性材料构成的第2焊盘16的导通而形成的半导体装置中,在元件芯片13的第2基板14一侧的表面上只形成第1焊盘15对于增大第1焊盘15的面积是有效的。这时,通过在比第1焊盘离第2基板更远的一侧形成功能元件,通过层叠形成功能元件12和第1焊盘15,能与功能元件12重叠形成第1焊盘15,能使第1焊盘15取得大的面积。
此外,为了取得第1焊盘15和第2焊盘16的导通,能用焊锡、铟、铅等的低熔点材料形成第1焊盘15或第2焊盘16。根据该构造,剥离元件芯片13,向第2基板14上转印之后,只在与所述低熔点材料对应的适当高温下保持一定时间,就能使第1焊盘15和第2焊盘16熔敷,能取得它们的导通。为了取得第1焊盘15和第2焊盘16的导通,能使用基于喷墨的液体金属涂敷工艺。也能使用引线接合、各向异性导电材料、各向异性导电薄膜。
另外,虽然未特别图示,但是,可以在元件芯片13的端面上,以向第1基板11的面方向的外方伸出的形式形成第1焊盘15,在第2基板上14,形成与第1焊盘15对应的形状。这时,使第2焊盘16为与第1焊盘15对应的形状,在比配置元件芯片13的位置更靠外侧形成,在该第2焊盘16中嵌入第1焊盘15。根据该构造,能自动调整地在第2焊盘16上配置第1焊盘15,即使产生偏移,也能可靠地取得第1焊盘15和第2焊盘16的导通。
另外,第1焊盘15可以形成凸状,第2焊盘16形成凹状,或者第1焊盘15形成凹状,第2焊盘16形成凸状。图4用剖视图在概念上表示该实例。省略了功能元件12和布线17等。如图所示,当把第1焊盘15可以形成凸状时,在第2基板14上形成与它对应的凹部。形成第2焊盘16,使在构成各凹部的凹面的全部(图4(a))或一部分(图4(b))露出导电性材料。根据该构造,能自动调整地在第2焊盘16上配置第1焊盘15,即使产生偏移,也能可靠地取得第1焊盘15和第2焊盘16的导通。
另外,可以使用低介电常数材料作为元件芯片的绝缘层。根据该构造,能降低元件芯片13的功能元件12和其周边的寄生电容,能期待耗电的降低和工作频率的提高。另外,使用气体、液体或真空作为元件芯片13的绝缘层。根据该构造,能降低元件芯片的功能元件和其周边的寄生电容,能期待耗电的降低和工作频率的提高。
另外,第1基板11、功能元件12、元件芯片13、第2基板14、第1焊盘15、第2焊盘16、布线17的材料和构造无论怎样,本发明的思想都是有效的。
(实施例2)
图5是表示本发明的实施例2的制造方法的图。通过在第1基板11上形成功能元件12,剥离包含一个以上功能元件12的元件芯片13,向第3基板18转印,再向第2基板14上转印元件芯片13,通过取得元件芯片13上的由导电性材料构成的第1焊盘15和第2基板14上的由导电性材料构成的第2焊盘16的导通而形成半导体装置。图5(a)是把第1基板11的元件芯片形成面和第3基板18贴在一起的图,图5(b)是剥离元件芯片13,向第3基板18转印,把第3基板18的元件芯片一侧的面与第2基板14贴在一起的图,图5(c)是把元件芯片13向第2基板14上转印,去掉了第3基板18的图。如符号19所示,在从第3基板向第2基板的剥离转印后,取得第1焊盘15和第2焊盘16的导通。
图6是表示本发明的实施例2的元件芯片的构造的图。功能元件12电连接着给定的第1焊盘15。可以在元件芯片13的远离第2基板14一侧的表面,只形成第1焊盘15。在元件芯片13的远离第2基板14一侧的表面,不形成此外的元件和电极。根据该构造,能使第1焊盘15取得大的面积。另外,功能元件12形成在比第1焊盘15更靠近第2基板14一侧。根据该构造,通过层叠形成功能元件12和第1焊盘15,能与功能元件12重叠形成第1焊盘15,能使第1焊盘15取得大的面积。
图7是表示本发明的实施例2的第2基板的构造的图。虽然是透视图,但是省略了一部分的布线、接触孔和转接插头等。在第2基板14上不仅是第2焊盘16,也形成与给定的第2焊盘16导通的布线17。在元件芯片13上的与第1焊盘15对应的位置周围,在第2基板14上形成第2焊盘16。
此外,通过在第1基板11上形成功能元件12,剥离包含一个以上功能元件12的元件芯片13,向第2基板14转印,通过取得元件芯片13上的由导电性材料构成的第1焊盘15和第2基板14上的由导电性材料构成的第2焊盘16的导通而形成的半导体装置中,在元件芯片13的远离所述第2基板14的表面上只形成第1焊盘15,这对于使第1焊盘15取得大面积是有效的。这时,通过在比第1焊盘15更靠近第2基板14一侧形成功能元件12,通过层叠形成功能元件12和第1焊盘15,能与功能元件12重叠形成第1焊盘15,能使第1焊盘15取得大的面积。
此外,为了取得第1焊盘15和第2焊盘16的导通,能使用基于喷墨的液体金属涂敷工艺,形成图5(c)的连接布线19。还能使用引线接合。
另外,可以在元件芯片13的端面上,以向第1基板11的面方向的外方伸出的形式形成第1焊盘15,在第2基板上14,形成与第1焊盘15对应的形状。这时,使第2焊盘16为与第1焊盘15对应的形状,在比配置元件芯片13的位置更靠外侧形成,在该第2焊盘16中嵌入第1焊盘15。根据该构造,能自动调整地在第2焊盘16上配置第1焊盘15,即使产生偏移,也能可靠地取得第1焊盘15和第2焊盘16的导通。另外,可以使用低介电常数材料作为元件芯片的绝缘层。根据该构造,能降低元件芯片13的功能元件12和其周边的寄生电容,能期待耗电的降低和工作频率的提高。另外,可以使用气体、液体或真空作为元件芯片13的绝缘层。根据该构造,能降低元件芯片13的功能元件12和其周边的寄生电容,能期待耗电的降低和工作频率的提高。
另外,第1基板11、功能元件12、元件芯片13、第2基板14、第1焊盘15、第2焊盘16、布线17、第3基板18、连接布线19的材料和构造无论怎样,本发明的思想都是有效的。
(实施例3)
图8是表示本发明的实施例3的制造方法的图。在第1基板11上形成功能元件12,剥离包含一个以上的功能元件12的元件芯片13,向第2基板14转印,通过取得元件芯片13上的由导电性材料构成的第1焊盘15和第2基板上14的由导电性材料构成的第2焊盘16的导通而形成半导体装置。图8(a)是把第1基板11的元件芯片形成面和第2基板14贴在一起的图,图8(b)是剥离元件芯片13,向第2基板14上转印,去除了第1基板11的图。可以在剥离转印之前或之后取得第2基板14一侧的第1焊盘15和第2焊盘16的导通。在从第1基板向第2基板剥离转印后,取得远离第2基板14一侧的第1焊盘15和第2焊盘16的导通。
图9是表示本发明的实施例3的元件芯片的构造的图。图9(a)是从成为比第2基板14更远一侧的俯视图,图9(b)是从成为第2基板14的一侧的俯视图。功能元件12电连接着给定的第1焊盘15。如权利要求5所述,在元件芯片3的第2基板14一侧的表面和远离第2基板14一侧的表面形成第1焊盘15。根据该构造,能使第1焊盘15取得更大的面积。
图10是表示本发明实施例3的第2基板构造的图。虽然是透视图,但是省略了一部分的布线、接触孔和转接插头等。在第2基板14上不仅是第2焊盘16,也形成与给定的第2焊盘导通的布线17。在元件芯片13上的与第1焊盘15对应的位置及其周围,在第2基板14上形成第2焊盘16。
此外,在通过在第1基板11上形成功能元件12,剥离包含一个以上功能元件12的元件芯片13,向第3基板18转印,再向第2基板14上转印元件芯片13,通过取得元件芯片13上的由导电性材料构成的第1焊盘15和第2基板14上的由导电性材料构成的第2焊盘16的导通而形成的半导体装置中,在元件芯片13的第2基板14一侧的表面和远离第2基板14一侧的表面形成第1焊盘15,这对于进一步增大第1焊盘15的面积是有效的。
此外,为了取得第2基板14一侧的第1焊盘15和第2焊盘16的导通,如权利要求8或权利要求20所述,能用焊锡、铟、铅等的低熔点材料形成第1焊盘15或第2焊盘16。根据该构造,剥离元件芯片13,向第2基板14转印之后,只在与所述低熔点材料的各熔点相应的适当高温下保持一定时间,使第1焊盘15和第2焊盘16熔敷,就能取得它们的导通。另外,为了取得第1焊盘15和第2焊盘16的导通,能使用基于喷墨的液体金属涂敷工艺。也能使用引线接合、各向异性导电材料、各向异性导电薄膜。
此外,为了取得远离第2基板14一侧的第1焊盘15和第2焊盘16的导通,能使用基于喷墨的液体金属涂敷工艺,形成图8(b)的连接布线19。还能使用引线接合。
另外,可以在元件芯片13的端面上,以向第1基板11的面方向的外方伸出的形式形成第1焊盘15,在第2基板上14,形成与第1焊盘15对应的形状。这时,使第2焊盘16为与第1焊盘15对应的形状,在比配置元件芯片13的位置更靠外侧形成,在该第2焊盘16中嵌入第1焊盘15。根据该构造,能自动调整地在第2焊盘16上配置第1焊盘15,即使产生偏移,也能可靠地取得第1焊盘15和第2焊盘16的导通。
而且,第1焊盘15可以形成凸状,第2焊盘16形成凹状,或者第1焊盘15形成凹状,第2焊盘16形成凸状。图4用剖视图在概念上表示该实例。例如,当把第1焊盘15形成凸状时,在第2基板14上形成与它对应的凹部。形成第2焊盘16,使在构成各凹部的凹面的全部(图4(a))或一部分((图4(b))露出导电性材料。根据该构造,能自动调整地在第2焊盘16上配置第1焊盘15,即使产生偏移,也能可靠地取得第1焊盘15和第2焊盘16的导通。
另外,可以使用低介电常数材料作为元件芯片的绝缘层。根据该构造,能降低元件芯片13的功能元件12和其周边的寄生电容,能期待耗电的降低和工作频率的提高。另外,使用气体、液体或真空作为元件芯片13的绝缘层。根据该构造,能降低元件芯片的功能元件和其周边的寄生电容,能期待耗电的降低和工作频率的提高。
另外,第1基板11、功能元件12、元件芯片13、第2基板14、第1焊盘15、第2焊盘16、布线17、连接布线19的材料和构造无论怎样,本发明的思想都是有效的。
(实施例4)
图11是表示本发明的实施例4的元件芯片的构造的图。关于制造方法和第2基板的构造,与实施例1~3大致相同。当元件芯片13的周长为L,面积为S时,L>2π1/2S1/2。并且,L>4S1/2。更具体而言,L-36,S=45。根据该构造,通过使元件芯片13的周长变长,能形成宽度大的第1焊盘。因为元件芯片13的面积没有变大,所以关于降低制造成本上,取得了相同的效果。此外,在本实施例中,考虑了矩形的元件芯片13,但是即使是L字型、U字型、环状、圆弧状等任意的形状,只要满足所述两个表达式的条件,本发明的思想就是有效的。
(剥离转印方法的实例)
图12是表示本发明的剥离转印方法的实例的图。下面,说明本发明的剥离转印的一种方法(特愿2001-282423、特愿2001-282424,T.Shimodaet al,Techn.Dig.IEDM 1999,289,S.Utsunomiya,et al,Dig.Tech.Pap.STD2000,916,T.Shimoda,Proc.Asia Display/IDW’01,327,S.Utsunomiya,et al,Proc.Asia Display/IDW’01,339)。首先,在用石英或玻璃形成的第1基板21上通过使用了SiH4的PECVD或使用Si2H6的LPCVD,形成非晶体硅膜22。接着,在其上形成功能元件23。在最上层形成第1焊盘24(图12(a))。使上下颠倒,贴在第2基板25上,通过由石英或玻璃形成而透明的第1基板21,只向想要剥离转印的元件芯片27照射激光26(图12(b))。这样,只有激光26照射的地方,非晶体硅膜22侵蚀剥离,元件芯片27转印到第2基板25上(图12(c))。如权利要求25所述,元件芯片27的剥离和转印中,使用激光26的照射。根据该构造,能可靠地进行元件芯片27的剥离和转印。
(薄膜晶体管的制造方法的实例)
图13是表示本发明的薄膜晶体管的制造方法的实例的图。下面,说明作为本发明功能元件之一的薄膜晶体管的制造方法。这里,以激光结晶多晶薄膜晶体管为例进行说明。首先,在用石英或玻璃形成的第1基板31上,通过使用了SiH4的PECVD或使用Si2H6的LPCVD,形成非晶体硅膜。通过照射激光33,非晶体硅膜结晶,成为多晶硅膜32(图13(a))。在对多晶硅膜32构图后,形成栅绝缘膜34,对栅极35进行成膜和构图(图13(b))。使用栅极35,自动调整地向多晶硅膜32注入磷和硼等杂质,进行活性化,形成CMOS构造的源极区域和漏极区域36。形成层间绝缘膜37,形成接触孔,对源极和漏极38成膜和构图(图13(c))。如权利要求26所述,对于在以往的方法中,为了制造而需要高度复杂的制造工艺的高功能的薄膜晶体管,能使第1焊盘取得大的面积或使第1焊盘取得大的宽度。
(有机电致发光元件的制造方法的实例)
图14是表示本发明的有机电致发光元件的制造方法的实例的图。下面说明作为本发明功能元件之一的有机电致发光元件的制造方法加以说明。首先,在用石英或玻璃形成的第1基板41上形成透明电极42,在想使其发光的区域形成开口部。通过聚酰亚胺或丙烯酸纤维形成隔板44,在想使其发光的区域形成开口部(图14(a))。接着,通过氧等离子体和CF4等离子体等的等离子体处理,控制基板表面的浸湿性。然后通过旋转涂敷、滚压涂敷、喷墨工艺(T.Shimoda,S.Seki,et al,Dig.SID’99,376,S.Kanbe,et al,Proc.Euro Display’99 Late-News Papers,85’)等的液相、溅射、蒸镀等的真空工艺,形成空穴注入层45和发光层46。为了减小功函数,形成包含碱金属的阴极47,通过密封材料48密封、完成(图14(b))。功能元件是有机电致发光元件。根据该构造,对于在以往的方法中,为了制造而需要高度复杂的制造工艺的高功能的薄膜晶体管,能使第1焊盘取得大的面积或使第1焊盘取得大的宽度。
(实施例5)
图15是表示本发明的实施例5的电光装置的图。在显示区域51上配置元件芯片52,形成了布线53。布线53通过引出布线54连接着驱动电路55。根据该构造,在电光装置中,一般因为对于功能元件的布线和支撑基板的面积比大,所以另外制作布线和支撑基板,只在必要的部分配置功能元件所导致的制造成本的降低的效果变得更明显。
图16是表示本发明的实施例5的制造方法的图。首先,用与本发明的实施例1同样的方法制作半导体装置(图16(a))。然后,制作有机电致发光元件(图16(b))。
此外,可以使用所述的剥离转印方法的实例和薄膜晶体管的制造方法的实例所示的技术,把驱动电路55与内置在与显示区域相同的基板上。另外,本实施例是有机电致显示装置,但是也可以是液晶显示装置、电泳显示装置等其他电光装置。
图17是用有源矩阵方式驱动的电光装置10的象素区域的电路结构图。各象素具有可通过电致发光效应而发光的发光层OLED、存储用于驱动它的电流的保持电容C、薄膜晶体管T1和T2。选择信号线Vsel从扫描线驱动器20提供给各象素。信号线Vsig和电源线Vdd从数据线驱动器30提供给各象素。通过控制选择信号线Vsel和信号线Vsig,进行了对各象素的电流编程,控制了基于发光部OLED的发光。
(电子仪器的实例)
图18列举了能应用所述半导体装置的电子仪器的实例。图18(a)是对移动电话的应用例,移动电话230具有:天线部231、声音输出部232、声音输入部233、操作部234以及使用了本发明的半导体装置的电光装置10。这样,本发明的半导体装置能用于移动电话230的显示部。图18(b)是对摄影机的应用例,摄影机240具有:显象部241、操作部242、声音输入部243和使用了本发明的半导体装置的电光装置10。这样,本发明的半导体装置能用于取景器和显示部。图18(c)是对便携式个人电脑的应用例,计算机250具有照相部251、操作部252和使用了本发明的半导体装置的电光装置10。这样,本发明的半导体装置能用于显示部。
图18(d)是对头载显示器的应用例,头载显示器260具有:带子261、光学系统容纳部262和使用了本发明的半导体装置的电光装置10。这样,本发明的半导体装置能用于图像显示源。图18(e)是对背投型放映机的应用例,放映机270在框体271上具有光源272、合成光学系统273、反射镜274、反射镜275、屏幕276和使用了本发明的半导体装置的电光装置10。这样,本发明的半导体装置能用于图像显示源。图18(e)是对前投型放映机的应用例,放映机280在框体282上具有光学系统281和使用了本发明的半导体装置的电光装置10。这样,本发明的半导体装置能用于图像显示源。
并不局限于所述实例,本发明的半导体装置能应用于使用有源矩阵型的电光装置的任意的电子仪器中。例如能应用于带显示功能的传真装置、数字相机的取景器、便携式TV、DSP装置、PDA、电子记事本、电子公告牌、宣传公告用显示器等。
根据本发明,在通过在第1基板上形成功能元件,剥离包含一个以上功能元件的元件芯片,向第2基板转印,通过取得元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘的导通而形成的半导体装置,或者在第1基板上形成功能元件,剥离包含一个以上功能元件的元件芯片,向第3基板转印,再向第2基板上转印元件芯片,通过取得元件芯片上的由导电性材料构成的第1焊盘和第2基板上的由导电性材料构成的第2焊盘的导通而形成的半导体装置中,能使第1焊盘取得大的面积,或者使第1焊盘取得大的宽度。
Claims (29)
1.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
在所述元件芯片的所述第2基板一侧的表面上,只形成所述第1焊盘。
2.根据权利要求1所述的半导体装置,其特征在于:所述功能元件形成在比所述第1焊盘离所述第2基板更远一侧。
3.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
在所述元件芯片的远离所述第2基板的表面上只形成所述第1焊盘。
4.根据权利要求1所述的半导体装置,其特征在于:所述功能元件形成在比所述第1焊盘更靠近所述第2基板一侧。
5.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
在所述元件芯片的所述第2基板一侧的表面和远离所述第2基板一侧的表面形成所述第1焊盘。
6.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
当所述元件芯片的周长为L,面积为S时,
L>2π1/2S1/2。
7.根据权利要求6所述的半导体装置,其特征在于:
L>4S1/2。
8.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
用焊锡、铟、铅等的低熔点材料形成所述第1焊盘或所述第2焊盘。
9.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
在所述元件芯片的端面上,以向所述第1基板的面方向的外方伸出的形式形成所述第1焊盘,在所述第2基板上,形成与所述第1焊盘对应的形状。
10.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
所述第1焊盘形成凸状,所述第2焊盘形成凹状,或者所述第1焊盘形成凹状,所述第2焊盘形成凸状。
11.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
使用低介电常数材料作为所述元件芯片的绝缘层。
12.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第2基板转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
使用气体、液体或真空作为所述元件芯片的绝缘层。
13.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,在把所述元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
在所述元件芯片的所述第2基板一侧的表面上只形成所述第1焊盘。
14.根据权利要求13所述的半导体装置,其特征在于:所述功能元件形成在比所述第1焊盘离所述第2基板更远的一侧。
15.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,在把所述元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
在所述元件芯片的远离所述第2基板一侧的表面,只形成所述第1焊盘。
16.根据权利要求15所述的半导体装置,其特征在于:所述功能元件形成在比所述第1焊盘更靠近所述第2基板一侧。
17.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,在把所述元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
在所述元件芯片的所述第2基板一侧的表面和远离所述第2基板一侧的表面形成所述第1焊盘。
18.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,在把所述元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
当所述元件芯片的周长为L,面积为S时,
L>2π1/2S1/2。
19.根据权利要求18所述的半导体装置,其特征在于:
L>4S1/2。
20.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,在把所述元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
用焊锡、铟、铅等的低熔点材料形成所述第1焊盘或所述第2焊盘。
21.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,在把所述元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
在所述元件芯片的端面上,以向所述第1基板的面方向的外方伸出的形式形成所述第1焊盘,在所述第2基板上形成与所述第1焊盘对应的形状。
22.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,在把所述元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
所述第1焊盘形成凸状,所述第2焊盘形成凹状,或者所述第1焊盘形成凹状,所述第2焊盘形成凸状。
23.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,在把所述元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
使用低介电常数材料作为所述元件芯片的绝缘层。
24.一种半导体装置,是一种在第1基板上形成功能元件,剥离下包含一个以上所述功能元件的元件芯片,向第3基板转印,在把所述元件芯片向第2基板上转印,使所述元件芯片上的由导电性材料构成的第1焊盘与所述第2基板上的由导电性材料构成的第2焊盘形成导通的半导体装置,其特征在于:
使用气体、液体或真空作为所述元件芯片的绝缘层。
25.根据权利要求1~24中的任意一项所述的半导体装置,其特征在于:在所述元件芯片的剥离和转印中使用激光的照射。
26.根据权利要求1~24中的任意一项所述的半导体装置,其特征在于:所述功能元件是薄膜晶体管。
27.根据权利要求1~24中的任意一项所述的半导体装置,其特征在于:所述功能元件是有机电致发光元件。
28.一种电光装置,其特征在于:
使用权利要求1~27中的任意一项所述的半导体装置。
29.一种电子仪器,其特征在于:
使用权利要求1~27中的任意一项所述的半导体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002097196A JP2003298006A (ja) | 2002-03-29 | 2002-03-29 | 半導体装置および電気光学装置 |
JP200297196 | 2002-03-29 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1448986A true CN1448986A (zh) | 2003-10-15 |
Family
ID=28786210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN03107595A Pending CN1448986A (zh) | 2002-03-29 | 2003-03-28 | 半导体装置和电光学装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20030209713A1 (zh) |
JP (1) | JP2003298006A (zh) |
KR (1) | KR100576636B1 (zh) |
CN (1) | CN1448986A (zh) |
TW (1) | TWI227940B (zh) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101996956A (zh) * | 2009-08-24 | 2011-03-30 | 索尼公司 | 半导体装置及半导体装置的生产方法 |
CN102282696A (zh) * | 2008-11-17 | 2011-12-14 | 全球Oled科技有限责任公司 | 具有小芯片的发光装置 |
CN102484120A (zh) * | 2009-08-24 | 2012-05-30 | 全球Oled科技有限责任公司 | 使用小芯片控制电子器件 |
US9761444B2 (en) | 2004-06-04 | 2017-09-12 | The Board Of Trustees Of The University Of Illinois | Methods and devices for fabricating and assembling printable semiconductor elements |
CN110034157A (zh) * | 2017-12-29 | 2019-07-19 | 乐金显示有限公司 | 微芯片和显示装置 |
WO2021120974A1 (en) * | 2019-12-17 | 2021-06-24 | Tseng Shih Hsien | Display apparatus, pixel array and manufacturing method thereof |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4524992B2 (ja) | 2003-01-28 | 2010-08-18 | セイコーエプソン株式会社 | 薄膜トランジスタ型表示装置、薄膜素子の製造方法、薄膜トランジスタ回路基板、電気光学装置および電子機器 |
JP2005142054A (ja) * | 2003-11-07 | 2005-06-02 | Seiko Epson Corp | 有機エレクトロルミネッセンス表示装置、有機エレクトロルミネッセンス表示装置の製造方法、大型有機エレクトロルミネッセンス表示装置および電子機器 |
JP2006049800A (ja) | 2004-03-10 | 2006-02-16 | Seiko Epson Corp | 薄膜デバイスの供給体、薄膜デバイスの供給体の製造方法、転写方法、半導体装置の製造方法及び電子機器 |
CN104925744A (zh) | 2004-11-04 | 2015-09-23 | 微芯片生物技术公司 | 压入式冷焊密封方法和装置 |
KR100741968B1 (ko) | 2004-11-23 | 2007-07-23 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시 소자 및 그 제조방법 |
JP4581664B2 (ja) * | 2004-12-08 | 2010-11-17 | セイコーエプソン株式会社 | 半導体基板の製造方法、半導体素子の製造方法及び電気光学装置の製造方法 |
US8143729B2 (en) * | 2008-01-25 | 2012-03-27 | International Rectifier Corporation | Autoclave capable chip-scale package |
KR102396760B1 (ko) * | 2015-04-08 | 2022-05-11 | 삼성디스플레이 주식회사 | 표시 장치 |
KR101951939B1 (ko) * | 2016-08-26 | 2019-02-25 | 엘지디스플레이 주식회사 | 표시장치 |
FR3066317B1 (fr) * | 2017-05-09 | 2020-02-28 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fabrication d'un dispositif d'affichage emissif a led |
TWI688802B (zh) * | 2017-11-03 | 2020-03-21 | 曾世憲 | 畫素陣列及其製造方法 |
US10930631B2 (en) | 2017-11-03 | 2021-02-23 | Shih-Hsien Tseng | Display apparatus, pixel array and manufacturing method thereof |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06118441A (ja) * | 1991-11-05 | 1994-04-28 | Tadanobu Kato | 表示セル |
US5475262A (en) | 1992-08-07 | 1995-12-12 | Fujitsu Limited | Functional substrates for packaging semiconductor chips |
US5382827A (en) * | 1992-08-07 | 1995-01-17 | Fujitsu Limited | Functional substrates for packaging semiconductor chips |
US5757456A (en) | 1995-03-10 | 1998-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating involving peeling circuits from one substrate and mounting on other |
JP3406727B2 (ja) | 1995-03-10 | 2003-05-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
JPH10303252A (ja) | 1997-04-28 | 1998-11-13 | Nec Kansai Ltd | 半導体装置 |
JPH1117050A (ja) | 1997-06-20 | 1999-01-22 | Matsushita Electric Ind Co Ltd | 回路基板及び回路基板の製造方法 |
JP4042182B2 (ja) | 1997-07-03 | 2008-02-06 | セイコーエプソン株式会社 | Icカードの製造方法及び薄膜集積回路装置の製造方法 |
JP3738798B2 (ja) | 1997-07-03 | 2006-01-25 | セイコーエプソン株式会社 | アクティブマトリクス基板の製造方法及び液晶パネルの製造方法 |
US5920464A (en) * | 1997-09-22 | 1999-07-06 | Trw Inc. | Reworkable microelectronic multi-chip module |
US6137063A (en) | 1998-02-27 | 2000-10-24 | Micron Technology, Inc. | Electrical interconnections |
JP3410371B2 (ja) * | 1998-08-18 | 2003-05-26 | リンテック株式会社 | ウエハ裏面研削時の表面保護シートおよびその利用方法 |
US6036809A (en) | 1999-02-16 | 2000-03-14 | International Business Machines Corporation | Process for releasing a thin-film structure from a substrate |
FR2795201B1 (fr) * | 1999-06-15 | 2001-08-31 | Gemplus Card Int | Dispositif et procede de fabrication de dispositifs electroniques comportant au moins une puce fixee sur un support |
JP3447619B2 (ja) * | 1999-06-25 | 2003-09-16 | 株式会社東芝 | アクティブマトリクス基板の製造方法、中間転写基板 |
JP2001168339A (ja) | 1999-12-08 | 2001-06-22 | Sharp Corp | 表示用トランジスタアレイパネルの形成方法 |
JP2001282423A (ja) | 2000-03-29 | 2001-10-12 | Aiwa Co Ltd | キー操作処理方法およびキー操作処理装置 |
JP2001282424A (ja) | 2000-03-29 | 2001-10-12 | Seiko Epson Corp | プレゼンテーションシステム及びワイヤレスリモコン |
JP2003045901A (ja) * | 2001-08-01 | 2003-02-14 | Sony Corp | 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法 |
-
2002
- 2002-03-29 JP JP2002097196A patent/JP2003298006A/ja not_active Withdrawn
-
2003
- 2003-03-25 US US10/395,393 patent/US20030209713A1/en not_active Abandoned
- 2003-03-27 TW TW092106990A patent/TWI227940B/zh not_active IP Right Cessation
- 2003-03-28 CN CN03107595A patent/CN1448986A/zh active Pending
- 2003-03-28 KR KR1020030019385A patent/KR100576636B1/ko active IP Right Grant
-
2005
- 2005-08-04 US US11/196,680 patent/US7341894B2/en not_active Expired - Lifetime
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11088268B2 (en) | 2004-06-04 | 2021-08-10 | The Board Of Trustees Of The University Of Illinois | Methods and devices for fabricating and assembling printable semiconductor elements |
US9761444B2 (en) | 2004-06-04 | 2017-09-12 | The Board Of Trustees Of The University Of Illinois | Methods and devices for fabricating and assembling printable semiconductor elements |
US12074213B2 (en) | 2004-06-04 | 2024-08-27 | The Board Of Trustees Of The University Of Illinois | Methods and devices for fabricating and assembling printable semiconductor elements |
US10374072B2 (en) | 2004-06-04 | 2019-08-06 | The Board Of Trustees Of The University Of Illinois | Methods and devices for fabricating and assembling printable semiconductor elements |
CN103646848B (zh) * | 2004-06-04 | 2018-06-05 | 伊利诺伊大学评议会 | 组装可印刷半导体元件和制造电子器件的方法 |
US9768086B2 (en) | 2004-06-04 | 2017-09-19 | The Board Of Trustees Of The University Of Illinois | Methods and devices for fabricating and assembling printable semiconductor elements |
CN102282696A (zh) * | 2008-11-17 | 2011-12-14 | 全球Oled科技有限责任公司 | 具有小芯片的发光装置 |
US9269680B2 (en) | 2009-08-24 | 2016-02-23 | Sony Corporation | Semiconductor device with a connection pad in a substrate and method for production thereof |
CN104465582A (zh) * | 2009-08-24 | 2015-03-25 | 索尼公司 | 半导体装置及半导体装置的生产方法 |
CN102484120A (zh) * | 2009-08-24 | 2012-05-30 | 全球Oled科技有限责任公司 | 使用小芯片控制电子器件 |
CN101996956A (zh) * | 2009-08-24 | 2011-03-30 | 索尼公司 | 半导体装置及半导体装置的生产方法 |
US11715752B2 (en) | 2009-08-24 | 2023-08-01 | Sony Group Corporation | Semiconductor device and method for production of semiconductor device |
CN102324404A (zh) * | 2009-08-24 | 2012-01-18 | 索尼公司 | 半导体装置及半导体装置的生产方法 |
CN110034157A (zh) * | 2017-12-29 | 2019-07-19 | 乐金显示有限公司 | 微芯片和显示装置 |
CN110034157B (zh) * | 2017-12-29 | 2023-04-18 | 乐金显示有限公司 | 微芯片和显示装置 |
WO2021120974A1 (en) * | 2019-12-17 | 2021-06-24 | Tseng Shih Hsien | Display apparatus, pixel array and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
US20050280037A1 (en) | 2005-12-22 |
TW200406894A (en) | 2004-05-01 |
JP2003298006A (ja) | 2003-10-17 |
US20030209713A1 (en) | 2003-11-13 |
KR100576636B1 (ko) | 2006-05-08 |
KR20030078735A (ko) | 2003-10-08 |
TWI227940B (en) | 2005-02-11 |
US7341894B2 (en) | 2008-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1448986A (zh) | 半导体装置和电光学装置 | |
CN1199074C (zh) | 电光装置、电子设备和电光装置的制造方法 | |
CN100339939C (zh) | 半导体装置以及其制造方法、电光学装置和电子机器 | |
CN2621383Y (zh) | 发光装置和电子仪器 | |
CN1253839C (zh) | 显示设备 | |
CN2606374Y (zh) | 半导体器件、电光装置和电子设备 | |
CN1801492A (zh) | 薄膜晶体管阵列板 | |
CN1217806A (zh) | 电流驱动型发光显示装置及其制造方法 | |
CN101038930A (zh) | 有机场致发光装置及其制造方法、电子设备 | |
CN1495876A (zh) | 半导体器件的制造方法 | |
CN1992291A (zh) | 薄膜晶体管基板及其制造方法 | |
CN1858640A (zh) | 薄膜晶体管阵列面板和包括该阵列面板的液晶显示器 | |
CN1703938A (zh) | 发光装置、其制造方法、电光学装置和电子仪器 | |
CN1742518A (zh) | 发光装置 | |
CN1674728A (zh) | 有机电致发光器件及其制造方法 | |
CN1201183C (zh) | 电光装置及其制造方法、电子设备 | |
CN1536616A (zh) | 半导体器件的制造方法、集成电路、电光装置和电子仪器 | |
CN1862804A (zh) | 半导体器件及其制造方法 | |
CN1913145A (zh) | 驱动膜、驱动封装及其制造方法与包括其的显示器 | |
CN1913155A (zh) | 液晶显示器件和其制造方法 | |
CN1684565A (zh) | 平板显示器件及其制造方法 | |
CN2687712Y (zh) | 电光装置和电子设备 | |
CN1967863A (zh) | 发光装置和电子仪器 | |
CN1315183C (zh) | 布线基板、电路基板、电光装置及其制造方法、电子设备 | |
CN101060162A (zh) | 有机薄膜晶体管及其制造方法和显示器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |