KR20030078735A - 반도체 장치 및 전기 광학 장치 - Google Patents

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우츠노미야스미오
하라히로유키
미야자와와카오
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세이코 엡슨 가부시키가이샤
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Abstract

제 1 기판(11) 위에서 기능 소자(12)를 형성하고, 기능 소자(12)를 포함하는 소자 칩(13)을 제 2 기판(14) 위로 전사하며, 소자 칩(13) 위의 제 1 패드(15)와 제 2 기판(14) 위의 제 2 패드(16)와의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 제 1 패드(15)의 면적 또는 폭을 넓게 취한다. 박리나 전사의 프로세스에서 어긋남이 생겨도, 제 1 패드(15)와 제 2 패드(16)의 도통을 확실하게 취할 수 있도록 한다.
소자 칩(13)의 제 2 기판(14) 측의 표면에는 제 1 패드(15)만을 형성하고, 기능 소자(12)는 제 1 패드(15)보다도 제 2 기판(14)으로부터 먼 측에 형성한다. 또는, 소자 칩(13)의 제 2 기판(14)으로부터 먼 측의 표면에는 제 1 패드(15)만을 형성하고, 기능 소자(12)는 제 1 패드(15)보다도 제 2 기판(14) 측에 형성한다. 또는, 소자 칩(13)의 제 2 기판(14) 측의 표면 및 제 2 기판(14)으로부터 먼 측의 표면에 제 1 패드(15)를 형성한다.

Description

반도체 장치 및 전기 광학 장치{SEMICONDUCTOR DEVICE AND ELECTRO-OPTIC DEVICE}
본 발명은 반도체 장치, 특히, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치, 또는 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 관한 것이다. 또한, 이들 반도체 장치를 사용하고 있는 전기 광학 장치에 관한 것이다.
기능 소자, 예를 들어, 박막트랜지스터나 유기 일렉트로루미네선스 소자와, 이 기능 소자 사이의 배선이나 지지 기판을 구비한 전자 회로 그 이외의 반도체 장치에서는, 기능 소자는 전체의 일부분이며, 그 이외는 배선이나 지지 기판인 경우가 많다. 이 반도체 장치를 기능 소자와 배선이나 지지 기판을 일체로 하여 동일한 제조 프로세스를 거쳐 제조할 경우에는, 고기능의 기능 소자를 제조하기 위한 고도의 복잡한 제조 프로세스가 필요하게 되기 때문에, 일반적으로 제조 비용이 고액으로 된다. 그러나, 배선이나 지지 기판만을 위해서는, 고도의 복잡한 제조 프로세스가 불필요하여, 제조 비용은 저렴하다. 기능 소자와 배선이나 지지 기판을 별개로 제조하고, 필요한 부분에만 기능 소자를 배치할 수 있으면, 전체적으로 평균하여 이 반도체 장치의 제조 비용을 저감시킬 수 있다.
그래서, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치, 또는 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치, 및 이들 반도체 장치를 사용하고 있는 표시 장치 등의 전기 광학 장치가 개발되었다. 이 방법에 의하면, 필요한 부분에만 기능 소자를 배치할 수 있기 때문에, 전체적으로 평균하여 이 반도체 장치의 제조 비용을 저감시킬 수 있다. 또한, 이 때, 박리나 전사의 프로세스로서는, 레이저 애블레이션이나 접착제가 이용된다(T. Shimoda, et al, Techn. Dig. IEDM 1999, 289, S. Utsunomiya, et al, Dig. Tech. Pap. SID 2000, 916, T. Shimoda, Proc. Asia Display/IDW 'O1,327, S. Utsunomiya, et al, Proc. Asia Display/IDW '01, 339).
제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치, 또는 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에서는, 어떻게 제 1 패드와 제 2 패드의 도통을 취하는지가 개발 과제의 하나로 된다. 이 때, 박리나 전사의 프로세스에서는 어긋남이 생기기 쉬우므로, 어긋남이 생겨도 제 1 패드와 제 2 패드의 도통을 확실하게 취할 수 있도록 제 1 패드와 제 2 패드의 면적은 크게 취하는 것이 바람직하다. 특히, 제조 비용을 저감시킨다는 의도에서 소자 칩은 가능한 한 작아지기 때문에, 제 1 패드의 면적을 크게 취하는 것은 어렵다. 한편, 제 2 기판은 면적적으로 비교적 여유가 있는 경우가 많아, 제 2 패드를 크게 취하는 것은 비교적 용이하다. 또한, 제 1 패드의 면적을 크게 취하는 것뿐만 아니라, 그 폭을 넓게 취하는 것도 바람직하다.
그래서, 본 발명은 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2패드의 도통을 취함으로써 형성하는 반도체 장치, 또는 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 제 1 패드의 면적을 크게 취하거나, 또는 제 1 패드의 폭을 넓게 취하는 것을 목적으로 한다. 이 구조에 의하면, 박리나 전사의 프로세스에서 어긋남이 생겨도, 제 1 패드와 제 2 패드의 도통을 확실하게 취할 수 있게 된다. 또한, 제 1 패드의 면적을 크게 취하고, 대응하는 제 2 패드의 면적도 어느 정도 크게 취하면, 콘택트 저항도 저감된다.
도 1은 본 발명의 제 1 실시예의 제조 방법을 나타내는 도면.
도 2는 본 발명의 제 1 실시예의 소자 칩의 구조를 나타내는 도면.
도 3은 본 발명의 제 1 실시예의 제 2 기판의 구조를 나타내는 도면.
도 4는 제 1 패드를 볼록한 형상으로 형성하고, 제 2 패드를 오목한 형상으로 형성한 예를 개념적으로 나타내는 단면도.
도 5는 본 발명의 제 2 실시예의 제조 방법을 나타내는 도면.
도 6은 본 발명의 제 2 실시예의 소자 칩의 구조를 나타내는 도면.
도 7은 본 발명의 제 2 실시예의 제 2 기판의 구조를 나타내는 도면.
도 8은 본 발명의 제 3 실시예의 제조 방법을 나타내는 도면.
도 9는 본 발명의 제 3 실시예의 소자 칩의 구조를 나타내는 도면.
도 10은 본 발명의 제 3 실시예의 제 2 기판의 구조를 나타내는 도면.
도 11은 본 발명의 제 4 실시예의 소자 칩의 구조를 나타내는 도면.
도 12는 본 발명의 박리(剝離) 전사 방법의 예를 나타내는 도면.
도 13은 본 발명의 박막트랜지스터의 제조 방법의 예를 나타내는 도면.
도 14는 본 발명의 유기 일렉트로루미네선스 소자의 제조 방법의 예를 나타내는 도면.
도 15는 본 발명의 제 5 실시예의 전기 광학 장치를 나타내는 도면.
도 16은 본 발명의 제 5 실시예의 제조 방법을 나타내는 도면.
도 17은 본 발명의 반도체 장치를 사용한 전기 광학 장치의 화소 영역의 회로 구성도.
도 18은 본 발명의 반도체 장치를 적용할 수 있는 전자 기기의 예를 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
11 : 제 1 기판
12 : 기능 소자
13 : 소자 칩
14 : 제 2 기판
15 : 제 1 패드
16 : 제 2 패드
17 : 배선
18 : 제 3 기판
19 : 접속 배선
21 : 제 1 기판
22 : 비정질 실리콘막
23 : 기능 소자
24 : 제 1 패드
25 : 제 2 기판
26 : 레이저
27 : 소자 칩
31 : 제 1 기판
32 : 다결정 실리콘막
33 : 레이저
34 : 게이트 절연막
35 : 게이트 전극
36 : 소스 영역 및 드레인 영역
37 : 층간절연막
38 : 소스 전극 및 드레인 전극
41 : 제 1 기판
42 : 투명 전극
43 : 밀착층
44 : 뱅크
45 : 정공 주입층
46 : 발광층
47 : 음극
48 : 밀봉제
51 : 표시 영역
52 : 소자 칩
53 : 배선
54 : 인출 배선
55 : 구동 회로
특허청구범위의 청구항 1에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 제 2 기판 측의 표면에는 제 1 패드만을 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 제 1 패드의 면적을 크게 취할 수 있다.
특허청구범위의 청구항 2에 기재된 본 발명은, 청구항 1에 기재된 반도체 장치에 있어서, 기능 소자는 제 1 패드보다도 제 2 기판으로부터 먼 측에 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 기능 소자와 제 1 패드를 적층하여 형성함으로써, 기능 소자에 중첩하여 제 1 패드를 형성할 수 있어, 제 1 패드의 면적을 크게 취할 수 있다.
특허청구범위의 청구항 3에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 제 2 기판으로부터 먼 측의 표면에는 제 1 패드만을 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 제 1 패드의 면적을 크게 취할 수 있다.
특허청구범위의 청구항 4에 기재된 본 발명은, 청구항 3에 기재된 반도체 장치에 있어서, 기능 소자는 제 1 패드보다도 제 2 기판 측에 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 기능 소자와 제 1 패드를 적층하여 형성함으로써, 기능 소자에 중첩하여 제 1 패드를 형성할 수 있어, 제 1 패드의 면적을 크게 취할 수 있다.
특허청구범위의 청구항 5에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 제 2 기판 측의 표면 및 제 2 기판으로부터 먼 측의 표면에 제 1 패드를 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 제 1 패드의 면적을 더 크게 취할 수 있다.
특허청구범위의 청구항 6에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 주변 길이를 L, 면적을 S로 할 때, L＞2π1/2S1/2인 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 소자 칩의 주변 길이를 길게 함으로써, 폭이 넓은 제 1 패드를 형성할 수 있다. 소자 칩의 면적은 커지지 않기 때문에, 제조 비용을 저감시키는 것에 대해서는 동일한 효과가 얻어진다.
특허청구범위의 청구항 7에 기재된 본 발명은, 청구항 6에 기재된 반도체 장치에 있어서, L＞4S1/2인 것을 특징으로 하는 반도체 장치이다.
이 구조에 의해서도, 소자 칩의 주변 길이를 길게 함으로써, 폭이 넓은 제 1 패드를 형성할 수 있다. 역시 소자 칩의 면적은 커지지 않기 때문에, 제조 비용을 저감시키는 것에 대해서는 동일한 효과가 얻어진다.
특허청구범위의 청구항 8에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 제 1 패드 또는 제 2 패드를 땜납, 인듐, 납 등의 저(低)융점 재료로 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 소자 칩을 박리하여 제 2 기판 위로 전사한 후, 고온에서 일정 시간 유지하는 것만으로 제 1 패드와 제 2 패드의 도통을 취할 수 있게 된다.
특허청구범위의 청구항 9에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 단면(端面)에 제 1 패드를 상기 제 1 기판의 면방향 외측으로 돌출되는 형상으로 형성하고, 제 2 기판 위에 제 1 패드에 대응한 형상이 형성되어 있는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 제 1 패드를 제 2 패드에 자기 정합적으로 배치할 수 있어, 어긋남이 생겨도 제 1 패드와 제 2 패드의 도통을 확실하게 취할 수 있다.
특허청구범위의 청구항 10에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 제 1 패드를 볼록한 형상으로 형성하고, 제 2 패드를 오목한 형상으로 형성하거나, 또는 제 1 패드를 오목한 형상으로 형성하고, 제 2 패드를 볼록한 형상으로 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의해서도, 제 1 패드를 제 2 패드에 자기 정합적으로 배치할 수 있어, 어긋남이 생겨도 제 1 패드와 제 2 패드의 도통을 확실하게 취할 수 있다.
특허청구범위의 청구항 11에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 절연층으로서 저유전율 재료를 사용하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 소자 칩의 기능 소자나 그 주변의 기생 용량을 저감시킬 수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다.
특허청구범위의 청구항 12에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 절연층으로서 기체나 액체나 진공을 사용하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의해서도, 소자 칩의 기능 소자나 그 주변의 기생 용량을 저감시킬 수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다.
특허청구범위의 청구항 13에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 제 2 기판 측의 표면에는 제 1 패드만을 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 제 1 패드의 면적을 크게 취할 수 있다.
특허청구범위의 청구항 14에 기재된 본 발명은, 청구항 13에 기재된 반도체 장치에 있어서, 기능 소자는 제 1 패드보다도 제 2 기판으로부터 먼 측에 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 기능 소자와 제 1 패드를 적층하여 형성함으로써, 기능 소자에 중첩하여 제 1 패드를 형성할 수 있어, 제 1 패드의 면적을 크게 취할 수 있다.
특허청구범위의 청구항 15에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 제 2 기판으로부터 먼 측의 표면에는 제 1 패드만을 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 제 1 패드의 면적을 크게 취할 수 있다.
특허청구범위의 청구항 16에 기재된 본 발명은, 청구항 15에 기재된 반도체 장치에 있어서, 기능 소자는 제 1 패드보다도 제 2 기판 측에 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 기능 소자와 제 1 패드를 적층하여 형성함으로써, 기능 소자에 중첩하여 제 1 패드를 형성할 수 있어, 제 1 패드의 면적을 크게 취할 수 있다.
이 구조에 의하면, 제 1 패드의 면적을 크게 취할 수 있다.
특허청구범위의 청구항 17에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 제 2 기판 측의 표면 및 제 2 기판으로부터 먼 측의 표면에 제 1 패드를 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 제 1 패드의 면적을 더 크게 취할 수 있다.
특허청구범위의 청구항 18에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 주변 길이를 L, 면적을 S로할 때, L＞2π1/2S1/2인 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 소자 칩의 주변 길이를 길게 함으로써, 폭이 넓은 제 1 패드를 형성할 수 있다. 소자 칩의 면적은 커지지 않기 때문에, 제조 비용을 저감시키는 것에 대해서는 동일한 효과가 얻어진다.
특허청구범위의 청구항 19에 기재된 본 발명은, 청구항 18에 기재된 반도체 장치에 있어서, L＞4S1/2인 것을 특징으로 하는 반도체 장치이다.
이 구조에 의해서도, 소자 칩의 주변 길이를 길게 함으로써, 폭이 넓은 제 1 패드를 형성할 수 있다. 역시 소자 칩의 면적은 커지지 않기 때문에, 제조 비용을 저감시키는 것에 대해서는 동일한 효과가 얻어진다.
특허청구범위의 청구항 20에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 제 1 패드 또는 제 2 패드를 땜납, 인듐, 납 등의 저융점 재료로 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 소자 칩을 박리하여 제 2 기판 위로 전사한 후, 고온에서 일정 시간 유지하는 것만으로 제 1 패드와 제 2 패드의 도통을 취할 수 있게 된다.
특허청구범위의 청구항 21에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 단면에 제 1 패드를 상기 제 1 기판의 면방향 외측으로 돌출되는 형상으로 형성하고, 제 2 기판 위에 제 1 패드에 대응한 형상이 형성되어 있는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 제 1 패드를 제 2 패드에 자기 정합적으로 배치할 수 있어, 어긋남이 생겨도 제 1 패드와 제 2 패드의 도통을 확실하게 취할 수 있다.
특허청구범위의 청구항 22에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 제 1 패드를 볼록한 형상으로 형성하고, 제 2 패드를 오목한 형상으로 형성하거나, 또는 제 1 패드를 오목한 형상으로 형성하고, 제 2 패드를 볼록한 형상으로 형성하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의해서도, 제 1 패드를 제 2 패드에 자기 정합적으로 배치할 수 있어, 어긋남이 생겨도 제 1 패드와 제 2 패드의 도통을 확실하게 취할 수 있다.
특허청구범위의 청구항 23에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 절연층으로서 저유전율 재료를 사용하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 소자 칩의 기능 소자나 그 주변의 기생 용량을 저감시킬 수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다.
특허청구범위의 청구항 24에 기재된 본 발명은, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 소자 칩의 절연층으로서 기체나 액체나 진공을 사용하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의해서도, 소자 칩의 기능 소자나 그 주변의 기생 용량을 저감시킬 수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다.
특허청구범위의 청구항 25에 기재된 본 발명은, 청구항 1 내지 청구항 24 중 어느 한 항에 기재된 반도체 장치에 있어서, 소자 칩의 박리나 전사에 레이저 조사(照射)를 이용하는 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 소자 칩의 박리나 전사를 확실하게 행할 수 있게 된다.
특허청구범위의 청구항 26에 기재된 본 발명은, 청구항 1 내지 청구항 24 중 어느 한 항에 기재된 반도체 장치에 있어서, 기능 소자가 박막트랜지스터인 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 종래 방법에서는 제조하기 위해 고도의 복잡한 제조 프로세스가 필요했던 고기능의 박막트랜지스터에 대하여, 제 1 패드의 면적을 크게 취하거나, 또는 제 1 패드의 폭을 넓게 취할 수 있게 된다.
특허청구범위의 청구항 27에 기재된 본 발명은, 청구항 1 내지 청구항 24 중 어느 한 항에 기재된 반도체 장치에 있어서, 기능 소자가 유기 일렉트로루미네선스 소자인 것을 특징으로 하는 반도체 장치이다.
이 구조에 의하면, 종래 방법에서는 제조하기 위해 고도의 복잡한 제조 프로세스가 필요했던 고기능의 유기 일렉트로루미네선스 소자에 대하여, 제 1 패드의 면적을 크게 취하거나, 또는 제 1 패드의 폭을 넓게 취할 수 있게 된다.
특허청구범위의 청구항 28에 기재된 본 발명은, 청구항 1 내지 청구항 24 중 어느 한 항에 기재된 반도체 장치를 사용하고 있는 것을 특징으로 하는 전기 광학 장치이다.
이 구조에 의하면, 전기 광학 장치에서는 일반적으로 기능 소자에 대한 배선이나 지지 기판의 면적비가 크기 때문에, 배선이나 지지 기판을 별개로 제조하고, 필요한 부분에만 기능 소자를 배치하는 것에 의한 제조 비용의 저감 효과가 보다 유효해진다.
특허청구범위의 청구항 29에 기재된 본 발명은, 청구항 1 내지 청구항 24 중 어느 한 항에 기재된 반도체 장치를 사용하고 있는 것을 특징으로 하는 전자 기기이다.
이 구조에 의하면, 제조 비용이 낮으며 확실하게 제 1 패드와 제 2 패드의도통을 취할 수 있어, 고성능의 전자 기기를 제공할 수 있다.
이하, 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 제 1 실시예의 제조 방법을 나타내는 도면이다. 제 1 기판(11) 위에서 기능 소자(12)를 형성하고, 기능 소자(12)를 1개 이상 포함하는 소자 칩(13)을 박리하여 제 2 기판(14) 위로 전사하며, 소자 칩(13) 위의 도전성 재료로 이루어진 제 1 패드(15)와 제 2 기판(14) 위의 도전성 재료로 이루어진 제 2 패드(16)와의 도통을 취함으로써, 전자 회로 그 이외의 반도체 장치를 형성한다. 도 1의 (a)는 제 1 기판(11)의 소자 칩 형성면을 제 2 기판(14)과 접합시키고 있는 도면, 도 1의 (b)는 소자 칩(13)을 제 1 기판(11)으로부터 박리하여 제 2 기판(14) 위로 전사하고, 제 1 기판(11)을 제거한 도면이다. 제 1 패드(15)와 제 2 패드(16)의 도통을 취하는 것은 박리 전사 전일 수도 있고, 후일 수도 있다.
도 2는 본 발명의 제 1 실시예의 소자 칩의 구조를 나타내는 도면이다. 기능 소자(12)는 소정의 제 1 패드(15)와 전기적으로 접속되어 있다. 청구항 1에 기재한 바와 같이, 소자 칩(13)의 제 2 기판(14) 측의 표면에는 제 1 패드(15)만이 형성되어 있다.
소자 칩(13)의 제 2 기판(14) 측의 표면에는 그 이외의 소자나 전극은 형성되어 있지 않다. 이 구조에 의하면, 제 1 패드(15)의 면적을 크게 취할 수 있다. 또한, 청구항 2에 기재한 바와 같이, 기능 소자(12)는 제 1 패드(15)보다도 제 2 기판(14)으로부터 먼 측에 형성되어 있다. 이 구조에 의하면, 기능 소자(12)와 제 1 패드(15)를 적층하여 형성함으로써, 기능 소자(12)에 중첩하여 제 1 패드(15)를형성할 수 있어, 제 1 패드(15)의 면적을 크게 취할 수 있다.
도 3은 본 발명의 제 1 실시예의 제 2 기판의 구조를 나타내는 도면이다. 투시도로 되어 있으나, 일부의 배선이나 콘택트 홀이나 비어 플러그 등은 생략되어 있다. 제 2 기판(14) 위에는 제 2 패드(16)뿐만 아니라, 소정의 제 2 패드(16)와 도통하는 배선(17)도 형성되어 있다. 소자 칩(13) 위의 제 1 패드(15)에 대응하는 위치에 제 2 기판(14) 위에는 제 2 패드(16)를 형성한다.
또한, 청구항 13에 기재한 바와 같이, 제 1 기판(11) 위에서 기능 소자(12)를 형성하고, 기능 소자(12)를 1개 이상 포함하는 소자 칩(13)을 박리하여 제 3 기판(18) 위로 전사하며, 다시 소자 칩(13)을 제 2 기판(14) 위로 전사하고, 소자 칩(13) 위의 도전성 재료로 이루어진 제 1 패드(15)와 제 2 기판(14) 위의 도전성 재료로 이루어진 제 2 패드(16)와의 도통을 취함으로써 형성하는 반도체 장치에 있어서도, 소자 칩(13)의 제 2 기판(14) 측의 표면에 제 1 패드(15)만을 형성하는 것은 제 1 패드(15)의 면적을 크게 취하기 위해 효과적이다. 이 때, 청구항 14에 기재한 바와 같이, 기능 소자(12)를 제 1 패드(15)보다도 제 2 기판(14)으로부터 먼 측에 형성하는 것에 의해, 기능 소자(12)와 제 1 패드(15)를 적층하여 형성함으로써, 기능 소자(12)에 중첩하여 제 1 패드(15)를 형성할 수 있어, 제 1 패드(15)의 면적을 크게 취할 수 있게 된다.
또한, 제 1 패드(15)와 제 2 패드(16)의 도통을 취하기 위해, 청구항 8이나 청구항 20에 기재한 바와 같이, 제 1 패드(15) 또는 제 2 패드(16)를 땜납, 인듐, 납 등의 저융점 재료로 형성할 수 있다. 이 구조에 의하면, 소자 칩(13)을 박리하여 제 2 기판(14) 위로 전사한 후, 상기 저융점 재료의 각 융점에 따른 적절한 고온에서 일정 시간 유지하는 것만으로 제 1 패드(15)와 제 2 패드(16)를 융착(融着)시키고, 이들의 도통을 취할 수 있게 된다. 또한, 제 1 패드(15)와 제 2 패드(16)의 도통을 취하기 위해, 잉크젯에 의한 액체 금속 도포 프로세스를 이용할 수 있다. 또한, 와이어 본딩이나 이방(異方) 도전 재료나 이방 도전 필름을 사용할 수도 있다.
또한, 특별히 도시하지 않지만, 청구항 9나 청구항 21에 기재한 바와 같이, 소자 칩(13)의 단면에 제 1 패드(15)를 제 1 기판(11)의 면방향 외측으로 돌출되는 형상으로 형성하고, 제 2 기판(14) 위에 제 1 패드(15)에 대응한 형상을 형성할 수도 있다. 이 경우, 제 2 패드(16)를 제 1 패드(15)에 대응한 형상으로 하여 소자 칩(13)이 배치되는 위치로부터 외측에 형성하고, 이 제 2 패드(16)에 제 1 패드(15)가 끼워 넣어지도록 하는 것이 바람직하다. 이 구조에 의하면, 제 1 패드(15)를 제 2 패드(16)에 자기 정합적으로 배치할 수 있어, 어긋남이 생겨도 제 1 패드(15)와 제 2 패드(16)의 도통을 확실하게 취할 수 있다.
또한, 청구항 10이나 청구항 22에 기재한 바와 같이, 제 1 패드(15)를 볼록한 형상으로 형성하고, 제 2 패드(16)를 오목한 형상으로 형성하거나, 또는 제 1 패드(15)를 오목한 형상으로 형성하고, 제 2 패드(16)를 볼록한 형상으로 형성할 수도 있다. 도 4에 그 예를 단면도에 의해 개념적으로 나타낸다. 기능 소자(12)나 배선(17) 등은 생략한다. 도 4에 나타낸 바와 같이 제 1 패드(15)를 볼록한 형상으로 형성한 경우에는, 그것에 대응하는 오목부를 제 2 기판(14)에 형성한다.각 오목부를 구성하는 요면(凹面)의 전부(도 4의 (a)) 또는 일부(도 4의 (b))에 도전성 재료가 노출되도록 제 2 패드(16)를 형성한다. 이 구조에 의해서도, 제 1 패드(15)를 제 2 패드(16)에 자기 정합적으로 배치할 수 있어, 어긋남이 생겨도 제 1 패드(15)와 제 2 패드(16)의 도통을 확실하게 취할 수 있다.
또한, 청구항 11이나 청구항 23에 기재한 바와 같이, 소자 칩(13)의 절연층으로서 저유전율 재료를 사용할 수도 있다. 이 구조에 의하면, 소자 칩(13)의 기능 소자(12)나 그 주변의 기생 용량을 저감시킬 수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다. 또한, 청구항 12나 청구항 24에 기재한 바와 같이, 소자 칩(13)의 절연층으로서 기체나 액체나 진공을 사용할 수도 있다. 이 구조에 의해서도, 소자 칩(13)의 기능 소자(12)나 그 주변의 기생 용량을 저감시킬 수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다.
또한, 제 1 기판(11), 기능 소자(12), 소자 칩(13), 제 2 기판(14), 제 1 패드(15), 제 2 패드(16), 배선(17)의 재료 및 구조에 관계없이 본 발명의 사상은 효과적이다.
(제 2 실시예)
도 5는 본 발명의 제 2 실시예의 제조 방법을 나타내는 도면이다. 제 1 기판(11) 위에서 기능 소자(12)를 형성하고, 기능 소자(12)를 1개 이상 포함하는 소자 칩(13)을 박리하여 제 3 기판(18) 위로 전사하며, 다시 소자 칩(13)을 제 2 기판(14) 위로 전사하고, 소자 칩(13) 위의 도전성 재료로 이루어진 제 1 패드(15)와 제 2 기판(14) 위의 도전성 재료로 이루어진 제 2 패드(16)와의 도통을 취함으로써, 반도체 장치를 형성한다. 도 5의 (a)는 제 1 기판(11)의 소자 칩 형성면을 제 3 기판(18)과 접합시키고 있는 도면, 도 5의 (b)는 소자 칩(13)을 박리하여 제 3 기판(18) 위로 전사하고, 제 3 기판(18)의 소자 칩 측의 면을 제 2 기판(14)과 접합시키고 있는 도면, 도 5의 (c)는 소자 칩(13)을 제 2 기판(14) 위로 전사하고, 제 3 기판(18)을 제거한 도면이다. 제 1 패드(15)와 제 2 패드(16)의 도통을 취하는 것은, 부호 19로 나타낸 바와 같이 제 3 기판으로부터 제 2 기판으로의 박리 전사 후에 행한다.
도 6은 본 발명의 제 2 실시예의 소자 칩의 구조를 나타내는 도면이다. 기능 소자(12)는 소정의 제 1 패드(15)와 전기적으로 접속되어 있다. 청구항 15에 기재한 바와 같이, 소자 칩(13)의 제 2 기판(14)으로부터 먼 측의 표면에는 제 1 패드(15)만이 형성되어 있다. 소자 칩(13)의 제 2 기판(14)으로부터 먼 측의 표면에는 그 이외의 소자나 전극은 형성되어 있지 않다. 이 구조에 의하면, 제 1 패드(15)의 면적을 크게 취할 수 있다. 또한, 청구항 16에 기재한 바와 같이, 기능 소자(12)는 제 1 패드(15)보다도 제 2 기판(14) 측에 형성되어 있다. 이 구조에 의하면, 기능 소자(12)와 제 1 패드(15)를 적층하여 형성함으로써, 기능 소자(12)에 중첩하여 제 1 패드(15)를 형성할 수 있어, 제 1 패드(15)의 면적을 크게 취할 수 있다.
도 7은 본 발명의 제 2 실시예의 제 2 기판의 구조를 나타내는 도면이다. 투시도로 되어 있으나, 일부의 배선이나 콘택트 홀이나 비어 플러그 등은 생략되어 있다. 제 2 기판(14) 위에는 제 2 패드(16)뿐만 아니라, 소정의 제 2 패드(16)와도통하는 배선(17)도 형성되어 있다. 소자 칩(13) 위의 제 1 패드(15)에 대응하는 위치의 주위에 제 2 기판(14) 위에는 제 2 패드(16)를 형성하고 있다.
또한, 청구항 3에 기재한 바와 같이, 제 1 기판(11) 위에서 기능 소자(12)를 형성하고, 기능 소자(12)를 1개 이상 포함하는 소자 칩(13)을 박리하여 제 2 기판(14) 위로 전사하며, 소자 칩(13) 위의 도전성 재료로 이루어진 제 1 패드(15)와 제 2 기판(14) 위의 도전성 재료로 이루어진 제 2 패드(16)와의 도통을 취함으로써 형성하는 반도체 장치에 있어서도, 소자 칩(13)의 제 2 기판(14)으로부터 먼 측의 표면에 제 1 패드(15)만을 형성하는 것은 제 1 패드(15)의 면적을 크게 취하기 위해 효과적이다. 이 때, 청구항 4에 기재한 바와 같이, 기능 소자(12)를 제 1 패드(15)보다도 제 2 기판(14) 측에 형성하는 것에 의해, 기능 소자(12)와 제 1 패드(15)를 적층하여 형성함으로써, 기능 소자(12)에 중첩하여 제 1 패드(15)를 형성할 수 있어, 제 1 패드(15)의 면적을 크게 취할 수 있게 된다.
또한, 제 1 패드(15)와 제 2 패드(16)의 도통을 취하기 위해, 잉크젯에 의한 액체 금속 도포 프로세스를 이용하여 도 5의 (c)의 접속 배선(19)을 형성할 수 있다. 또한, 와이어 본딩을 이용할 수도 있다.
또한, 청구항 9나 청구항 21에 기재한 바와 같이, 소자 칩(13)의 단면에 제 1 패드(15)를 제 1 기판(11)의 면방향 외측으로 돌출되는 형상으로 형성하고, 제 2 기판(14) 위에 제 1 패드(15)에 대응한 형상을 형성할 수도 있다. 이 경우, 제 2 패드(16)를 제 1 패드(15)에 대응한 형상으로 하여 소자 칩(13)이 배치되는 위치로부터 외측에 형성하고, 이 제 2 패드(16)에 제 1 패드(15)가 끼워 넣어지도록 하는것이 바람직하다. 이 구조에 의하면, 제 1 패드(15)를 제 2 패드(16)에 자기 정합적으로 배치할 수 있어, 어긋남이 생겨도 제 1 패드(15)와 제 2 패드(16)의 도통을 확실하게 취할 수 있다. 또한, 청구항 11이나 청구항 23에 기재한 바와 같이, 소자 칩(13)의 절연층으로서 저유전율 재료를 사용할 수도 있다. 이 구조에 의하면, 소자 칩(13)의 기능 소자(12)나 그 주변의 기생 용량을 저감시킬 수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다. 또한, 청구항 12나 청구항 24에 기재한 바와 같이, 소자 칩(13)의 절연층으로서 기체나 액체나 진공을 사용할 수도 있다. 이 구조에 의해서도, 소자 칩(13)의 기능 소자(12)나 그 주변의 기생 용량을 저감시킬 수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다.
또한, 제 1 기판(11), 기능 소자(12), 소자 칩(13), 제 2 기판(14), 제 1 패드(15), 제 2 패드(16), 배선(17), 제 3 기판(18), 접속 배선(19)의 재료 및 구조에 관계없이 본 발명의 사상은 효과적이다.
(제 3 실시예)
도 8은 본 발명의 제 3 실시예의 제조 방법을 나타내는 도면이다. 제 1 기판(11) 위에서 기능 소자(12)를 형성하고, 기능 소자(12)를 1개 이상 포함하는 소자 칩(13)을 박리하여 제 2 기판(14) 위로 전사하며, 소자 칩(13) 위의 도전성 재료로 이루어진 제 1 패드(15)와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드(16)와의 도통을 취함으로써, 반도체 장치를 형성한다. 도 8의 (a)는 제 1 기판(11)의 소자 칩 형성면을 제 2 기판(14)과 접합시키고 있는 도면, 도 8의 (b)는소자 칩(13)을 박리하여 제 2 기판(14) 위로 전사하고, 제 1 기판(11)을 제거한 도면이다. 제 2 기판(14) 측의 제 1 패드(15)와 제 2 패드(16)의 도통을 취하는 것은 박리 전사 전일 수도 있고, 후일 수도 있다. 제 2 기판(14)으로부터 먼 측의 제 1 패드(15)와 제 2 패드(16)의 도통을 취하는 것은, 제 1 기판으로부터 제 2 기판으로의 박리 전사 후에 행한다.
도 9는 본 발명의 제 3 실시예의 소자 칩의 구조를 나타내는 도면이다. 도 9의 (a)는 제 2 기판(14)으로부터 먼 측이 되는 측으로부터의 조감도이고, 도 9의 (b)는 제 2 기판(14) 측이 되는 측으로부터의 조감도이다. 기능 소자(12)는 소정의 제 1 패드(15)와 전기적으로 접속되어 있다. 청구항 5에 기재한 바와 같이, 소자 칩(13)의 제 2 기판(14) 측의 표면 및 제 2 기판(14)으로부터 먼 측의 표면에 제 1 패드(15)가 형성되어 있다. 이 구조에 의하면, 제 1 패드(15)의 면적을 더 크게 취할 수 있다.
도 10은 본 발명의 제 3 실시예의 제 2 기판의 구조를 나타내는 도면이다. 투시도로 되어 있으나, 일부의 배선이나 콘택트 홀이나 비어 플러그 등은 생략되어 있다. 제 2 기판(14) 위에는 제 2 패드(16)뿐만 아니라, 소정의 제 2 패드(16)와 도통하는 배선(17)도 형성되어 있다. 소자 칩(13) 위의 제 1 패드(15)에 대응하는 위치 및 그 주위에 제 2 기판(14) 위에는 제 2 패드(16)를 형성한다.
또한, 청구항 17에 기재한 바와 같이, 제 1 기판(11) 위에서 기능 소자(12)를 형성하고, 기능 소자(12)를 1개 이상 포함하는 소자 칩(13)을 박리하여 제 3 기판(18) 위로 전사하며, 다시 소자 칩(13)을 제 2 기판(14) 위로 전사하고, 소자칩(13) 위의 도전성 재료로 이루어진 제 1 패드(15)와 제 2 기판(14) 위의 도전성 재료로 이루어진 제 2 패드(16)와의 도통을 취함으로써 형성하는 반도체 장치에 있어서도, 소자 칩(13)의 제 2 기판(14) 측의 표면 및 제 2 기판(14)으로부터 먼 측의 표면에 제 1 패드를 형성하는 것은 제 1 패드(15)의 면적을 더 크게 취하기 위해 효과적이다.
또한, 제 2 기판(14) 측의 제 1 패드(15)와 제 2 패드(16)의 도통을 취하기 위해, 청구항 8이나 청구항 20에 기재한 바와 같이, 제 1 패드(15) 또는 제 2 패드(16)를 땜납, 인듐, 납 등의 저융점 재료로 형성할 수 있다. 이 구조에 의하면, 소자 칩(13)을 박리하여 제 2 기판(14) 위로 전사한 후, 상기 저융점 재료의 각 융점에 따른 적절한 고온에서 일정 시간 유지하는 것만으로 제 1 패드(15)와 제 2 패드(16)를 융착시키고, 이들의 도통을 취할 수 있게 된다. 또한, 제 1 패드(15)와 제 2 패드(16)의 도통을 취하기 위해, 잉크젯에 의한 액체 금속 도포 프로세스를 이용할 수 있다. 또한, 와이어 본딩이나 이방 도전 재료나 이방 도전 필름을 사용할 수도 있다.
또한, 제 2 기판(14)으로부터 먼 측의 제 1 패드(15)와 제 2 패드(16)의 도통을 취하기 위해, 잉크젯에 의한 액체 금속 도포 프로세스를 이용하여 도 8의 (b)의 접속 배선(19)을 형성할 수 있다. 또한, 와이어 본딩을 이용할 수도 있다.
또한, 청구항 9나 청구항 21에 기재한 바와 같이, 소자 칩(13)의 단면에 제 1 패드(15)를 제 1 기판(11)의 면방향 외측으로 돌출되는 형상으로 형성하고, 제 2 기판(14) 위에 제 1 패드(15)에 대응한 형상을 형성할 수도 있다. 이 경우, 제 2패드(16)를 제 1 패드(15)에 대응한 형상으로 하여 소자 칩(13)이 배치되는 위치로부터 외측에 형성하고, 이 제 2 패드(16)에 제 1 패드(15)가 끼워 넣어지도록 하는 것이 바람직하다. 이 구조에 의하면, 제 1 패드(15)를 제 2 패드(16)에 자기 정합적으로 배치할 수 있어, 어긋남이 생겨도 제 1 패드(15)와 제 2 패드(16)의 도통을 확실하게 취할 수 있다.
또한, 청구항 10이나 청구항 22에 기재한 바와 같이, 제 1 패드(15)를 볼록한 형상으로 형성하고, 제 2 패드(16)를 오목한 형상으로 형성하거나, 또는 제 1 패드(15)를 오목한 형상으로 형성하고, 제 2 패드(16)를 볼록한 형상으로 형성할 수도 있다. 예를 들면, 제 1 패드(15)를 볼록한 형상으로 형성한 경우에는, 그것에 대응하는 오목부를 제 2 기판(14)에 형성한다. 각 오목부를 구성하는 요면의 전부(도 4의 (a) 참조) 또는 일부(도 4의 (b) 참조)에 도전성 재료가 노출되도록 제 2 패드(16)를 형성한다. 이 구조에 의해서도, 제 1 패드(15)를 제 2 패드(16)에 자기 정합적으로 배치할 수 있어, 어긋남이 생겨도 제 1 패드(15)와 제 2 패드(16)의 도통을 확실하게 취할 수 있다.
또한, 청구항 11이나 청구항 23에 기재한 바와 같이, 소자 칩(13)의 절연층으로서 저유전율 재료를 사용할 수도 있다. 이 구조에 의하면, 소자 칩(13)의 기능 소자(12)나 그 주변의 기생 용량을 저감시킬 수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다. 또한, 청구항 12나 청구항 24에 기재한 바와 같이, 소자 칩(13)의 절연층으로서 기체나 액체나 진공을 사용할 수도 있다. 이 구조에 의해서도, 소자 칩(13)의 기능 소자(12)나 그 주변의 기생 용량을 저감시킬수 있어, 소비전력의 저감이나 동작 주파수의 향상을 기대할 수 있다.
또한, 제 1 기판(11), 기능 소자(12), 소자 칩(13), 제 2 기판(14), 제 1 패드(15), 제 2 패드(16), 배선(17), 접속 배선(19)의 재료 및 구조에 관계없이 본 발명의 사상은 효과적이다.
(제 4 실시예)
도 11은 본 발명의 제 4 실시예의 소자 칩의 구조를 나타내는 도면이다. 제조 방법이나 제 2 기판의 구조에 대해서는 실시예 1 내지 3과 대략 동일하다. 청구항 6이나 청구항 18에 기재한 바와 같이, 소자 칩(13)의 주변 길이를 L, 면적을 S로 할 때, L＞2π1/2Sl/2로 되어 있다. 또한, 청구항 7이나 청구항 19에 기재한 바와 같이, L＞4S1/2로 되어 있다. 보다 구체적으로는, L=36, S=45이다. 이 구조에 의하면, 소자 칩(13)의 주변 길이를 길게 함으로써, 폭이 넓은 제 1 패드(15)를 형성할 수 있다. 소자 칩(13)의 면적은 커지지 않기 때문에, 제조 비용을 저감시키는 것에 대해서는 동일한 효과가 얻어진다. 또한, 본 실시예에서는 사각형의 소자 칩(13)을 생각했으나, 그 이외에 L자형, U자형, 도넛 형상, 원호(圓弧) 형상 등 어떠한 형상일지라도, 상기 2식의 조건을 충족시키는 한, 본 발명의 사상은 효과적이다.
(박리 전사 방법의 예)
도 12는 본 발명의 박리 전사 방법의 예를 나타내는 도면이다. 본 발명의 박리 전사의 하나의 방법으로서 설명한다(일본국 특원2001-282423, 일본국특원2001-282424, T. Shimoda, et al, Techn. Dig. IEDM 1999, 289, S. Utsunomiya, et al, Dig. Tech. Pap. SID 2000, 916, T. Shimoda, Proc. Asia Display/IDW '01, 327, S. Utsunomiya, et al, Proc. Asia Display/IDW '01, 339). 우선, 석영이나 유리로 제조된 제 1 기판(21) 위에 SiH4을 사용한 PECVD 또는 Si2H6을 사용한 LPCVD에 의해 비정질 실리콘막(22)을 성막한다. 다음으로, 그 위에 기능 소자(23)를 형성한다. 최상층에는 제 1 패드(24)를 형성한다(도 12의 (a)). 이것을 상하 반대로 하여, 제 2 기판(25)에 접합시키고, 석영이나 유리로 제조되어 있기 때문에 투명한 제 1 기판(21)을 통하여 박리 전사하고 싶은 소자 칩(27)만 레이저(26)를 조사한다(도 12의 (b)). 그리하면, 레이저(26)가 조사된 부분만 비정질 실리콘막(22)이 애블레이션하여 박리하고, 소자 칩(27)이 제 2 기판(25)에 전사한다(도 12의 (c)). 청구항 25에 기재한 바와 같이, 소자 칩(27)의 박리나 전사에 레이저(26) 조사를 이용하게 된다. 이 구조에 의하면, 소자 칩(27)의 박리나 전사를 확실하게 행할 수 있게 된다.
(박막트랜지스터의 제조 방법의 예)
도 13은 본 발명의 박막트랜지스터의 제조 방법의 예를 나타내는 도면이다. 본 발명의 기능 소자의 하나로서의 박막트랜지스터에 대해서 그 제조 방법을 설명한다. 여기서는, 레이저 결정화 다결정 박막트랜지스터를 예로 들어 설명한다. 우선, 석영이나 유리로 제조된 제 1 기판(31) 위에 SiH4을 사용한 PECVD 또는 Si2H6을 사용한 LPCVD에 의해 비정질 실리콘막을 성막한다. 레이저(33)를 조사함으로써, 비정질 실리콘막은 결정화되어, 다결정 실리콘막(32)으로 된다(도 13의 (a)). 다결정 실리콘막(32)을 패터닝한 후, 게이트 절연막(34)을 성막하고, 게이트 전극(35)을 성막 및 패터닝 한다(도 13의 (b)). 인이나 붕소 등의 불순물을 게이트 전극(35)을 사용하여 자기 정합적으로 다결정 실리콘막(32)에 주입하고, 활성화하여, CMOS 구조의 소스 영역 및 드레인 영역(36)을 형성한다. 층간절연막(37)을 성막하고, 콘택트 홀을 개구하며, 소스 전극 및 드레인 전극(38)을 성막 및 패터닝한다(도 13의 (c)). 청구항 26에 기재한 바와 같이, 기능 소자가 박막트랜지스터인 것으로 된다. 이 구조에 의하면, 종래 방법에서는 제조하기 위해 고도의 복잡한 제조 프로세스가 필요했던 고기능의 박막트랜지스터에 대하여, 제 1 패드의 면적을 크게 취하거나, 또는 제 1 패드의 폭을 넓게 취할 수 있게 된다.
(유기 일렉트로루미네선스 소자의 제조 방법의 예)
도 14는 본 발명의 유기 일렉트로루미네선스 소자의 제조 방법의 예를 나타내는 도면이다. 본 발명의 기능 소자의 하나로서의 유기 일렉트로루미네선스 소자에 대해서 그 제조 방법을 설명한다. 우선, 석영이나 유리로 제조된 제 1 기판(41) 위에 투명 전극(42)을 성막하고, 밀착층(43)을 성막하며, 발광시키고 싶은 영역에 개구부를 형성한다. 폴리이미드나 아크릴에 의해 뱅크(44)를 성막하고, 발광시키고 싶은 영역에 개구부를 형성한다(도 14의 (a)). 다음으로, 산소 플라즈마나 CF4플라즈마 등의 플라즈마 처리에 의해, 기판 표면의 습윤성을 제어한다. 그 후, 정공 주입층(45) 및 발광층(46)을 스핀 코팅, 스퀴지 도포, 잉크젯 프로세스(T. Shimoda, S. Seki, et al, Dig. SID '99, 376, S. Kanbe, et al, Proc. Euro Display '99 Late-News Papers, 85) 등의 액상(液相) 프로세스나, 스퍼터링, 증착 등의 진공 프로세스에 의해 성막한다. 일함수가 작아지도록 하기 위해 알칼리 금속을 포함한 음극(47)을 성막하고, 밀봉제(48)에 의해 밀봉하여, 완성시킨다(도 14의 (b)). 청구항 27에 기재한 바와 같이, 기능 소자가 유기 일렉트로루미네선스 소자인 것으로 된다. 이 구조에 의하면, 종래 방법에서는 제조하기 위해 고도의 복잡한 제조 프로세스가 필요했던 고기능의 유기 일렉트로루미네선스 소자에 대하여, 제 1 패드의 면적을 크게 취하거나, 또는 제 1 패드의 폭을 넓게 취할 수 있게 된다.
(제 5 실시예)
도 15는 본 발명의 제 5 실시예의 전기 광학 장치를 나타내는 도면이다. 표시 영역(51) 위에 소자 칩(52)이 배치되고, 배선(53)이 형성되어 있다. 배선(53)은 인출 배선(54)에 의해 구동 회로(55)에 접속되어 있다. 청구항 28에 기재한 바와 같이, 청구항 1 내지 청구항 27에 기재된 반도체 장치를 사용하고 있는 것을 특징으로 하는 전기 광학 장치이다. 이 구조에 의하면, 전기 광학 장치에서는 일반적으로 기능 소자에 대한 배선이나 지지 기판의 면적비가 크기 때문에, 배선이나 지지 기판을 별개로 제조하고, 필요한 부분에만 기능 소자를 배치하는 것에 의한 제조 비용의 저감 효과가 보다 유효해진다.
도 16은 본 발명의 제 5 실시예의 제조 방법을 나타내는 도면이다. 우선, 본 발명의 제 1 실시예와 동일한 방법에 의해 반도체 장치를 제조한다(도 16의(a)). 그 후, 유기 일렉트로루미네선스 소자를 제조한다(도 16의 (b)).
또한, 구동 회로(55)는 상기 박리 전사 방법의 예나 박막트랜지스터 제조 방법의 예에 나타낸 바와 같은 기술을 이용하여 표시 영역과 동일한 기판 위에 내장할 수도 있다. 또한, 본 실시예는 유기 일렉트로루미네선스 표시 장치이나, 액정 표시 장치나 전기 영동 표시 장치 등 그 이외의 전기 광학 장치일 수도 있다.
도 17은 액티브 매트릭스 방식에 의해 구동하는 전기 광학 장치(10)의 화소 영역의 회로 구성도이다. 각 화소는 전계 발광 효과에 의해 발광할 수 있는 발광층(OLED), 그것을 구동하기 위한 전류를 기억하는 유지 용량(C), 박막트랜지스터(T1, T2)를 구비하여 구성되어 있다. 주사선 드라이버(20)로부터는 선택 신호선(Vse1)이 각 화소에 공급된다. 데이터선 드라이버(30)로부터는 신호선(Vsig) 및 전원선(Vdd)이 각 화소에 공급된다. 선택 신호선(Vse1)과 신호선(Vsig)을 제어함으로써, 각 화소에 대한 전류 프로그램이 실행되고, 발광부(OLED)에 의한 발광이 제어된다.
(전자 기기의 예)
도 18에 상기 반도체 장치를 적용할 수 있는 전자 기기의 예를 든다. 도 18의 (a)는 휴대 전화에 대한 적용 예이며, 휴대 전화(230)는 안테나부(231), 음성 출력부(232), 음성 입력부(233), 조작부(234), 및 본 발명의 반도체 장치가 사용된 전기 광학 장치(10)를 구비하고 있다. 이와 같이 본 발명의 반도체 장치는 휴대 전화(230)의 표시부에 이용할 수 있다. 도 18의 (b)는 비디오 카메라에 대한 적용 예이며, 비디오 카메라(240)는 수상부(241), 조작부(242), 음성 입력부(243), 및본 발명의 반도체 장치가 사용된 전기 광학 장치(10)를 구비하고 있다. 이와 같이 본 발명의 반도체 장치는 파인더나 표시부에 이용할 수 있다. 도 18의 (c)는 휴대형 퍼스널 컴퓨터에 대한 적용 예이며, 컴퓨터(250)는 카메라부(251), 조작부(252), 및 본 발명의 반도체 장치가 사용된 전기 광학 장치(10)를 구비하고 있다. 이와 같이 본 발명의 반도체 장치는 표시부에 이용할 수 있다.
도 18의 (d)는 헤드 마운트 디스플레이에 대한 적용 예이며, 헤드 마운트 디스플레이(260)는 밴드(261), 광학계 수납부(262) 및 본 발명의 반도체 장치가 사용된 전기 광학 장치(10)를 구비하고 있다. 이와 같이 본 발명의 반도체 장치는 화상 표시원에 이용할 수 있다. 도 18의 (e)는 리어형 프로젝터에 대한 적용 예이며, 프로젝터(270)는 케이스(271)에 광원(272), 합성 광학계(273), 미러(274), 미러(275), 스크린(276), 및 본 발명의 반도체 장치가 사용된 전기 광학 장치(10)를 구비하고 있다. 이와 같이 본 발명의 반도체 장치는 화상 표시원에 이용할 수 있다. 도 18의 (f)는 프런트형 프로젝터에 대한 적용 예이며, 프로젝터(280)는 케이스(282)에 광학계(281) 및 본 발명의 반도체 장치가 사용된 전기 광학 장치(10)를 구비하고, 화상을 스크린(283)에 표시할 수 있도록 되어 있다. 이와 같이 본 발명의 반도체 장치는 화상 표시원에 이용할 수 있다.
상기 예에 한정되지 않으며, 본 발명의 반도체 장치는 액티브 매트릭스형 전기 광학 장치 등을 사용한 모든 전자 기기에 적용할 수 있다. 예를 들면, 표시 기능을 갖는 팩스 장치, 디지털 카메라의 파인더, 휴대형 TV, DSP 장치, PDA, 전자 수첩, 전광 게시판, 선전 광고용 디스플레이 등에도 활용할 수 있다.
본 발명에 의하면, 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치, 또는 제 1 기판 위에서 기능 소자를 형성하고, 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 소자 칩을 제 2 기판 위로 전사하고, 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서, 제 1 패드의 면적을 크게 취할 수 있거나, 또는 제 1 패드의 폭을 넓게 취할 수 있다.

Claims (29)

  1. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 상기 제 2 기판 측의 표면에는 상기 제 1 패드만을 형성하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기능 소자는 상기 제 1 패드보다도 상기 제 2 기판으로부터 먼 측에 형성하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 상기 제 2 기판으로부터 먼 측의 표면에는 상기 제 1 패드만을 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 기능 소자는 상기 제 1 패드보다도 상기 제 2 기판 측에 형성하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 상기 제 2 기판 측의 표면 및 상기 제 2 기판으로부터 먼 측의 표면에 상기 제 1 패드를 형성하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 주변 길이를 L, 면적을 S로 할 때, L＞2π1/2S1/2인 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    L＞4S1/2인 것을 특징으로 하는 반도체 장치.
  8. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 제 1 패드 또는 상기 제 2 패드를 땜납, 인듐, 납 등의 저(低)융점 재료로 형성하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 단면(端面)에 상기 제 1 패드를 상기 제 1 기판의 면방향 외측으로 돌출되는 형상으로 형성하고, 상기 제 2 기판 위에 상기 제 1 패드에 대응한 형상이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 제 1 패드를 볼록한 형상으로 형성하고, 상기 제 2 패드를 오목한 형상으로 형성하거나, 또는 상기 제 1 패드를 오목한 형상으로 형성하고, 상기 제 2 패드를 볼록한 형상으로 형성하는 것을 특징으로 하는 반도체 장치.
  11. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 절연층으로서 저유전율 재료를 사용하는 것을 특징으로 하는 반도체 장치.
  12. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 2 기판 위로 전사하며, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 절연층으로서 기체나 액체나 진공을 사용하는 것을 특징으로 하는 반도체 장치.
  13. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 상기 소자 칩을 제 2 기판 위로 전사하고, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 상기 제 2 기판 측의 표면에는 상기 제 1 패드만을 형성하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 기능 소자는 상기 제 1 패드보다도 상기 제 2 기판으로부터 먼 측에 형성하는 것을 특징으로 하는 반도체 장치.
  15. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 상기 소자 칩을 제 2 기판 위로 전사하고, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 상기 제 2 기판으로부터 먼 측의 표면에는 상기 제 1 패드만을 형성하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 기능 소자는 상기 제 1 패드보다도 상기 제 2 기판 측에 형성하는 것을 특징으로 하는 반도체 장치.
  17. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 상기 소자 칩을 제 2 기판 위로 전사하고, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 상기 제 2 기판 측의 표면 및 상기 제 2 기판으로부터 먼 측의 표면에 상기 제 1 패드를 형성하는 것을 특징으로 하는 반도체 장치.
  18. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 상기 소자 칩을 제 2 기판 위로 전사하고, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 주변 길이를 L, 면적을 S로 할 때, L＞2π1/2S1/2인 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    L＞4S1/2인 것을 특징으로 하는 반도체 장치.
  20. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 상기 소자 칩을 제 2 기판 위로 전사하고, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 제 1 패드 또는 상기 제 2 패드를 땜납, 인듐, 납 등의 저융점 재료로 형성하는 것을 특징으로 하는 반도체 장치.
  21. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 상기 소자 칩을 제 2 기판 위로 전사하고, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 단면에 상기 제 1 패드를 상기 제 1 기판의 면방향 외측으로 돌출되는 형상으로 형성하고, 상기 제 2 기판 위에 상기 제 1 패드에 대응한 형상이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 상기 소자 칩을 제 2 기판 위로 전사하고, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 제 1 패드를 볼록한 형상으로 형성하고, 상기 제 2 패드를 오목한 형상으로 형성하거나, 또는 상기 제 1 패드를 오목한 형상으로 형성하고, 상기 제 2 패드를 볼록한 형상으로 형성하는 것을 특징으로 하는 반도체 장치.
  23. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 상기 소자 칩을 제 2 기판 위로 전사하고, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 절연층으로서 저유전율 재료를 사용하는 것을 특징으로 하는 반도체 장치.
  24. 제 1 기판 위에서 기능 소자를 형성하고, 상기 기능 소자를 1개 이상 포함하는 소자 칩을 박리하여 제 3 기판 위로 전사하며, 다시 상기 소자 칩을 제 2 기판 위로 전사하고, 상기 소자 칩 위의 도전성 재료로 이루어진 제 1 패드와 상기 제 2 기판 위의 도전성 재료로 이루어진 제 2 패드의 도통을 취함으로써 형성하는 반도체 장치에 있어서,
    상기 소자 칩의 절연층으로서 기체나 액체나 진공을 사용하는 것을 특징으로 하는 반도체 장치.
  25. 제 1 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 소자 칩의 박리나 전사에 레이저 조사(照射)를 이용하는 것을 특징으로 하는 반도체 장치.
  26. 제 1 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 기능 소자가 박막트랜지스터인 것을 특징으로 하는 반도체 장치.
  27. 제 1 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 기능 소자가 유기 일렉트로루미네선스 소자인 것을 특징으로 하는 반도체 장치.
  28. 제 1 항 내지 제 24 항 중 어느 한 항에 기재된 반도체 장치를 사용하고 있는 것을 특징으로 하는 전기 광학 장치.
  29. 제 1 항 내지 제 24 항 중 어느 한 항에 기재된 반도체 장치를 사용하고 있는 것을 특징으로 하는 전자 기기.
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