CN1384542A - 具有空腔结构的树脂模制的封装 - Google Patents

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Abstract

一种封装,包括:衬底,它具有脊状周边部分和由脊状周边部分限定的中心部分,并且中心部分低于脊状周边部分。半导体芯片安装在中心部分上。有多个引线与半导体芯片电连接,并且多个引线从中心部分穿过衬底到外部。该封装还包括限定了容纳半导体芯片的空腔空间的盖,并且盖具有与脊状周边部分的衬底键合面键合的盖键合面,盖键合面和衬底键合面比中心部分的上表面高。

Description

具有空腔结构的树脂模制的封装
发明领域
本发明涉及一种树脂模制封装，更具体地涉及包括树脂衬底和树脂盖的树脂模制的封装，其中树脂衬底和树脂盖限定了空腔结构，并对超高频半导体器件具有减少的引线电感。
现有技术说明
已经公知具有空腔结构的陶瓷封装适合于封装高频半导体器件，因为陶瓷封装减少了半导体器件的介电常数和寄生电容。陶瓷封装的不利之处在于其成本高和昂贵。
另一方面，具有空腔结构的树脂模制的封装由于其成本低和廉价而吸引了人们的注意。树脂模制的封装包括其中安装了半导体芯片的树脂衬底，以及与半导体芯片一起定义了空腔的树脂盖，从而半导体芯片被容纳在空腔的空间内。树脂盖被粘附在树脂衬底上。
对于超高频半导体器件，最好是减少其电感以抑制高频损耗。为了减少电感，最好是使引线的长度尽可能地短。从这一点出发，最好采用无引线类型的空腔结构的封装。
在日本专利No.2600689和日本专利No.3127584中分别公开了一种无引线类型的空腔结构的封装。无引线类型的空腔结构的封装包括树脂衬底、安装在树脂衬底上的半导体芯片、从上表面穿透树脂衬底到达衬底的底部并通过金属焊丝与半导体芯片电连接与的引线、以及与树脂衬底粘附以限定容纳半导体器件的空腔的盖。这种无引线类型的空腔结构封装的优势在于比具有从封装侧面伸出并且进一步向下弯到封装外面的长引线封装具有更小的电感。
上述两个日本专利公开的无引线类型的空腔结构的封装具有下面共有的缺点。
首先，通过焊锡键合工艺，将上述封装安装在电路板上，这提供了引线和导电图形之间的电连接。通过将封装放置入填充有焊剂(flux)的焊料容器内，来执行焊锡键合工艺。有可能一部分焊剂进入空腔。如果树脂衬底具有扁平的和水平的与盖绑着的上表面，则该扁平的和水平的上表面使得焊剂容易进入空腔。如果焊剂进入空腔并且进一步与至少一部分半导体芯片接触，则这会引起封装半导体器件电特性和性能的失效。
需要防止或避免焊剂进入空腔。为了防止或避免焊剂进入空腔，树脂衬底的平坦和水平的上部从衬底底部起具有高的水平，以便确保树脂衬底的上部平坦和水平的表面从焊剂的上表面起有足够的高度。这意味着树脂衬底的高度和厚度大。这种树脂衬底结构需要从树脂衬底穿过到达其底部表面或水平的长引线。该长引线具有大的电感，从而难以抑制超高频半导体器件的不想要的高频损耗。
第二，树脂衬底的平坦和水平的上部表面与盖束缚在一起。为了形成对于具有焊丝的半导体器件足够的空腔空间，需要盖具有足够的高度。这导致了封装的总厚度或高度大。
第三，通过使用自动装配机来将盖与树脂衬底对齐。树脂衬底的平坦和水平的上部表面使得盖与树脂衬底错位或不对齐。封装的尺寸小，例如直径大约为2毫米和厚度大约为0.5毫米。错位或不对齐会造成封装外部尺寸的缺陷。封装外部尺寸有缺陷就容易造成金属焊丝断开。
在上述情况下，希望开发出可避免上述问题的具有空腔结构的新型封装。
发明概述
因此，本发明的目的是提供一种可避免上述问题的具有空腔结构的新型封装。
本发明的另一个目的是提供一种引线电感减小的具有空腔结构的新型封装。
本发明的另一个目的是提供一种总高度减小的具有空腔结构的新型封装。
本发明的另一个目的是提供一种防止焊剂进入空腔的具有空腔结构的新型封装。
本发明的另一个目的是提供一种能在盖和衬底之间实现自对准的具有空腔结构的新型封装。
本发明提供了一种封装，包括：衬底，它具有脊状周边部分和由该脊状周边部分限定的中心部分，并且中心部分低于脊状周边部分。半导体芯片安装在中心部分上。多个引线与半导体芯片电连接，并且从中心部分穿过衬底到外部。该封装还包括限定容纳半导体芯片的空腔的盖。该盖具有与脊状周边部分的衬底键合面键合的盖键合面。盖键合面和衬底键合面比中心部分的水平位置高。
安装有半导体芯片的中心部分的上表面要比脊状周边部分的顶部低。该结构特征可有利地防止焊剂进入空腔的不良情况。也就是，脊状周边部分用作将安装了半导体芯片的中心部分围绕的焊剂阻挡壁，其中焊剂阻挡壁对于防止焊剂进入空腔是有效的。这就使得封装的半导体器件的电气特性和性能没有缺陷。
上述结构特征还可以有利地允许中心部分的厚度有效地减少，从而中心部分的上表面与底表面之间的距离减少，从而允许用于从中心部分向外穿过衬底的多条引线的最小长度减少。多条引线长度的减少减小了其电感。多条引线电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以使盖高度有效地减小，保证容纳半导体芯片的空腔有足够的空间。这可减小封装总高度。
此外，盖键合面和衬底键合面彼此啮合，盖键合面以及衬底键合面的每一个包括至少一非水平面，用于产生使盖与衬底自对准的自对准功能。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
本发明的上述及其它目的、特征和优点将通过下面的说明而变得更为清楚。
附图简要说明
下面将参考附图对本发明的优选实施例作详细的说明，其中：
图1是说明在根据本发明第一实施例中具有空腔结构的新型封装的内部结构的剖视正面图；
图2是说明图1所示具有空腔结构的新型封装的平面图；
图3是说明在根据本发明第二实施例中具有空腔结构的新型封装的内部结构的剖视正面图；
图4是说明在根据本发明第三实施例中具有空腔结构的新型封装的内部结构的剖视正面图；
图5是说明在根据本发明第四实施例中具有空腔结构的新型封装的内部结构的剖视正面图；
图6是说明在根据本发明第五实施例中具有空腔结构的新型封装的内部结构的剖视正面图；
图7是说明在根据本发明第六实施例中具有空腔结构的新型封装的内部结构的剖视正面图；
图8是说明在根据本发明第七实施例中具有空腔结构的新型封装的内部结构的剖视正面图；
图9是说明在根据本发明第八实施例中具有空腔结构的新型封装的内部结构的剖视正面图。
优选实施例的详细说明
本发明的第一方面是一种封装，包括：衬底，它具有脊状周边部分和由该脊状周边部分限定的中心部分，并且中心部分上表面低于脊状周边部分的顶部；安装在中心部分上表面上的半导体芯片；与半导体芯片电连接的多个引线，并且该多个引线从中心部分穿出衬底外；以及限定了容纳半导体芯片的空腔的盖，并且该盖具有与脊状周边部分的衬底键合面键合的盖键合面，该盖键合面和衬底键合面比中心部分的上表面高。
安装有半导体芯片的中心部分的上表面要比脊状周边部分的顶部低。该结构特征可有利地防止焊剂进入空腔的不良情况。也就是，脊状周边部分用作将安装了半导体芯片的中心部分围绕的焊剂阻挡壁，其中焊剂阻挡壁可有效地防止焊剂进入空腔。这就使得封装的半导体器件的电气特性和性能没有缺陷。
上述结构特征还可以有利地允许中心部分的厚度有效地减少，从而减少中心部分的上表面与底表面之间的距离，由此允许从中心部分向外穿过衬底的多条引线的最小长度缩短。多条引线长度的缩短减小了其电感。多条引线电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以使盖的高度有效地减小，保证用于容纳半导体芯片的空腔有足够的空间。这可有效地减小封装总高度。
此外，盖键合面和衬底键合面彼此相接合，盖键合面以及衬底键合面的每一个包括至少一个非水平面，用于产生使盖与衬底自对准的自对准功能。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并且还可提高成品的产出率。
优选盖键合面以及衬底键合面的每一个包括环状地延伸的向内倾斜的平面。该结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是向内倾斜的平面表面将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
另外，向内倾斜的平面表面使焊剂阻挡壁在其外侧具有最大高度。这使得焊剂难以到达盖键合面与衬底键合面之间的交界处，从而防止焊剂通过盖键合面与衬底键合面之间的交界处进入空腔内。
优选盖键合面以及衬底键合面的每一个包括斜面表面与环状地延伸的水平和平坦表面的组合。该结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是向内倾斜的平面表面将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
优选盖键合面以及衬底键合面的每一个包括环状地延伸的向外倾斜的平面表面。该结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是向外倾斜的平面表面将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
此外，优选衬底的向外倾斜的平面表面的内周位于盖的向外倾斜的平面表面的内周的内部，从而衬底的向外倾斜的平面表面的内周具有从盖的向外倾斜的平面表面的内周向内和向上进一步延伸的内部延伸区。该向外倾斜平面表面使得焊剂阻挡壁在其内侧具有最大高度。假定有部分焊剂由于毛细现象而通过盖键合面与衬底键合面之间的交界处，则衬底的向外倾斜的平面表面的内部延伸区使得焊剂难以部分地沿着内部延伸区在向内方向上攀升。这确保了防止焊剂进入空腔内。
还优选盖键合面和衬底键合面中的第一个包括至少一个环状地延伸的凸状嵌入部分，而其中的第二个包括环状地延伸并与上述凸状嵌入部分接合的凹腔部分。该凸状嵌入部分与凹腔部分组合的结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是该凸状嵌入部分与凹腔部分组合的结构将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
此外，假定有部分焊剂由于毛细现象而通过盖键合面与衬底键合面之间的交界处时，凸状嵌入部分与凹腔部分的组合可用于留住一部分的焊剂。这确保了防止焊剂进入空腔内。特别优选盖的键合面含有凸状嵌入部分，而衬底键合部分包含凹腔，并且衬底键合面的宽度比盖的键合面要宽，从而凹腔的尺寸大于凸状嵌入部分的尺寸。这种结构特征使得容易留住进入凹腔部分的一部分焊剂。这确保了防止焊剂进入空腔内。
例如，可以使凸状嵌入部分包括环状地延伸的圆形的脊，而空腔包括环状地延伸并与圆形的脊啮合的圆形的槽。在这种情况下，可以使盖键合面包括圆形的脊而使衬底键合面包括圆形的槽。另外，也可以使盖键合面包括圆形的槽而衬底键合面包括圆形的脊。
例如，可以使凸状嵌入部分包括环状地延伸的锥形的脊，而空腔包括环状地延伸并与锥形的脊啮合的圆形的槽。在这种情况下，可以使盖键合面包括锥形的脊而使衬底键合面包括锥形的槽。另外，也可以使盖键合面包括锥形的槽，而衬底键合面包括锥形的脊。锥形的脊可包括V形脊，而锥形的槽可包括V形的槽。
该凸状嵌入部分与凹腔部分组合的结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是该凸状嵌入部分与凹腔部分组合的结构将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
此外，假定有部分焊剂由于毛细现象而通过盖键合面与衬底键合面之间的交界处时，凸状嵌入部分与凹腔部分的组合可用于留住一部分的焊剂。这确保了防止焊剂进入空腔内。特别优选盖的键合面含有脊，而衬底键合部分包含槽，并且衬底键合面的宽度比盖的键合面要宽，从而空腔的尺寸大于凸状嵌入部分的尺寸。这种结构特征使得容易留住进入凹腔部分的一部分焊剂。这确保了防止焊剂进入空腔内。
此外，也可以使锥形的脊包括梯形脊，而使锥形的槽包括梯形的槽。梯形脊与梯形槽的组合使得易于将粘合剂施加到梯形脊与梯形槽的平坦部分的至少之一上。
优选多条引线从中央部分的上表面斜伸向衬底的底部周边。多条引线的斜向延伸也可有利于允许进一步削减从中央部分穿过衬底到外部的多条引线的长度。多条引线的长度的进一步缩减也进一步减小了其电感。多条引线电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
优选盖包含平坦的体和具有盖键合面的周边部分。该结构特征可进一步减小盖的高度，并确保用于容纳半导体芯片的空腔有足够的空间。这可有效地减小封装总高度。
本发明的第二方面是一种封装，包括：衬底，它具有周边部分和由该周边部分限定的中空部分，并且中空部分上表面低于周边部分的顶部；安装在中空部分上表面上的半导体芯片；与半导体芯片电连接的多个引线，并且该多个引线从中空部分穿过衬底并从中空部分的上表面斜伸至衬底的底部周边；以及限定了容纳半导体芯片的空腔空间的盖，并且该盖包含平坦的体和周边部分，该周边部分具有与其衬底键合面键合的盖键合面，并且该盖键合面和衬底键合面比中空部分的上表面高，盖键合面和衬底键合面彼此接合，并且盖键合面和衬底键合面包括至少一个非水平的面。
安装有半导体芯片的中空部分上表面要比外周部分的顶部低。该结构特征可有利地防止焊剂进入空腔的不良情况。也就是，周边部分用作将安装了半导体芯片的中空部分围绕的焊剂阻挡壁，其中焊剂阻挡壁可有效地防止焊剂进入空腔。这就使得封装的半导体器件的电气特性和性能没有缺陷。
上述结构特征还可以有利地允许中心部分的厚度有效地减少，从而减少中心部分的上表面与底表面之间的距离，由此允许从中心部分穿过衬底向外的多条引线的最小长度缩减。多条引线长度的减小了其电感。多条引线电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以使盖高度有效减小，保证用于容纳半导体芯片的空腔有足够的空间。这可有效地减小封装总高度。
此外，盖键合面和衬底键合面彼此接合，盖键合面以及衬底键合面的每一个包括至少一非水平面，用于产生使盖与衬底自对准的自对准功能。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
优选盖键合面以及衬底键合面的每一个包括环状地延伸的向内倾斜的平面。该结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是向内倾斜的平面表面将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
另外，向内倾斜的平面表面使焊剂阻挡壁的外侧具有最大高度。这使得焊剂难以到达盖键合面与衬底键合面之间的交界处，从而防止焊剂通过盖键合面与衬底键合面之间的交界处进入空腔内。
优选盖键合面以及衬底键合面的每一个包括斜面表面与环状地延伸的水平和平坦表面的组合。该结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是向内倾斜的平面表面将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
优选盖键合面以及衬底键合面的每一个包括环状地延伸的向外倾斜的平面表面。该结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是向外倾斜的平面表面将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
此外，优选衬底的向外倾斜的平面表面的内周位于盖的向外倾斜的平面表面的内周的内部，从而衬底的向外倾斜的平面表面的内周具有从盖的向外倾斜的平面表面的内周向内和向上进一步延伸的内部延伸区。该向外倾斜平面表面使得焊剂阻挡壁在其内侧具有最大高度。假定有部分焊剂由于毛细现象而通过盖键合面与衬底键合面之间的交界处，则衬底的向外倾斜的平面表面的内部延伸区使得焊剂难以部分地沿着内部延伸区在向内方向上攀升。这确保了防止焊剂进入空腔内。
还优选盖键合面和衬底键合面中的第一个包括至少一环状地延伸的凸状嵌入部分，而其中的第二个包括环状地延伸并与上述凸状嵌入部分吻合的凹腔部分。该凸状嵌入部分与凹腔部分组合的结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是该凸状嵌入部分与凹腔部分组合的结构将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
此外，假定有部分焊剂由于毛细现象而通过盖键合面与衬底键合面之间的交界处时，凸状嵌入部分与凹腔部分的组合可用于留住一部分的焊剂。这确保了防止焊剂进入空腔内。特别优选盖的键合面含有凸状嵌入部分，而衬底键合面包含空腔，并且衬底键合面的宽度比盖的键合面要宽，从而空腔的尺寸大于凸状嵌入部分的尺寸。这种结构特征使得容易留住进入凹腔部分的一部分焊剂。这确保了防止焊剂进入空腔内。
例如，可以使凸状嵌入部分包括环状地延伸的圆形的脊，而空腔包括环状地延伸并与圆形的脊啮合的圆形的槽。在这种情况下，可以使盖键合面包括圆形的脊而使衬底键合面包括圆形的槽。另外，也可以使盖键合面包括圆形的槽而衬底键合面包括圆形的脊。
例如，可以使凸状嵌入部分包括环状地延伸的锥形的脊，而空腔包括环状地延伸并与锥形的脊啮合的圆形的槽。在这种情况下，可以使盖键合面包括锥形的脊而使衬底键合面包括锥形的槽。另外，也可以使盖键合面包括锥形的槽，而衬底键合面包括锥形的脊。锥形的脊可包括V形脊，而锥形的槽可包括V形的槽。
该凸状嵌入部分与凹腔部分组合的结构提供了用于将盖与衬底自对准的自对准功能。如果盖与衬底不对准，则盖键合面与衬底键合面相互间不吻合，但是该凸状嵌入部分与凹腔部分组合的结构将盖引导至与衬底正好对齐，由此使盖键合面以及衬底键合面相互间变得吻合。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装的外部尺寸无缺陷。封装的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
此外，假定有部分焊剂由于毛细现象而通过盖键合面与衬底键合面之间的交界处时，凸状嵌入部分与凹腔部分的组合可用于留住一部分的焊剂。这确保了防止焊剂进入空腔内。特别优选盖的键合面含有脊，而衬底键合面包含槽，并且衬底键合面的宽度比盖的键合面要宽，从而空腔的尺寸大于凸状嵌入部分的尺寸。这种结构特征使得容易留住进入凹腔部分的一部分焊剂。这确保了防止焊剂进入空腔内。
此外，也可以使锥形的脊包括梯形脊，而使锥形的槽包括梯形的槽。梯形脊与梯形槽的组合使得易于将粘合剂施加到梯形脊与梯形槽的平坦部分的至少之一上。第一实施例
下面将参考附图详细说明本发明的第一实施例。
图1是说明在根据本发明第一实施例中具有空腔结构的新型封装的内部结构的剖视正面图。图2是说明图1所示具有空腔结构的新型封装的平面图。
具有空腔结构的封装10包括树脂衬底16、半导体芯片18和盖20。树脂衬底16还包括硬模焊盘(die pad)12和一组四条引线14。树脂衬底16包括厚度减小的中空部分21和脊状周边部分22。脊状周边部分22围绕着厚度减小的中空部分21的周边环状地延伸。厚度减小的中空部分21比脊状周边部分22低。脊状周边部分22用作防止焊剂进入厚度减小的中空部分21的阻挡壁。
硬模焊盘12有选择地设置在厚度减小的中空部分21上。硬模焊盘12的上表面与厚度减小的中空部分21的上表面具有基本相同的高度水平。半导体芯片18安装在硬模焊盘12上。从平面图上看，硬模焊盘12位于树脂衬底16的中心。硬模焊盘12在厚度减小的中空部分21内模制和形成一体。
在平面图上，四条引线14分别在四个方向围绕着硬模焊盘12从硬模焊盘12向外径向延伸。在剖视图上，四条引线14的每一条从厚度减小的中空部分21的上表面穿过树脂衬底16到达其底部周边，并且从底部周边向外延伸。每条引线14包括水平位置高的内部、中间的倾斜部分以及水平位置较低的外部。
水平位置高的内部沿着厚度减小的中空部分21的上表面设置。高水平位置的内部具有上侧暴露的表面30，它是从厚度减小的中空部分21的上表面露出。上侧暴露的表面30通过金属焊丝与半导体芯片18电连接。水平位置较低的外部沿树脂衬底16的底部表面设置，并位于水平位置高的内部的外侧。水平位置较低的外部具有下侧暴露的表面32，它是从树脂衬底16的底部暴露出来的。中间的倾斜部分逐渐地倾斜向外，以提供高水平位置内部与低水平外部的平滑连接。每条引线14在树脂衬底16内模制和形成一体。
脊状周边部分22围绕着厚度减小的中空部分21的周边环状地延伸。脊状周边部分22包括内壁、与内壁相对的外壁以及平坦的顶面和向内倾斜的表面。向内倾斜的表面被限制在内壁和平坦的顶面之间。向内倾斜的表面延伸到内壁之外和平坦顶面之内。平坦顶面被限制在向内倾斜的表面和外壁之间。平坦顶面伸出到向内倾斜的表面之外和外壁之内。从平面图上看，向内倾斜的表面具有圆环形的带状。向内倾斜的表面具有一致的倾斜角。从几何上看，向内倾斜的表面的三维形状相当于圆锥形内表面的一部分，即截短的圆锥体的内表面。向内倾斜的表面为与盖20键合提供了衬底键合面28。
盖20键合或粘附在衬底键合面28上，衬底键合面28包含有树脂衬底16的脊状周边部分22的向内倾斜的表面，从而盖20与树脂衬底16配合限定了容纳半导体芯片18的空腔24。该空腔还用于减少寄生电容。盖20包括盘状体23和围绕盘状体23周边而环状地延伸的脊状周边部分25。盘状体23通常是平坦的和较薄的。脊状周边部分25向下和向着树脂衬底16成脊状。
脊状周边部分25包括内壁，与内壁相对的外壁以及向内倾斜的面，只要盖20被键合在树脂衬底16上并且内壁向下。向内倾斜的面被限制在内壁和外壁之间。向内倾斜的面延伸到内壁之外和外壁之内。从底面看，向内倾斜的表面具有圆环形的带状。从几何上看，向内倾斜的表面的三维形状相当于一部分的圆锥形外表面，即截短的圆锥体的外表面。
盖20的向内倾斜的表面为树脂衬底16的衬底键合面28调整和配合提供了盖键合面26。盖键合面26具有一致的倾斜角，它与上述衬底键合面28的一致的倾斜角相同，从而盖键合面26与衬底键合面28紧密接触和配合。如已经说明的，盖键合面26的宽度可以比衬底键合面28略窄。
盖键合面26向树脂衬底16的脊状周边部分22的平坦的顶面内。盖键合面26的内周延伸到衬底键合面28的内周的外部。在盖键合面26和衬底键合面28之间的键合界面从树脂衬底16的顶部向下延伸。这会有助于减少封装10的总高度或厚度。
上述封装10提供了下面的优点。
厚度减小的中空部分21用于形成容纳半导体芯片18的空腔24，而树脂衬底16和盖20相对减小了高度或厚度，这样封装的总高度或厚度就减小了。
安装有半导体芯片18的中心部分的上表面要比树脂衬底16的脊状周边部分22的顶部低。该结构特征可有利地防止焊剂进入空腔24的不良情况。也就是，脊状周边部分22用作将安装了半导体芯片18的厚度减小的中空部分21围绕的焊剂的阻挡壁。脊状周边部分22的焊剂阻挡壁可有效地防止焊剂进入空腔24。这就使得封装的半导体器件的电气特性和性能没有缺陷。
此外，盖键合面26和衬底键合面28的向内倾斜的平面使得脊状周边部分22的焊剂阻挡壁在其外侧具有最大高度。这使得焊剂难以达到盖键合面26和衬底键合面28之间的交界处，从而防止焊剂通过盖键合面26和衬底键合面28之间的交界处进入空腔24。
上述结构特征还可以有利地允许厚度减小的中空部分21的厚度有效地减少，从而厚度减小的中空部分21的上表面与底表面之间的距离减少，从而使得用于从厚度减小的中空部分21延伸到树脂衬底16底部周边的多条引线14的长度减小。多条引线14长度的减小也减小了其电感。多条引线14电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
此外，每条引线14包括中间的倾斜的部分。该倾斜延伸也可有利于穿过树脂衬底16的多条引线14的长度进一步减小。多条引线14长度的进一步减小也减小了其电感。多条引线14电感的进一步减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以进一步使盖20的高度有效地减小，保证容纳半导体芯片18的空腔24有足够的空间。这样也可以减小封装的总高度。
此外，盖键合面26和衬底键合面28彼此紧密啮合，盖键合面26、以及衬底键合面28的每一个包括斜面或非水平面，用于产生使盖20与树脂衬底16利用盖20的自身重量而自对准的自对准功能。该自对准功能允许通过使用自动装配机而没有任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装10的外部尺寸无缺陷。封装10的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
另外，盖键合面26延伸到树脂衬底16的脊状周边部分22的平坦顶面内部。盖键合面26的内周伸出到衬底键合面28内周的外侧。盖键合面26和衬底键合面28之间的键合界面从树脂衬底16的顶层向下延伸。这有助于减小封装10的总高度或厚度。第二实施例
下面将参考附图详细说明本发明的第二实施例。图3是说明在根据本发明第二实施例中具有空腔结构的新型封装的内部结构的剖视正面图。该第二实施例的封装与第一实施例的封装不同之处在于接合衬底和盖键合面。
具有空腔结构的封装40包括树脂衬底42、半导体芯片18和盖44。树脂衬底42还包括硬模焊盘12和一组四条引线14。树脂衬底42包括厚度减小的中空部分43和脊状周边部分45。脊状周边部分45围绕着厚度减小的中空部分43的周边环状地延伸。厚度减小的中空部分43的上表面比脊状周边部分45的顶部低。脊状周边部分45用作防止焊剂进入厚度减小的中空部分43的阻挡壁。
脊状周边部分45围绕着厚度减小的中空部分43的周边环状地延伸。脊状周边部分45包括内壁、与内壁相对的外壁以及平坦的顶面、向内倾斜的表面和平台(terrace)。平台被限制在向内倾斜的面和内壁之间。平台延伸到内壁之外和向内倾斜的表面之内。平台高于厚度减小的中空部分43的上表面但低于平坦的顶面。
向内倾斜的面限制在平台和平坦的顶面之间。向内倾斜的面伸出到平台之外和平坦顶面之内。平台顶面限制在向内倾斜的面和外壁之间。平坦的顶面伸出到向内倾斜的面之外和外壁之内。从平面图上看，平台具有圆环形的带状，在剖视图上没有倾斜角。向内倾斜的表面具有一致的倾斜角。从几何上看，向内倾斜的表面的三维形状相当于一部分的圆锥形内表面，即截短的圆锥体的内表面。向内倾斜的表面提供了第一衬底键合面46以与盖44键合。平台还提供了第二衬底键合面48以与盖44键合。第一衬底键合面46与第二衬底键合面48的组合提供了统一的衬底键合面。
盖44键合或粘附在第一衬底键合面46与第二衬底键合面48上，第一衬底键合面46与第二衬底键合面48分别包括树脂衬底42的脊状周边部分45的向内倾斜的表面，从而盖44与树脂衬底42配合限定了容纳半导体芯片18的空腔24。空腔还用于减少寄生电容。盖44包括盘状体47和围绕盘状体47周边而环状地延伸的脊状周边部分49。盘状体47通常是平坦的和较薄的。脊状周边部分49向下和向着树脂衬底42成脊状。
脊状周边部分49包括内壁，与内壁相对的外壁以及向内倾斜的面，只要盖44被键合在树脂衬底42上并且内壁面向下。平坦的底面被限制在内壁和向内倾斜的面之间。平坦的底面延伸到内壁之外和向内倾斜的面之内。从底面看，平坦的底面具有圆环形的带状。向内倾斜的面被限制在平坦的底面和外壁之间。向内倾斜的面伸出到平坦的底面之外和外壁之内。从底面看，向内倾斜的表面具有圆环形的带状。从几何上看，向内倾斜的表面的三维形状相当于一部分的圆锥形外表面，即截短的圆锥体的外表面。
盖44的向内倾斜的面提供了第一盖键合面50，其与树脂衬底42的第一衬底键合面46对准并接合。盖44的平坦底面提供了第二盖键合面52，其与树脂衬底42的第二衬底键合面48对准并接合。第一盖键合面50具有与上述第一衬底键合面46的一致倾斜角相等的一致倾斜角，从而第一盖键合面50与第一衬底键合面46紧密接触和接合。第二盖键合面52没有与上述第二衬底键合面48相等的倾斜角，从而第二盖键合面52与第二衬底键合面48紧密接触和接合。如已经很好地说明的那样，第二盖键合面52可以在宽度上比第二衬底键合面48略窄。
上述封装40提供了如下优点。
与第一实施例相似，厚度减小的中空部分43用于形成容纳半导体芯片18的空腔24，而树脂衬底42和盖44相对减小了高度或厚度，这样封装的总高度或厚度就减小了。
同样与第一实施例相似，安装有厚度减小的半导体芯片18的中空部分43的上表面要比树脂衬底42的脊状周边部分45的顶部低。该结构特征可有利于防止焊剂进入空腔24的不良情况。也就是，脊状周边部分45用作围绕安装了半导体芯片18的厚度减小的中空部分43的焊剂的阻挡壁。脊状周边部分45的焊剂阻挡壁可有效地防止焊剂进入空腔24。这就使得封装的半导体器件的电气特性和性能没有缺陷。
同样与第一实施例相似，盖键合面50和第一衬底键合面46的向内倾斜的平面使得脊状周边部分45的焊剂阻挡壁在其外侧具有最大高度。这使得焊剂难以达到第一盖键合面50和第一衬底键合面46之间的交界处，从而防止焊剂通过第一盖键合面50和第一衬底键合面46之间的交界处进入空腔24。
同样与第一实施例相似，上述结构特征还可以有利地使厚度减小的中空部分43的厚度有效地减少，从而厚度减小的中空部分43的上表面与底表面之间的距离减少，从而允许用于从厚度减小的中空部分43延伸到树脂衬底42底部周边的多条引线14的长度减小。多条引线14长度的减小也减小了其电感。多条引线14电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以进一步提供盖44高度的有效减小，同时还能保证容纳半导体芯片18的空腔24有足够的空间。这可有效地减小封装的总高度。
此外，第一盖键合面50和第一衬底键合面46彼此紧密接合，第一盖键合面50以及第一衬底键合面46的每一个包括斜面或非水平面，用于产生使盖44与树脂衬底42利用盖44的自身重量而自对准的自对准功能。该自对准功能允许通过使用自动装配机而没有任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装40的外部尺寸无缺陷。封装40的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
另外，第二盖键合面52和第二衬底键合面48紧密地彼此接合，并且第二盖键合面52和第二衬底键合面48每一个都包括平坦表面或水平表面，这使得易于将粘合剂加到第二盖键合面52和第二衬底键合面48的至少之一上，以将盖44键合到树脂衬底42上。这有助于提高封装40的产量。第三实施例
下面将参考附图详细说明本发明的第三实施例。图4是说明在根据本发明第三实施例中具有空腔结构的新型封装的内部结构的剖视正面图。该第三实施例的封装与第一实施例的封装不同之处在于盖和衬底键合面。
具有空腔结构的封装60包括树脂衬底62、半导体芯片18和盖64。树脂衬底62还包括硬模焊盘12和一组四条引线14。树脂衬底62包括厚度减小的中空部分63和脊状周边部分65。脊状周边部分65围绕着厚度减小的中空部分63的周边环状地延伸。厚度减小的中空部分63的上表面比脊状周边部分65的顶部低。脊状周边部分65用作防止焊剂进入厚度减小的中空部分63的阻挡壁。
脊状周边部分65围绕着厚度减小的中空部分63的周边环状地延伸。脊状周边部分65包括内壁、与内壁相对的外壁以及向外倾斜的表面。向外倾斜的表面被限制在内壁和外壁之间。向外倾斜的表面延伸到内壁之外和外壁之内。从平面图上看，向外倾斜的表面具有圆环形的带状。向外倾斜的表面具有一致倾斜角。从几何上看，向外倾斜的表面的三维形状相当于圆锥形外表面的一部分，即截短的圆锥体的外表面。向外倾斜的表面提供了衬底键合面66以与盖64键合。
盖64键合或粘附在衬底键合面66上，衬底键合面66包括树脂衬底62的脊状周边部分65的向外倾斜的表面，从而盖64与树脂衬底62配合限定了容纳半导体芯片18的空腔24。空腔还用于减少寄生电容。盖64包括盘状体67和围绕盘状体67周边而环状地延伸的脊状周边部分69。盘状体67通常是平坦的和较薄的。脊状周边部分69向下和向着树脂衬底62成脊状。
脊状周边部分69包括内壁、与内壁相对的外壁以及向内倾斜的面，只要盖64被键合在树脂衬底62上并且内壁面向下。向外倾斜的表面被限制在内壁和外壁之间。向外倾斜的表面延伸到内壁之外和外壁之内。从底面看，向外倾斜的表面具有圆环形的带状。从几何上看，向外倾斜的表面的三维形状相当于一部分圆锥形的内表面，即短的截取圆锥体的内表面。
盖64的向外倾斜的面提供了盖键合面68，其与树脂衬底62的衬底键合面66对准并接合。盖键合面68具有与上述衬底键合面66的一致倾斜角相等的一致倾斜角，从而盖键合面68与衬底键合面66紧密接触和接合。
如已经说明的那样，盖键合面68可以在宽度上比衬底键合面66略窄。也就是说，盖键合面68的外周延伸到衬底键合面66的外周的内部，而盖键合面68的内周延伸到衬底键合面66内周的外部。
上述封装60提供了如下优点。
厚度减小的中空部分63用于形成容纳半导体芯片18的空腔24，而树脂衬底62和盖64相对减小了高度或厚度，这样封装的总高度或厚度就减小了。
安装有厚度减小的半导体芯片18的中空部分63的上表面要比树脂衬底62的脊状周边部分65的顶部低。该结构特征可有利地防止焊剂进入空腔24的不良情况。也就是，脊状周边部分65用作围绕安装了半导体芯片18的厚度减小的中空部分63的焊剂的阻挡壁。脊状周边部分65的焊剂阻挡壁可有效地防止焊剂进入空腔24。这就使得封装的半导体器件的电气特性和性能没有缺陷。
此外，盖键合面68的宽度要比衬底键合面66窄。即，盖键合面68的外周延伸到衬底键合面66的外周的内部，而盖键合面68的内周延伸到衬底键合面66内周的外部。该结构特征增强了自对准功能。如果盖64放置在树脂衬底62上而不与之对准，则宽衬底键合面66接收盖键合面68，并允许盖64与树脂衬底62自对准。
上述结构特征还可以有利地允许厚度减小的中空部分63的厚度有效地减少，从而厚度减小的中空部分63的上表面与底表面之间的距离减少，由此使用于从厚度减小的中空部分63延伸到树脂衬底62底部周边的多条引线14的长度减小。多条引线14长度的减小也减小了其电感。多条引线14电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以进一步提供盖64高度的有效减小，同时还能保证容纳半导体芯片18的空腔24有足够的空间。这允许减小封装的总高度。
此外，盖键合面68和衬底键合面66彼此紧密接合，盖键合面68以及衬底键合面66的每一个包括斜面或非水平面，用于产生使盖64与树脂衬底62利用盖64的自身重量而自对准的自对准功能。该自对准功能允许通过使用自动装配机而没有任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装60的外部尺寸无缺陷。封装60的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
另外，衬底键合面66具有内部延伸区，其从盖键合面68的内周向内和向上进一步延伸。该向外倾斜平面使得焊剂阻挡壁在其内侧具有最大高度。假定有部分焊剂由于毛细现象而通过盖键合面68与衬底键合面66之间的交界处，则衬底键合面66的内部延伸区使得焊剂难以部分地沿着内部延伸区在向内方向上攀升。这确保了防止焊剂进入空腔内。第四实施例
下面将参考附图详细说明本发明的第四实施例。图5是说明在根据本发明第四实施例中具有空腔结构的新型封装的内部结构的剖视正面图。该第四实施例的封装与第一实施例的封装不同之处在于衬底和盖键合面。
具有空腔结构的封装70包括树脂衬底72、半导体芯片18和盖74。树脂衬底72还包括硬模焊盘12和一组四条引线14。树脂衬底72包括厚度减小的中空部分73和脊状周边部分75。脊状周边部分75围绕着厚度减小的中空部分73的周边环状地延伸。厚度减小的中空部分73的上表面比脊状周边部分75的顶部低。脊状周边部分75用作防止焊剂进入厚度减小的中空部分73的阻挡壁。
脊状周边部分75围绕着厚度减小的中空部分73的周边环状地延伸。脊状周边部分75包括内壁、与内壁相对的外壁以及圆形的槽。圆形的槽被限制在内壁和外壁之间。圆形的槽延伸到内壁之外和外壁之内。从平面图上看，圆形的槽具有圆环形的带状。从截面图来看，圆形的槽具有弧形。从几何上看，圆形的槽的三维形状相当于圆环面的底半部分。圆形的槽提供了衬底键合面76以与盖74键合。
盖74键合或粘附在衬底键合面76上，衬底键合面76包括树脂衬底72的脊状周边部分75的圆形的槽，从而盖74与树脂衬底72配合限定了容纳半导体芯片18的空腔24。空腔还用于减少寄生电容。盖74包括盘状体77和围绕盘状体77周边而环状地延伸的脊状周边部分79。盘状体77通常是平坦的和较薄的。脊状周边部分79向下和向着树脂衬底72成脊状。
脊状周边部分79包括内壁、与内壁相对的外壁以及圆形的脊，只要盖74被键合在树脂衬底72上并且内壁向下。圆形的槽被限制在内壁和外壁之间。圆形的槽延伸到内壁之外和外壁之内。从底面看，圆形的槽具有圆环形的带状。从几何上看，圆形的槽的三维形状相当于圆环面的底半部分。
盖74的圆形的脊提供了盖键合面78，它与树脂衬底72的衬底键合面76对准并接合。盖键合面78具有与上述衬底键合面76中心区基本相等的曲率，从而盖键合面78与衬底键合面76紧密接触和接合。
如已经很好地说明的那样，盖键合面78可以在宽度上比衬底键合面76窄。衬底键合面76具有内部延伸区，其从盖键合面78的内周向内和向上进一步延伸。假定有部分焊剂由于毛细现象而通过盖键合面78与衬底键合面76之间的交界处，则衬底键合面76的内部延伸区使得焊剂难以部分地沿着内部延伸区在向内方向上攀升。这确保了防止焊剂进入空腔内。
上述封装70提供了如下优点。
厚度减小的中空部分73用于形成容纳半导体芯片18的空腔24，而树脂衬底72和盖74相对减小了高度或厚度，这样封装的总高度或厚度就减小了。
安装有厚度减小的半导体芯片18的中空部分73的上表面要比树脂衬底72的脊状周边部分75的顶部低。该结构特征可有利地防止焊剂进入空腔24的不良情况。也就是，脊状周边部分75用作围绕安装了半导体芯片18的厚度减小的中空部分73的焊剂的阻挡壁。脊状周边部分75的焊剂阻挡壁可有效地防止焊剂进入空腔24。这就使得封装的半导体器件的电气特性和性能没有缺陷。
此外，衬底键合面76的圆形槽可以陷住或捕捉(留住)焊剂和所使用粘合剂的过量部分，以防止焊剂和所使用粘合剂的过量部分进入空腔24和粘附到半导体器件18上。
上述结构特征还可以有利地使厚度减小的中空部分73的厚度有效地减少，从而厚度减小的中空部分73的上表面与底表面之间的距离减少，从而允许用于从厚度减小的中空部分73的上表面延伸到树脂衬底72底部周边的多条引线14的长度减小。多条引线14长度的减小也减小了其电感。多条引线14电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以进一步提供盖74高度的有效减小，同时还能保证容纳半导体芯片18的空腔24有足够的空间。这允许减小封装的总高度。
此外，盖键合面78和衬底键合面76彼此紧密啮合，盖键合面78以及衬底键合面76的每一个包括圆形脊和圆形槽，用于产生使盖74与树脂衬底72利用盖74的自身重量而自对准的自对准功能。该自对准功能允许通过使用自动装配机而没有任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装70的外部尺寸无缺陷。封装70的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
另外，盖键合面78在宽度上要比衬底键合面76窄。衬底键合面76具有内部延伸区，其从盖键合面78的内周向内和向上进一步延伸。假定有部分焊剂由于毛细现象而通过盖键合面78与衬底键合面76之间的交界处，则衬底键合面76的内部延伸区使得焊剂难以部分地沿着内部延伸区在向内方向上攀升。这确保了防止焊剂进入空腔内。第五实施例
下面将参考附图详细说明本发明的第五实施例。图6是说明在根据本发明第五实施例中具有空腔结构的新型封装的内部结构的剖视正面图。该第五实施例的封装与第一实施例的封装不同之处在于衬底和盖键合面。
具有空腔结构的封装80包括树脂衬底82、半导体芯片18和盖84。树脂衬底82还包括硬模焊盘12和一组四条引线14。树脂衬底82包括厚度减小的中空部分83和脊状周边部分85。脊状周边部分85围绕着厚度减小的中空部分83的周边环状地延伸。厚度减小的中空部分83的上表面比脊状周边部分85的顶部低。脊状周边部分85用作防止焊剂进入厚度减小的中空部分83的阻挡壁。
脊状周边部分85围绕着厚度减小的中空部分83的周边环状地延伸。脊状周边部分85包括内壁、与内壁相对的外壁以及V形的槽。V形的槽被限制在内壁和外壁之间。V形的槽延伸到内壁之外和外壁之内。从平面图上看，V形的槽具有圆环形的带状。从截面图来看，V形的槽具有V字形。V形的槽提供了衬底键合面86以与盖84键合。
盖84键合或粘附在衬底键合面86上，衬底键合面86包括树脂衬底82的脊状周边部分85的V形的槽，从而盖84与树脂衬底82配合限定了容纳半导体芯片18的空腔24。空腔还用于减少寄生电容。盖84包括盘状体87和围绕盘状体87周边而环状地延伸的脊状周边部分89。盘状体87通常是平坦的和较薄的。脊状周边部分89向下和向着树脂衬底82成脊状。
脊状周边部分89包括内壁、与内壁相对的外壁以及V形的脊，只要盖84被键合在树脂衬底82上并且内壁向下。V形的脊被限制在内壁和外壁之间。V形的脊延伸到内壁之外和外壁之内。从底面看，V形的槽具有圆环形的带状。
盖84的圆形的脊提供了盖键合面88，其与树脂衬底82的衬底键合面86对准并接合。盖键合面88具有与上述衬底键合面86所夹的角基本相等的角度，从而盖键合面88与衬底键合面86紧密接触和接合。
如已经很好地说明的那样，盖键合面88可以在宽度上比衬底键合面86窄。衬底键合面86具有内部延伸区，其从盖键合面88的内周向内和向上进一步延伸。假定有部分焊剂由于毛细现象而通过盖键合面88与衬底键合面86之间的交界处，则衬底键合面86的内部延伸区使得焊剂难以部分地沿着内部延伸区在向内方向上攀升。这确保了防止焊剂进入空腔内。
上述封装80提供了如下优点。
厚度减小的中空部分83用于形成容纳半导体芯片18的空腔24，而树脂衬底82和盖84相对减小了高度或厚度，这样封装的总高度或厚度就减小了。
安装有厚度减小的半导体芯片18的中空部分83的上表面要比树脂衬底82的脊状周边部分85的顶部低。该结构特征可有利地防止焊剂进入空腔24的不良情况。也就是，脊状周边部分85用作将安装了半导体芯片18的厚度减小的中空部分83围绕的焊剂阻挡壁。脊状周边部分85的焊剂阻挡壁可有效地防止焊剂进入空腔24。这就使得封装的半导体器件的电气特性和性能没有缺陷。
此外，衬底键合面86的V形槽可以陷住或捕捉(留住)焊剂和所使用粘合剂的过量部分，以防止焊剂和所使用粘合剂的过量部分进入空腔24和粘附到半导体器件18上。
上述结构特征还可以有利地允许厚度减小的中空部分83的厚度有效地减少，从而厚度减小的中空部分83的上表面与底表面之间的距离减少，从而允许用于从厚度减小的中空部分83的上表面延伸到树脂衬底82底部周边的多条引线14的长度缩短。多条引线14长度的缩短也减小了其电感。多条引线14电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以进一步使盖84高度有效地减小，同时还能保证容纳半导体芯片18的空腔24有足够的空间。这可以减小封装的总高度。
此外，盖键合面88和衬底键合面86彼此紧密接合，盖键合面88以及衬底键合面86包括V形脊和V形槽，用于产生使盖84与树脂衬底82利用盖84的自身重量而自对准的自对准功能。该自对准功能允许通过使用自动装配机而不用任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装80的外部尺寸无缺陷。封装80的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
另外，盖键合面88在宽度上要比衬底键合面86窄。衬底键合面86具有内部延伸区，其从盖键合面88的内周向内和向上进一步延伸。假定有部分焊剂由于毛细现象而通过盖键合面88与衬底键合面86之间的交界处，则衬底键合面86的内部延伸区使得焊剂难以部分地沿着内部延伸区在向内方向上攀升。这确保了防止焊剂进入空腔内。第六实施例
下面将参考附图详细说明本发明的第六实施例。图7是说明在根据本发明第四实施例中具有空腔结构的新型封装的内部结构的剖视正面图。该第六实施例的封装与第一实施例的封装不同之处在于衬底和盖键合面。
具有空腔结构的封装90包括树脂衬底92、半导体芯片18和盖94。树脂衬底92还包括硬模焊盘12和一组四条引线14。树脂衬底92包括厚度减小的中空部分93和脊状周边部分95。脊状周边部分95围绕着厚度减小的中空部分93的周边环状地延伸。厚度减小的中空部分93的上表面比脊状周边部分95的顶部低。脊状周边部分95用作防止焊剂进入厚度减小的中空部分93的阻挡壁。
脊状周边部分95围绕着厚度减小的中空部分93的周边环状地延伸。脊状周边部分95包括内壁、与内壁相对的外壁以及梯形的槽。梯形的槽被限制在内壁和外壁之间。梯形的槽延伸到内壁之外和外壁之内。从平面图上看，梯形的槽具有圆环形的带状。从截面图来看，梯形的槽具有梯形。梯形的槽提供了衬底键合面96以与盖94键合。
作为衬底键合面96的梯形的槽还包括向内倾斜的面，平坦的底面和向外倾斜的面。向内倾斜的面被限制在平坦的底面和外壁之间。向内倾斜的面伸出到平坦的底面之外和外壁之内。向内倾斜的面具有一致的倾斜角。平坦的底面被限制在向内倾斜的面和向外倾斜的面之间。平坦的底面延伸到向外倾斜的面之外和向内倾斜的面之内。平坦的底面具有水平的面。向外倾斜的面被限制在平坦的底面和内壁之间。向外倾斜的面伸出到平坦的底面之内和内壁之外。向外倾斜的面具有一致的倾斜角。向内倾斜的面提供了第一衬底键合面96a。平坦的底面提供了第二衬底键合面96b。向外倾斜的面提供了第三衬底键合面96c。上述衬底键合面96进一步包括了第一至第三衬底键合面96a、96b和96c。
盖94键合或粘附在衬底键合面96上，衬底键合面96包括树脂衬底92的脊状周边部分95的梯形的槽，从而盖94与树脂衬底92配合限定了容纳半导体芯片18的空腔24。空腔还用于减少寄生电容。盖94包括盘状体97和围绕盘状体97周边而环状地延伸的脊状周边部分99。盘状体97通常是平坦的和较薄的。脊状周边部分99向下和向着树脂衬底92成脊状。
脊状周边部分89包括内壁、与内壁相对的外壁以及梯形的脊，只要盖94被键合在树脂衬底92上并且内壁向下。梯形的脊被限制在内壁和外壁之间。梯形的脊延伸到内壁之外和外壁之内。从底面看，梯形的槽具有圆环形的带状。
盖94的梯形的脊提供了盖键合面98，其与树脂衬底92的衬底键合面96对准并接合。盖键合面98具有与上述衬底键合面96基本相等的截面形状，从而盖键合面98与衬底键合面96紧密接触和接合。
作为盖键合面98的梯形的槽还包括向内倾斜的面，平坦的顶面和向外倾斜的面。向内倾斜的面被限制在平坦的顶面和外壁之间。向内倾斜的面伸出到平坦的顶面之外和外壁之内。向内倾斜的面具有一致的与梯形的槽96的向内倾斜的面相同的倾斜角。平坦的顶面被限制在向内倾斜的面和向外倾斜的面之间。平坦的顶面延伸到向外倾斜的面之外和向内倾斜的面之内。平坦的顶面具有水平的面。向外倾斜的面被限制在平坦的顶面和内壁之间。向外倾斜的面伸出到平坦的顶面之内和内壁之外。向外倾斜的面具有一致的与梯形的槽96的向外倾斜的面相同的倾斜角。向内倾斜的面提供了第一盖键合面98a。平坦的顶面提供了第二盖键合面98b。向外倾斜的面提供了第三盖键合面98c。上述盖键合面98还包括第一至第三盖键合面98a、98b和98c。第一盖键合面98a与第一衬底键合面96a接合。第二盖键合面98b与第二衬底键合面96b接合。第三盖键合面98c与第三衬底键合面96c接合。
如已经说明的那样，盖键合面98可以在宽度上比衬底键合面96窄。衬底键合面96具有内部延伸区，其从盖键合面98的内周向内和向上进一步延伸。假定有部分焊剂由于毛细现象而通过盖键合面98与衬底键合面96之间的交界处，则衬底键合面96的内部延伸区使得焊剂难以部分地沿着内部延伸区在向内方向上攀升。这确保了防止焊剂进入空腔内。
上述封装90提供了如下优点。
厚度减小的中空部分93用于形成容纳半导体芯片18的空腔24，而树脂衬底92和盖94相对减小了高度或厚度，这样封装的总高度或厚度就减小了。
安装有厚度减小的半导体芯片18的中空部分93的上表面要比树脂衬底92的脊状周边部分95的顶部低。该结构特征可有利地防止焊剂进入空腔24的不良情况。也就是，脊状周边部分95用作将安装了半导体芯片18的厚度减小的中空部分93围绕的焊剂阻挡壁。脊状周边部分95的焊剂阻挡壁可有效地防止焊剂进入空腔24。这就使得封装的半导体器件的电气特性和性能没有缺陷。
此外，衬底键合面96的圆形槽可以陷住或捕捉(留住)焊剂和所使用粘合剂的过量部分，以防止焊剂和所使用粘合剂的过量部分进入空腔24和粘附到半导体器件18上。
上述结构特征还可以有利地允许厚度减小的中空部分93的厚度有效地减少，从而厚度减小的中空部分93的上表面与底表面之间的距离减少，从而允许用于从厚度减小的中空部分93的上表面延伸到树脂衬底92底部周边的多条引线14的长度减小。多条引线14长度的减小也减小了其电感。多条引线14电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以进一步使盖94高度的有效地减小，同时还能保证容纳半导体芯片18的空腔24有足够的空间。这允许有效地减小封装的总高度。
此外，盖键合面98和衬底键合面96彼此紧密接合，盖键合面98以及衬底键合面96包括圆形脊和圆形槽，用于产生使盖94与树脂衬底92利用盖94的自身重量而自对准的自对准功能。该自对准功能允许通过使用自动装配机而没有任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装90的外部尺寸无缺陷。封装90的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
另外，盖键合面98在宽度上要比衬底键合面96窄。衬底键合面96具有内部延伸区，其从盖键合面98的内周向内和向上进一步延伸。假定有部分焊剂由于毛细现象而通过盖键合面98与衬底键合面96之间的交界处，则衬底键合面96的内部延伸区使得焊剂难以部分地沿着内部延伸区在向内方向上攀升。这确保了防止焊剂进入空腔内。
再有，第二盖键合面98b与第二衬底键合面96b的组合使得容易将粘合剂施加在第二盖键合面98b与第二衬底键合面96b至少之一上，以将盖94键合到树脂衬底92上。这有助于提高封装的产量。第七实施例
下面将参考附图详细说明本发明的第七实施例。图8是说明在根据本发明第七实施例中具有空腔结构的新型封装的内部结构的剖视正面图。该第七实施例的封装与第一实施例的封装不同之处在于衬底和盖键合面。
具有空腔结构的封装100包括树脂衬底102、半导体芯片18和盖104。树脂衬底102还包括硬模焊盘12和一组四条引线14。树脂衬底102包括厚度减小的中空部分103和脊状周边部分105。脊状周边部分105围绕着厚度减小的中空部分103的周边环状地延伸。厚度减小的中空部分103的上表面比脊状周边部分105的顶部低。脊状周边部分105用作防止焊剂进入厚度减小的中空部分103的阻挡壁。
脊状周边部分105围绕着厚度减小的中空部分103的周边环形地延伸。脊状周边部分105包括内壁、与内壁相对的外壁以及圆形的脊。圆形的脊被限制在内壁和外壁之间。圆形的脊延伸到内壁之外和外壁之内。从平面图上看，圆形的脊具有圆环形的带状。从截面图来看，圆形的脊具有弧形。圆形的脊提供了衬底键合面106以与盖104键合。
盖104键合或粘附在衬底键合面106上，衬底键合面106包括树脂衬底102的脊状周边部分105的圆形的脊，从而盖104与树脂衬底102配合限定了容纳半导体芯片18的空腔24。空腔还用于减少寄生电容。盖104包括盘状体107和围绕盘状体107周边而环状地延伸的脊状周边部分109。盘状体107通常是平坦的和较薄的。脊状周边部分109向下和向着树脂衬底102成脊状。
脊状周边部分109包括内壁、与内壁相对的外壁以及圆形的脊，只要盖104被键合在树脂衬底102上并且内壁面向下。圆形的槽被限制在内壁和外壁之间。圆形的脊延伸到内壁之外和外壁之内。从底面看，圆形的槽具有圆环形的带状。
盖104的圆形的槽提供了盖键合面108，其与树脂衬底102的衬底键合面106对准并接合。盖键合面108具有与上述衬底键合面106的中心区域基本相同的曲率，从而盖键合面108与衬底键合面106紧密地接触和接合。如已经很好地说明的那样，盖键合面108可以在宽度上比衬底键合面106略窄。衬底键合面106具有内部延伸区，其从盖键合面108的内周向内和向下进一步延伸。
上述封装100提供了如下优点。
厚度减小的中空部分103用于形成容纳半导体芯片18的空腔24，而树脂衬底102和盖104相对减小了高度或厚度，这样封装的总高度或厚度就减小了。
安装有厚度减小的半导体芯片18的中空部分103的上表面要比树脂衬底102的脊状周边部分105的顶部低。该结构特征可有利地防止焊剂进入空腔24的不良情况。也就是，脊状周边部分105用作围绕着安装了半导体芯片18的厚度减小的中空部分103的焊剂阻挡壁。脊状周边部分105的焊剂阻挡壁可有效地防止焊剂进入空腔24。这就使得封装的半导体器件的电气特性和性能没有缺陷。
上述结构特征还可以有利地允许厚度减小的中空部分103的厚度有效地减少，从而厚度减小的中空部分103的上表面与底表面之间的距离减小，从而允许用于从厚度减小的中空部分103的上表面延伸到树脂衬底102底部周边的多条引线14的长度减小。多条引线14长度的减小也减小了其电感。多条引线14电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以进一步使盖104高度的有效减小，同时还能保证容纳半导体芯片18的空腔24有足够的空间。这允许减小封装的总高度。
此外，盖键合面108和衬底键合面106彼此紧密接合，盖键合面108以及衬底键合面106包括圆形脊和圆形槽，用于产生使盖104与树脂衬底102利用盖104的自身重量而自对准的自对准功能。该自对准功能允许通过使用自动装配机而没有任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装100的外部尺寸无缺陷。封装100的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。第八实施例
下面将参考附图详细说明本发明的第八实施例。图9是说明在根据本发明第八实施例中具有空腔结构的新型封装的内部结构的剖视正面图。该第八实施例的封装与第一实施例的封装不同之处在于衬底和盖键合面。
具有空腔结构的封装110包括树脂衬底112、半导体芯片18和盖114。树脂衬底112还包括硬模焊盘12和一组四条引线14。树脂衬底112包括厚度减小的中空部分113和脊状周边部分115。脊状周边部分115围绕着厚度减小的中空部分113的周边环状地延伸。厚度减小的中空部分113的上表面比脊状周边部分115的顶部低。脊状周边部分115用作防止焊剂进入厚度减小的中空部分113的阻挡壁。
脊状周边部分115围绕着厚度减小的中空部分113的周边环形地延伸。脊状周边部分115包括内壁、与内壁相对的外壁以及V形的脊。V形的脊被限制在内壁和外壁之间。V形的脊延伸到内壁之外和外壁之内。从平面图上看，V形的脊具有圆环形的带状。从截面图来看，V形的脊具有V字形。V形的脊提供了衬底键合面116，以便与盖114键合。
盖114键合或粘附在衬底键合面116上，衬底键合面116包括树脂衬底112的脊状周边部分115的V形的脊，从而盖114与树脂衬底112配合限定了容纳半导体芯片18的空腔24。空腔还用于减少寄生电容。盖114包括盘状体117和围绕盘状体117周边而环状地延伸的脊状周边部分119。盘状体117通常是平坦的和较薄的。脊状周边部分119向下和向着树脂衬底112成脊状。
脊状周边部分119包括内壁、与内壁相对的外壁以及V形的槽，只要盖114被键合在树脂衬底112上并且内壁面向下。V形的槽被限制在内壁和外壁之间。V形的脊延伸到内壁之外和外壁之内。从底面看，V形的槽具有圆环形的带状。
盖114的V形的槽提供了盖键合面118，其与树脂衬底112的衬底键合面116对准并接合。盖键合面118具有与上述衬底键合面116的中心区域所夹的角度基本相同的夹角，从而盖键合面118与衬底键合面116紧密地接触和接合。如已经很好地说明的那样，盖键合面118可以在宽度上比衬底键合面116略窄。衬底键合面116具有内部延伸区，其从盖键合面118的内周向内和向下进一步延伸。
上述封装110提供了如下优点。
厚度减小的中空部分113用于形成容纳半导体芯片18的空腔24，而树脂衬底112和盖114相对减小了高度或厚度，这样封装的总高度或厚度就减小了。
安装有厚度减小的半导体芯片18的中空部分113的上表面要比树脂衬底112的脊状周边部分115的顶部低。该结构特征可有利地防止焊剂进入空腔24的不良情况。也就是，脊状周边部分115用作围绕着安装了半导体芯片18的厚度减小的中空部分113的焊剂阻挡壁。脊状周边部分115的焊剂阻挡壁可有效地防止焊剂进入空腔24。这就会使得封装的半导体器件的电气特性和性能没有缺陷。
上述结构特征还可以有利地允许厚度减小的中空部分113的厚度有效地减少，从而厚度减小的中空部分113的上表面与底表面之间的距离减小，从而允许用于从厚度减小的中空部分113的上表面延伸到树脂衬底112底部周边的多条引线14的长度减小。多条引线14长度的减小也减小了其电感。多条引线14电感的减小使得易于抑制高频半导体器件的不想要的高频损耗。
上述结构特征还可以进一步使盖114高度的有效减小，同时还能保证容纳半导体芯片18的空腔24有足够的空间。这允许减小封装的总高度。
此外，盖键合面118和衬底键合面116彼此紧密接合，盖键合面118以及衬底键合面116包括V形脊和V形槽，用于产生使盖114与树脂衬底112利用盖114的自身重量而自对准的自对准功能。该自对准功能允许通过使用自动装配机而没有任何过高的处理精度来实现自动装配工艺。上述自对准功能使得封装110的外部尺寸无缺陷。封装110的外部尺寸无缺陷使得金属焊丝避免了不想要的断开。上述自对准功能还使批量生产成为可能，并提高了成品的产出率。
尽管结合几个优选实施例对本发明进行了说明，应当理解这些优选实施例仅是起到说明本发明的目的，因而并不是限制性的。在参照上面对本发明的说明之后，本领域的技术人员可以对本发明所公开的实施例使用各种等效的材料和技术进行大量的修改和替代。所有这些修改和替代都在所附权利要求所涵盖的范围内。

Claims (30)

1.一种封装，包括：
衬底，它具有脊状周边部分和由所述脊状周边部分限定的中心部分，并且所述中心部分的上表面低于所述脊状周边部分的顶部；
安装在所述中心部分所述上表面上的半导体芯片；
与所述半导体芯片电连接的多个引线，并且所述多个引线从所述中心部分穿过所述衬底到外部；和
限定了容纳所述半导体芯片的空腔空间的盖，并且所述盖具有与所述脊状周边部分的衬底键合面键合的盖键合面，所述盖键合面和所述衬底键合面比所述中心部分的所述上表面高。
2.如权利要求1所述的封装，其特征在于所述盖键合面和所述衬底键合面彼此接合。
3.如权利要求2所述的封装，其特征在于所述盖键合面和所述衬底键合面的每一个包括至少一非水平面。
4.如权利要求3所述的封装，其特征在于所述盖键合面以及所述衬底键合面的每一个包括环状地延伸的向内倾斜的平面。
5.如权利要求3所述的封装，其特征在于所述盖键合面以及所述衬底键合面的每一个包括斜面表面与环状地延伸的水平和平坦表面的组合。
6.如权利要求3所述的封装，其特征在于所述盖键合面以及所述衬底键合面的每一个包括环状地延伸的向外倾斜的平面表面。
7.如权利要求3所述的封装，其特征在于所述盖键合面和所述衬底键合面中的第一个包括至少一环状地延伸的凸状嵌入部分，而其中的第二个包括环状地延伸并与所述凸状嵌入部分吻合的凹腔部分。
8.如权利要求7所述的封装，其特征在于所述凸状嵌入部分包括环状地延伸的圆形的脊，而所述空腔包括环状地延伸并与所述圆形的脊接合的圆形的槽。
9.如权利要求8所述的封装，其特征在于所述盖键合面包括圆形的脊，所述衬底键合面包括所述圆形的槽。
10.如权利要求8所述的封装，其特征在于所述盖键合面包括所述圆形的槽，所述衬底键合面包括所述圆形的脊。
11.如权利要求7所述的封装，其特征在于所述凸状嵌入部分包括环状地延伸的锥形的脊，而所述空腔包括环状地延伸并与所述锥形的脊接合的圆形的槽。
12.如权利要求11所述的封装，其特征在于所述盖键合面包括所述锥形的脊，所述衬底键合面包括所述锥形的槽。
13.如权利要求11所述的封装，其特征在于所述盖键合面包括锥形的槽，而所述衬底键合面包括所述锥形的脊。
14.如权利要求11所述的封装，其特征在于所述锥形的脊包括V形脊，而所述锥形的槽包括V形的槽。
15.如权利要求11所述的封装，其特征在于所述锥形的脊包括梯形脊，而所述锥形的槽包括梯形的槽。
16.如权利要求1所述的封装，其特征在于所述多条引线从所述中央部分的所述上表面斜伸向所述衬底的底部周边。
17.如权利要求1所述的封装，其特征在于所述盖包含平坦的体和具有所述盖键合面的周边部分。
18.一种封装，包括：
衬底，它具有周边部分和由所述周边部分限定的中空部分，并且所述中空部分的上表面低于所述周边部分的顶部；
安装在所述中空部分的所述上表面上的半导体芯片；
与所述半导体芯片电连接的多个引线，并且所述多个引线从所述中空部分穿过所述衬底并从所述中空部分的所述上表面斜伸至所述衬底的底部周边；以及
限定了容纳所述半导体芯片的空腔空间的盖，并且所述盖包含平坦的体和周边部分，所述周边部分具有与所述衬底键合面键合的盖键合面，所述盖键合面和所述衬底键合面比所述中空部分的所述上表面高，所述盖键合面和所述衬底键合面彼此接合，并且所述盖键合面和所述衬底键合面包括至少一个非水平的面。
19.如权利要求18所述的封装，其特征在于所述盖键合面和所述衬底键合面每一个包括环状地延伸的向内倾斜的平面表面。
20.如权利要求18所述的封装，其特征在于所述盖键合面以及所述衬底键合面的每一个包括斜面表面与环状地延伸的水平和平坦表面的组合。
21.如权利要求18所述的封装，其特征在于所述盖键合面以及所述衬底键合面的每一个包括环状地延伸的向外倾斜的平面表面。
22.如权利要求18所述的封装，其特征在于所述盖键合面和所述衬底键合面中的第一个包括至少一环状地延伸的凸状嵌入部分，而其中的第二个包括环状地延伸并与上述凸状嵌入部分接合的凹腔部分。
23.如权利要求22所述的封装，其特征在于所述凸状嵌入部分包括环状地延伸的圆形的脊，而所述空腔包括环状地延伸并与所述圆形的脊接合的圆形的槽。
24.如权利要求23所述的封装，其特征在于所述盖键合面包括所述圆形的脊，而所述衬底键合面包括所述圆形的槽。
25.如权利要求23所述的封装，其特征在于所述盖键合面包括所述圆形的槽，所述衬底键合面包括所述圆形的脊。
26.如权利要求22所述的封装，其特征在于所述凸状嵌入部分包括环状地延伸的锥形的脊，而所述空腔包括环状地延伸并与所述锥形的脊接合的圆形的槽。
27.如权利要求26所述的封装，其特征在于所述盖键合面包括所述锥形的脊，而所述衬底键合面包括所述锥形的槽。
28.如权利要求26所述的封装，其特征在于所述盖键合面包括所述锥形的槽，所述衬底键合面包括所述锥形的脊。
29.如权利要求26所述的封装，其特征在于所述锥形的脊包括V形的脊，而所述锥形的槽包括V形的槽。
30.如权利要求26所述的封装，其特征在于所述锥形的脊包括梯形的脊，所述锥形的槽包括梯形的槽。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017059814A (ja) * 2015-09-16 2017-03-23 京セラ株式会社 電子部品収納用パッケージおよび電子装置
CN107112286A (zh) * 2014-11-26 2017-08-29 京瓷株式会社 电子部件收纳用封装件、批量生产型布线基板以及电子部件收纳用封装件的制造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936919B2 (en) * 2002-08-21 2005-08-30 Texas Instruments Incorporated Heatsink-substrate-spacer structure for an integrated-circuit package
US7646092B2 (en) * 2005-12-06 2010-01-12 Yamaha Corporation Semiconductor device and manufacturing method thereof
TWI286040B (en) * 2006-01-24 2007-08-21 Lingsen Precision Ind Ltd Package structure of microphone
US20070232107A1 (en) * 2006-04-03 2007-10-04 Denso Corporation Cap attachment structure, semiconductor sensor device and method
WO2008073485A2 (en) * 2006-12-12 2008-06-19 Quantum Leap Packaging, Inc. Plastic electronic component package
US7635914B2 (en) * 2007-05-17 2009-12-22 Texas Instruments Incorporated Multi layer low cost cavity substrate fabrication for pop packages
JP2009081177A (ja) 2007-09-25 2009-04-16 Nec Electronics Corp 電界効果トランジスタ、半導体チップ及び半導体装置
TWI422058B (zh) * 2008-03-04 2014-01-01 Everlight Electronics Co Ltd 發光二極體封裝結構與其製造方法
JP2010232243A (ja) * 2009-03-26 2010-10-14 Renesas Electronics Corp 半導体装置の製造方法
US9653331B2 (en) * 2011-02-16 2017-05-16 Texchem Advanced Products Incorporated Sdn. Bhd. Single and dual stage wafer cushion
TW201312711A (zh) * 2011-07-08 2013-03-16 Great Team Backend Foundry Inc 塑封預模內空封裝之結構改良
US9040352B2 (en) 2012-06-28 2015-05-26 Freescale Semiconductor, Inc. Film-assist molded gel-fill cavity package with overflow reservoir
JP6215577B2 (ja) 2013-05-31 2017-10-18 株式会社ヨコオ 半導体パッケージ容器、半導体装置、電子機器
US20150257300A1 (en) * 2014-03-10 2015-09-10 Kabushiki Kaisha Toshiba Electronic device
JP6208889B2 (ja) 2014-09-19 2017-10-04 京セラ株式会社 電子素子実装用基板および電子装置
JP6256301B2 (ja) * 2014-10-31 2018-01-10 株式会社デンソー 電子回路部品
JP5997327B2 (ja) * 2015-07-23 2016-09-28 京セラ株式会社 弾性波装置および回路基板
US9721859B2 (en) * 2015-09-01 2017-08-01 Texas Instruments Incorporated Semi-hermetic semiconductor package
US9793237B2 (en) 2015-10-19 2017-10-17 Qorvo Us, Inc. Hollow-cavity flip-chip package with reinforced interconnects and process for making the same
JP6477421B2 (ja) 2015-10-29 2019-03-06 三菱電機株式会社 半導体装置
US11094661B2 (en) * 2015-11-16 2021-08-17 Kabushiki Kaisha Toyota Chuo Kenkyusho Bonded structure and method of manufacturing the same
US9799637B2 (en) * 2016-02-12 2017-10-24 Qorvo Us, Inc. Semiconductor package with lid having lid conductive structure
JP2017147280A (ja) * 2016-02-15 2017-08-24 株式会社デンソー 電子回路部品
JP6787180B2 (ja) * 2017-02-28 2020-11-18 三菱電機株式会社 半導体装置およびその製造方法
JP6853084B2 (ja) * 2017-03-23 2021-03-31 セイコーインスツル株式会社 パッケージおよび赤外線センサ
JP2020064929A (ja) * 2018-10-16 2020-04-23 愛三工業株式会社 収容部材
NL2022669B1 (en) 2019-03-01 2020-09-15 Ampleon Netherlands Bv Packaged electronic device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4470507A (en) * 1980-03-24 1984-09-11 National Semiconductor Corporation Assembly tape for hermetic tape packaging semiconductor devices
JPS56144561A (en) * 1980-04-11 1981-11-10 Hitachi Ltd Semiconductor device
JPS6066837A (ja) * 1983-09-24 1985-04-17 Nec Corp 半導体装置
JPS6297355A (ja) * 1985-10-23 1987-05-06 Toshiba Corp 気密封止型半導体装置
JP2600689B2 (ja) 1987-07-06 1997-04-16 ソニー株式会社 半導体装置用中空パッケージ
JP3127584B2 (ja) 1992-06-23 2001-01-29 ソニー株式会社 樹脂製中空パッケージを用いた半導体装置
JPH0714936A (ja) * 1993-06-22 1995-01-17 Fujitsu Ltd 半導体装置用容器
US5686698A (en) * 1994-06-30 1997-11-11 Motorola, Inc. Package for electrical components having a molded structure with a port extending into the molded structure
US5943558A (en) * 1996-09-23 1999-08-24 Communications Technology, Inc. Method of making an assembly package having an air tight cavity and a product made by the method
JP2933036B2 (ja) * 1996-11-29 1999-08-09 日本電気株式会社 中空パッケージ
US5949655A (en) * 1997-09-09 1999-09-07 Amkor Technology, Inc. Mounting having an aperture cover with adhesive locking feature for flip chip optical integrated circuit device
US6164454A (en) * 1997-11-14 2000-12-26 Lucent Technologies Inc. Apparatus and method for storing semiconductor objects
KR100262812B1 (ko) * 1998-11-10 2000-08-01 이영철 에어캐비티를 가지는 플라스틱 패키지 베이스 및 그 제조방법
US6068130A (en) * 1999-02-05 2000-05-30 Lucent Technologies Inc. Device and method for protecting electronic component
JP2001077277A (ja) * 1999-09-03 2001-03-23 Sony Corp 半導体パッケージおよび半導体パッケージ製造方法
JP3430204B2 (ja) 1999-10-27 2003-07-28 エヌ・アール・エス・テクノロジー株式会社 中空モールドパッケージ装置
US6483030B1 (en) * 1999-12-08 2002-11-19 Amkor Technology, Inc. Snap lid image sensor package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112286A (zh) * 2014-11-26 2017-08-29 京瓷株式会社 电子部件收纳用封装件、批量生产型布线基板以及电子部件收纳用封装件的制造方法
CN107112286B (zh) * 2014-11-26 2019-09-03 京瓷株式会社 电子部件收纳用封装件、批量生产型布线基板以及电子部件收纳用封装件的制造方法
JP2017059814A (ja) * 2015-09-16 2017-03-23 京セラ株式会社 電子部品収納用パッケージおよび電子装置

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US20030209465A1 (en) 2003-11-13
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