CN1315784A - 高速数字信号驱动电路 - Google Patents

Abstract

本发明涉及一种用于数据通信系统的高速数字信号驱动电路,其包括：含有前级CMOS反相器和末级CMOS反相器的主驱动单元,含有第一、第二级CMOS反相器及所述主驱动单元的前级CMOS反相器的前馈和正反馈单元。其时延小、电流增益大,适合于0.5u,0.35u,0.25u及0.18u工艺的集成电路制造,可广泛适用于高频(高于400M)同步通信系统。

Description

高速数字信号驱动电路

本发明属于集成电路技术领域，特别是一种用于数据通信系统的高速数字信号驱动电路。

在数字及数模混合电路的设计中，对数字信号的输出功率一般有较高要求，这主要由以下两点决定的：(1)数字信号输出管脚在封装及PCB布线中引入的寄生电容；(2)数字信号的有限负载。寄生电容会引入时延的增加及高频信号的衰减，有限负载则要求有一定的输出功率及较小的输出阻抗。

图1所示的数字信号，其对输出电流的要求计算如下：假定寄生电容为5pF，数字信号在从10％到90％幅度的上升沿中，电压幅度变化为3.3*0.8=2.64V，则对输出电流的最小要求为： $\mathrm{\ΔI}=\frac{C*\mathrm{\ΔV}}{\mathrm{\Δt}}=\frac{5.0*2.64}{2.0}*{10}^{-3}=13\mathrm{mA}$

由于数字信号在集成电路内部的输出电流一般为10---20uA，这就要求电流的增益为1000倍左右，即60DB。

数字电路由于受扇入和扇出的影响，为保证时延的准确性，每一级的电流增益大约在5-8倍之间，即需要5--6级增益才能达到所需要的电流值。现有技术的一种驱动电路如图2所示。该电路由5或6级CMOS反相器构成。由于电路系统对时钟的延迟是逐级进行的，设定每一级的延迟为一个常数值，则短延迟信号要利用尽可能少的驱动级。类似图2的驱动电路，由于驱动级的增加，时延相应增大，对同步信号而言，意味着较大的误码率，这对于高速的数据通信，是不允许存在的。

本发明目的在于为数据通讯系统，提供一种时延小、电流增益大的高速数字信号驱动电路。

本发明是基于现有数字信号驱动电路的一种改进型电路。它包括CMOS反相器，其特征在于还包括：

主驱动单元，该单元含：前级CMOS反相器和末级CMOS反相器，所述的前级CMOS反相器的输入端、输出端分别连接数字输入信号和末级CMOS反相器的输入端。

前馈和正反馈单元，该单元含：第一、第二级CMOS反相器以及所述主驱动单元的前级CMOS反相器，所述第一级CMOS反相器的输入端、输出端分别连接数字输入信号和第二级CMOS反相器的输入端，第二级CMOS反相器的输出端连接所述前级CMOS反相器的负载管的栅极，第二级CMOS反相器的负载管的栅极连接所述前级CMOS反相器的输出端。输入该电路的数字信号，通过主驱动单元的主通道、前馈与正反馈单元的前馈和正反馈通道，快速转换为高速数据通信系统所需要的数字驱动信号。

由于电路系统对时钟的延迟是逐级进行的，设定每一级的延迟为一个常数值，则低延迟信号要采用尽可能少的驱动级。本发明根据集成电路设计中高频领域的前馈技术，引入了两条信号通道，即缩短时延的二级驱动主通道和提供大电流增益的前馈和正反馈通道。电路的高频噪声小，适合于0.5um,0.35um,0.25mu及0.18um工艺的集成电路制造。

在电路设计中，根据数字电路MOS晶体管的模型，对每一个驱动电路中存在的节点进行分析，找出了电路中存在的瓶颈，主瓶颈的计算如下文所述。由于采用了前馈及正反馈技术，现有电路中存在的4个主瓶颈被减少为1个，从而有效的降低了时延，使该驱动电路可以应用于高频(高于400MHz，对于0.18um工艺)同步通信系统中。由于此电路的电流驱动能力在1～10mA级，适合于在PCB板间的高速驱动。

数字电路的驱动能力可以表示为输出对输入的跟随能力，即在尽可能短的时间内，输出要跟随输入的变化而变化，这就要求电路中的晶体管要在尽可能短的时间内达到其所要求的工作状态，根据数字系统设计的原理，本电路中引入了正反馈，不仅降低了时延，而且使其对数字信号的功率增益达60DB左右。

对本发明的驱动电路进行暂态仿真，输入信号为200MHz脉冲，输出端加入1.0Kohm的电阻负载，电路的响应如图3所示。

在图3所示电路响应中，输出与输入间仅存在2ns的时延，但其驱动能力已经提高了近60DB，输入信号的电流为10uA，输出信号的电流为3.3mA。如果增加输入信号的功率，输出的时延亦会相应减少(负载不变)。在电路中，输出的电流最大可以到10mA，此时时延会有近4ns。

本发明的附图说明如下：

图1为50M数字信号的输出波形图；

图2为现有技术的一种数字信号驱动电路的电路图；

图3为本发明的高速数字信号驱动电路的响应简图；

图4为本发明的高速数字信号驱动电路的典型实施例电路简图。

图1、2、3的说明如上文已述。以下对图4所示高速数字信号驱动电路进一步描述。

图4中，NMOS晶体管M6和PMOS晶体管M2构成主驱动单元的前级CMOS反相器，NMOS晶体管M8和PMOS晶体管M4构成主驱动单元的末级CMOS反相器，前级CMOS反相器的输出端连接末级CMOS反相器的输入端。NMOS晶体管M5和PMOS晶体管M1构成前馈和正反馈单元的第一级CMOS反相器，NMOS晶体管M7和PMOS晶体管M3构成前馈和正反馈单元的第二级CMOS反相器，其中，第二级CMOS反相器的输出端连接所述前级CMOS反相器的负载管M2的栅极，第二级CMOS反相器的负载管M3的栅极连接所述前级CMOS反相器的输出端，第二级CMOS反相器的驱动管M7的栅极连接第一级CMOS反相器的输出端，所述前级CMOS反相器的驱动管M6的栅极、第一级CMOS反相器的输入端均连接输入数字信号Din。

从模拟模型来分析,M1晶体管在输入为0时，由于其VGS-VT＞0.8V，工作于加速饱和区(velocity saturation)，输出电流为：

I_DS(saf)=W*Cox*Vsat*(V_GS-V_T)此电流值在100uA以上。

在节点A，寄生电容以M7晶体管的GATE-SOURCE电容为主，其值为：

CGS=1.5f* 7.0=10.5fF

根据前面的推算结果，节点A可以支持的最高频率为： $F=\frac{1}{10}*\frac{1}{\mathrm{\Δt}}=\frac{1}{10}*\frac{I}{C*\mathrm{\ΔV}}=400\mathrm{MHz}$

在节点B，寄生电容以M2晶体管的GATE-SOURCR为主，其大小如M7，但注入电流为M3提供，电流值为1.0mA左右，可以支持的频率为F_T，不会构成系统通道的瓶颈。

在图4电路中，形式上好象采用了四级结构，但是由于正反馈及前馈技术的采用，实际上存在两条信号通道。

通道1：Din----节点C-----Dout；

通道2：Din----节点-----节点B----节点C-----Dout。

通道1为信号的主通道，由于采用两级结构电路，时延较小。通道2为提供前馈和正反馈的通道，其作用为减少内部反应时间，提高系统的快速驱动能力。

当节点Din从低变高时，节点C将变低，而使Dout将变高；同时，节点A从高变低，由于节点C已经由主通道将其变低了一部分，从而使M7晶体管转变为高阻负载时，节点B的注入电流也在增加，导致节点B电压迅速升高而关断晶体管M2，因此节点C的电压将进一步被拉低，输出电流迅速增大。

上述电路适合于0.5um,0.35um,0.25um及0.18um工艺。特别适用于在数字电路的输出端口使用。

本发明主驱动单元的末级CMOS反相器的MOS晶体管沟道宽长比值W/L为所述第一级CMOS反相器的MOS晶体管沟道宽长比值的50～150倍。

在图4所示典型实施例中，主驱动单元的末级CMOS反相器的MOS晶体管沟道宽长比值W/L为其第一级CMOS反相器的MOS晶体管沟道宽长比值的100倍。在1-4mA电流的驱动能力及0.35um工艺下，主驱动单元的末级CMOS反相器的MOS晶体管沟道长度为0.35um，宽度为70um，其宽长比值W/L=70/0.35。

通过调整器件的尺寸，很容易达到1-10mA电流的驱动能力，在相应工艺的支持下，工作频率很容易达到400MHz及更高。工作于400MHz时，上升沿为2ns，下降沿为2ns，高低电平保持时间分别为8ns，可以作为高速高精度的同步时钟驱动电路使用。

Claims (4)

1、一种高速数字信号驱动电路，包括CMOS反相器，其特征在于还包括：

主驱动单元，该单元含：前级CMOS反相器和末级CMOS反相器，所述的前级CMOS反相器的输入端、输出端分别连接数字输入信号和末级CMOS反相器的输入端；

前馈和正反馈单元，该单元含：第一、第二级CMOS反相器以及所述主驱动单元的前级CMOS反相器，所述第一级CMOS反相器的输入端、输出端分别连接数字输入信号和第二级CMOS反相器的输入端，第二级CMOS反相器的输出端连接所述前级CMOS反相器的负载管的栅极，第二级CMOS反相器的负载管的栅极连接所述前级CMOS反相器的输出端。

2、根据权利要求1所述的高速数字信号驱动电路，其特征在于：所述的主驱动单元的末级CMOS反相器的MOS晶体管沟道宽长比值W/L为所述第一级CMOS反相器的MOS晶体管沟道宽长比值的50～150倍。

3、根据权利要求2所述的高速数字信号驱动电路，其特征在于：所述的主驱动单元的末级CMOS反相器的MOS晶体管沟道宽长比值W/L为所述第一级CMOS反相器的MOS晶体管沟道宽长比值的100倍。

4、根据权利要求3所述的高速数字信号驱动电路，其特征在于：在0.35um工艺时，所述主驱动单元的末级CMOS反相器的MOS晶体管沟道宽长比值W/L为70/0.35。

Images