CN1240052A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN1240052A
CN1240052A CN97180533A CN97180533A CN1240052A CN 1240052 A CN1240052 A CN 1240052A CN 97180533 A CN97180533 A CN 97180533A CN 97180533 A CN97180533 A CN 97180533A CN 1240052 A CN1240052 A CN 1240052A
Authority
CN
China
Prior art keywords
aluminium
semiconductor device
mentioned
manufacture method
alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97180533A
Other languages
English (en)
Other versions
CN1121711C (zh
Inventor
久野丰彦
喜多村谦一
田中健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Corp
Original Assignee
Asahi Kasei Kogyo KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei Kogyo KK filed Critical Asahi Kasei Kogyo KK
Publication of CN1240052A publication Critical patent/CN1240052A/zh
Application granted granted Critical
Publication of CN1121711C publication Critical patent/CN1121711C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Die Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

一种半导体装置的制造方法，具有在300℃以下溅射铝材料(铝或者以铝为主要成分的合金)的低温溅射工序和在300℃以上溅射的高温溅射工序，从低温溅射工序得到的膜厚度(A)比从高温溅射工序得到的膜厚度(B)大，并且，设置成在高温溅射时的淀积速度在不损坏对位精度测定标记的形状的速度下，最好在200nm/分以下形成铝材料布线的方法。

Description

半导体装置的制造方法
本发明涉及半导体装置的制造方法，尤其涉及铝或以铝为主要成分的合金(以下，称为「铝材料」)的布线的形成方法。
一般，作为半导体装置布线的形成方法，使用在30℃以下淀积铝材料的溅射(低温溅射)法。近年来，随着半导体装置微细化的进展，如果在布线连接孔内不充分填充铝材料就有可能发生断线的故障。
作为解决这种问题的方法，已知有在保持半导体装置于室温下用溅射淀积铝材料后，接着加热到500℃以上的回流法，和在400℃以上保持半导体装置用溅射淀积铝材料的高温溅射法，可以在微细的布线连接孔和布线槽中填充铝材料。
在以往的回流法和高温溅射法中，各自存在问题。首先，回流法，在100℃以下淀积为了填充布线连接孔或者布线槽所需要的铝材料后，在停止淀积的状态下加热至500℃以上，通过在半导体装置上停止淀积的状态下加热到500℃，用再融化使淀积在半导体装置上的铝材料移动从而充填布线连接孔或者布线槽。但是，此方法，当在下层埋设了由铝材料构成的布线的情况下，有发生采用500℃以上的加热导致该布线塑性变形故障的危险性。
另一方面，高温溅射法是在预先通过在100℃以下的溅射(低温溅射)淀积铝材料形成低温溅射层后，接着在400℃以上通过溅射(高温溅射)淀积铝材料从而充填布线连接孔或者布线槽。但是，为了在400℃以上进行溅射时填充布线连接孔，高温溅射的膜厚度(B)比低温溅射的膜厚度(A)大。
可是，在上述条件下，存在由于高温溅射时的热处理引起对位精度测定标记的形状毁坏的情况。
所谓对位精度测定标记是用于测定在各光刻工序中使用的参数的对位精度的标记(形状)，在用铝材料形成布线之际，在形成布线连接孔(或者布线槽)时，同时也对精度测定标记淀积铝材料。这时，因为在上述情况下由高温溅射的热处理导致形状毁坏，所以产生不能正确掌握对位精度的问题。
反之，在A＞B中，由于高温溅射时的热处理不充分产生微细的布线连接孔不能完全填充的空隙，因而还存在可靠性的问题。
另外，即使在通过设置标记将连接孔的深度设置得浅的情况下，在将连接孔设置成2段重叠的叠加构造等中，也存在容易产生凹陷的问题，如果采用不产生这种凹陷的高温条件或者进行高温溅射，则和上述情况相同，对位精度测定标记的形状毁坏，不能正确掌握对位精度。
本发明的目的在于，提供一种涉及高温溅射的半导体装置的制造方法，其可以在不破坏对位精度测定标记形状的情况下用铝材料填充微细的布线连接孔或者布线槽。
本发明者们为了解决上述的问题找到了高温溅射的最适宜的条件实现了本发明。
即，是具有以下特征的半导体装置的制造方法：在使用溅射淀积铝或者以铝为主要成分的合金(铝材料)填充布线连接孔的半导体装置的制造方法中，具有，首先，在300℃以下淀积铝或者以铝为主要成分的合金的工序，和接着在300℃以上淀积铝或者以铝作为主要成分的合金的工序，在上述300℃以下淀积的铝或者以铝为主要成分的合金的膜厚度A，和在上述300℃以上淀积的铝或者以铝作为主要成分的合金的膜厚度B的关系是A＞B，将在上述300℃以上淀积的铝或者以铝作为主要成分的合金的淀积速度设置成不破坏对位精度测定标记形状的速度，最好设置在200nm/分以下。
在此，在上述300℃以上淀积的铝或者以铝作为主要成分的合金的淀积速度最好是在200nm/分以下。
进而，上述淀积速度最好在40nm/分以上200nm/分以下。
可以在从室温到100℃温度下进行上述低温溅射。
可以在300℃以上500℃以下的温度下进行上述高温溅射。
也可以在350℃以上400℃以下的温度下进行上述高温溅射。
上述铝材料可以是铝。
上述铝材料也可以是铝合金。
上述铝合金可以是铝硅1.0重量％-铜0.5重量％。
可以在形成基底层后形成铝材料层。
上述基底层可以从钛膜、氮化钛膜、钛钨合金膜、氮化钨膜中选择。
上述基底层可以由钛膜、氮化钛膜以及钛膜的叠层体组成。
可以在上述布线连接孔的一部分上埋设钨。
图1是根据本发明的制造方法展示形成铝材料前的状态的半导体装置的断面图。
图2是根据本发明的制造方法展示形成了铝材料的半导体装置的布线连接孔和对位精度测定标记的断面构造的断面图。
图3是根据本发明的制造方法展示形成了铝材料的半导体装置的布线连接孔和对位精度测定标记的断面构造的断面图。
以下，详细说明本发明的半导体装置的制造方法。
在本发明中，由首先在300℃以下淀积铝材料(铝或者以铝为主要成分的合金)的工序(低温溅射)，和接着在300℃以上淀积铝材料的工序(高温溅射)组成，低温溅射在从室温到300℃以下进行，最好在从室温到100℃的温度范围进行。高温溅射在300℃以上500℃以下进行，最好在350℃以上400℃以下的温度范围进行。
低温溅射、高温溅射都可以使用通常所使用的DC溅射等，但并不限定于特定的溅射方式。另外，在溅射铝材料之前事先形成基底层也没关系。
作为基底层，可以使用钛(Ti)、氮化钛(TiN)、钛钨合金(TiW)、氮化钨(WN)等。
作为铝材料使用的铝合金可以使用通常被用于布线的铝合金，但并没有特定限定。作为这样的铝合金，例如，也可以使用将通常的铝硅铜合金的硅置换为锗或者锡的合金(Al-Ge-Cu，Al-Sn-Cu)，或者消除硅的合金(Al-Cu)。
本发明的低温溅射的膜厚度A和高温溅射的膜厚度B的关系是A＞B，这意味着如果低温溅射和高温溅射的淀积速度相等，则低温溅射的时间比高温溅射的时间还长，可以实现使高温溅射的热处理影响小的加工。总之，意味着高温溅射时不损害对位精度测定标记的形状。
但是，在A＞B的条件下高温溅射的热处理不充分，有时会因布线连接孔未被完全填充而产生空隙的情况。
在此，在A＞B的条件下，通过将高温溅射的淀积速度从为了提高生产性的高速淀积速度降低到不损坏对位精度测定标记的形状的淀积速度，就可以实现作为本发明目的的布线连接孔的完整填充，和维持对位精度测定标记的形状。
总之，在高温溅射时通过将淀积速度降低到不损坏对位精度测定标记形状的淀积速度，最好在200nm/分以下，由于作为被溅射材料的铝材料被缓缓地淀积，布线连接孔也被缓缓填充，因此成为没有空隙的完全填充。另外，由于不产生凹陷等，因此可以得到平坦的淀积膜。淀积速度最好在40nm/分以上，100nm/分以下的范围内。
以下，用实施例进一步详细说明本发明。
(实施例1)
在图1中展示本实施例的半导体装置的制造方法。对于具有布线连接孔以及对位精度测定标记的绝缘膜10a，和作为被埋设的主要成分由铝硅1.0重量％-铜0.5重量％构成的布线10b的半导体装置，最初形成基底层。即，在保持50℃的状态下用DC溅射淀积膜厚度30nm的钛膜11，接着通过使用氮气和氩气的反应性DC溅射淀积膜厚度50nm的氮化钛膜12，进而通过DC溅射淀积膜厚度30nm的钛膜13。将以上的状态用作形成铝材料之前的标准样品(图1)。
在该标准样品中，首先，作为追加基底层，在保持于50℃的状态下用DC溅射淀积膜厚度30nm的钛膜13。
接着，作为低温溅射用DC溅射淀积由铝硅1.0重量％-铜0.5重量％组成的膜厚度260nm的铝合金14。对于这时的淀积条件，作为加工用气体使用氩气，该加工用气体的压力控制在3mTorr，淀积温度控制在100℃，淀积速度控制在1μm/分。
下面，作为高温溅射，使用DC溅射淀积由铝硅1.0重量％-铜0.5重量％组成的膜厚度240nm的铝合金15。对于此时的淀积条件，作为加工用气体使用氩气，该加工气体的压力控制在3mTorr，淀积温度控制在400℃，淀积速度控制在75nm/分。
最后，在保持于50℃的半导体装置上用DC溅射淀积膜厚度30nm的钛膜16，接着通过使用了氮气和氩气的反应性DC溅射淀积膜厚度30nm的氮化钛膜17，由此就可以得到具有所希望的埋设布线连接孔的半导体装置(图2)。
下面说明具有该埋设布线连接孔的半导体装置的评价方法。在半导体装置上涂布正型抗蚀剂18，按照常规方法进行感光以及显影处理，制成布线抗蚀剂图案。该抗蚀剂图案中的对位精度测定标记和在半导体装置上形成的对位精度测定标记的相对二维坐标精度的光学测定结果，在任意的xy方向上的误差是±0.18μm。另外，用光束诱生电流测定(OBIC)法观测半导体装置的布线连接孔的结果，确认在布线连接孔内没有空隙。因而，布线连接孔在被完全填充的可靠性高的状态下，对位误差也减小。
(实施例2)
下面展示另一实施例。和实施例1一样，在标准样品(图1)上，首先，作为追加基底层，在保持于50℃的状态下用DC溅射淀积膜厚度30nm的钛膜13。
接着，作为低温溅射用DC溅射淀积由铝硅1.0重量％-铜0.5％重量组成的膜厚度400nm的铝合金14。关于这时的淀积条件是，作为加工用气体具备氩气，该加工用气体的压力控制在3mTorr，淀积温度控制在100℃，淀积速度控制在1μm/分。
下面，作为高温溅射，使用DC溅射淀积由铝硅1.0重量％-铜0.5重量％组成的膜厚度100nm的铝合金15。对于此时的淀积条件，作为加工用气体使用氩气，该加工气体的压力控制在3mTorr，淀积温度控制在300℃，淀积速度控制在25nm/分。
最后，在保持于50℃的半导体装置上用DC溅射淀积膜厚度30nm的钛膜16，接着通过使用氮气和氩气的反应性DC溅射淀积膜厚度30nm的氮化钛膜17，由此就可以得到具有所希望的埋设布线连接孔的半导体装置(图2)。
下面说明具有该埋设布线连接孔的半导体装置的评价方法。和实施例1一样在半导体装置上涂布正型抗蚀剂18，用常规方法进行感光以及显影处理，制成布线抗蚀剂图案。位于该抗蚀剂图案中的对位精度测定标记和形成在半导体装置中的对位精度测定标记的相对二维坐标精度的光学测定结果，在任意的xy方向的对位误差是±0.15μm。另外，用光束诱生电流测定(OBIC)法观测半导体装置的布线连接孔的结果，确认在布线连接孔内没有空隙。由此，在布线连接孔被完全填充的可靠性高的状态下，对位误差也很小。
(实施例3)
下面展示另一实施例。首先在标准样品(图1)上，用CVD法淀积膜厚度600nm的钨膜，通过整个面回刻该膜得到钨栓19。接着，作为追加基底层，在保持于50℃的状态下用DC溅射淀积膜厚度30nm的钛膜13。
接着，作为低温溅射用DC溅射淀积由铝硅1.0重量％-铜0.5重量％组成的膜厚度450nm的铝合金14。关于铝合金的淀积条件，作为加工气体使用氩气，该加工用气体的压力控制在3mTorr，淀积温度控制在100℃，淀积速度控制在1μm/分。
接着，作为高温溅射用DC溅射淀积由铝硅1.0重量％-铜0.5重量％组成的膜厚度50nm的铝合金15。关于这时的淀积条件，作为加工气体使用氩气，该加工用气体的压力控制在3mTorr，淀积温度控制在300℃，淀积速度控制在25nm/分。
最后，在保持于50℃的半导体装置上用DC溅射淀积膜厚度30nm的氮化钛膜16，接着通过使用氮气和氩气的反应性DC溅射淀积膜厚度30nm的氮化钛膜17，由此就可以得到具有所希望的埋设布线连接孔的半导体装置(图3)。
下面说明具有该埋设布线连接孔的半导体装置的评价方法。和实施例1一样在半导体装置上涂布正型抗蚀剂18，用常规方法进行感光以及显影处理，制成布线抗蚀剂图案。位于该抗蚀剂图案中的对位精度测定标记和形成在半导体装置中的对位精度测定标记的相对二维坐标精度的光学测定结果，在任意的xy方向的对位误差是±0.10μm。另外，用光束诱生电流测定(OBIC)法观测半导体装置的布线连接孔的结果，确认在布线连接孔内没有空隙。由此，在布线连接孔被完全填充的可靠性高的状态下，对位误差也很小。
另外，用原子间力显微镜(AFM)进行表面观察的结果，确认表面平坦。
(比较例1)
比较例1是预先在300℃以下低温溅射淀积的膜厚度A，和接着在300℃以上高温溅射淀积的膜厚度B为A＜B的情况下的例子。
和实施例1以及2同样，在标准样品上，首先，作为低温溅射用DC溅射淀积由铝硅1.0重量％-铜0.5重量％组成的膜厚度200nm的铝合金14。关于此时的淀积条件，作为加工用气体使用氩气，该加工用气体的压力控制在3mTorr，淀积温度控制在100℃，淀积速度控制在1μm/分。
接着，作为高温溅射用DC溅射淀积由铝硅1.0重量％-铜0.5重量％组成的膜厚度300nm的铝合金15。关于这时的淀积条件，作为加工用气体使用氩气，该加工用气体的压力控制在3mTorr，淀积温度控制在400℃，淀积速度控制在75nm/分。
最后，在保持于50℃的半导体装置上用DC溅射淀积膜厚度30nm的钛膜16，接着通过使用氮气和氩气的反应性DC溅射淀积膜厚度30nm的氮化钛膜17，由此就可以得到具有所希望的埋设布线连接孔的半导体装置。
下面说明具有该埋设布线连接孔的半导体装置的评价方法。和实施例1以及2一样在半导体装置上涂布正型抗蚀剂18，用常规方法进行感光以及显影处理，制成布线抗蚀剂图案。该抗蚀剂图案中的对位精度测定标记和形成在半导体装置中的对位精度测定标记的相对二维坐标精度的光学测定结果，在任意的xy方向的对位误差是±0.27μm。另外，用光束诱生电流测定(OBIC)法观测半导体装置的布线连接孔的结果，确认在布线连接孔内没有空隙。
通过以上的结果，使用A＜B条件的对位误差比实施例1以及2大。
(比较例2)
比较例2，是在300℃以上高温溅射淀积的淀积速度在200nm/分以上的例子。
和实施例1以及2同样，在标准样品(图1)上，首先，作为低温溅射用DC溅射淀积由铝硅1.0重量％-铜0.5重量％组成的膜厚度260nm的铝合金14。关于此时的淀积条件，作为加工用气体使用氩气，该加工用气体的压力控制在3mTorr，淀积温度控制在100℃，淀积速度控制在1μm/分。
接着，作为高温溅射用DC溅射淀积由铝硅1.0重量％-铜0.5重量％组成的膜厚度240nm的铝合金15。关于这时的淀积条件，作为加工用气体使用氩气，该加工用气体的压力控制在3mTorr，淀积温度控制在400℃，淀积速度控制在400nm/分。
最后，在保持于50℃的半导体装置上用DC溅射淀积膜厚度30nm的钛膜16，接着通过使用氮气和氩气的反应性DC溅射淀积膜厚度30nm的氮化钛膜17，由此就可以得到具有所希望的埋设布线连接孔的半导体装置。
下面说明具有该埋设布线连接孔的半导体装置的评价方法。和实施例1以及2一样在半导体装置上涂布正型抗蚀剂18，用常规方法进行感光以及显影处理，制成布线抗蚀剂图案。该抗蚀剂图案中的对位精度测定标记和已经形成在半导体装置中的对位精度测定标记的相对二维坐标精度的光学测定结果，在任意的xy方向的对位误差是±0.20μm。另外，用光束诱生电流测定(OBIC)法观测半导体装置的布线连接孔的结果，确认在布线连接孔内存在空隙。
通过以上的结果，比较例2因为高温溅射的淀积速度大，所以成为布线连接孔不能完全被填充的可靠性低的状态。
如上所述，本发明低温溅射的膜厚度A和高温溅射的膜厚度B的关系是A＞B，用高温溅射的淀积速度是不损害对位精度测定标记的形状的速度条件，最好在200nm/分以下的条件，就可以在布线连接孔中完全填充铝或者铝合金，可以在维持对位精度测定标记的形状的情况下使误差小。因而，本发明的半导体装置的制造方法，特别有利于各种半导体装置的布线的形成。

Claims (13)

1、一种半导体装置的制造方法，在用溅射淀积铝或者以铝为主要成分的合金从而填充设置有布线连接孔和对位精度测定标记的半导体装置的布线连接孔的半导体装置的制造方法中，其特征在于：具有首先在300℃以下淀积(低温溅射)铝或者以铝为主要成分的合金的工序，和接着在300℃以上淀积(高温溅射)铝或者以铝为主要成分的合金的工序，在上述300℃以下淀积的铝或者以铝为主要成分的合金的膜厚度A，和在上述300℃以上淀积的铝或以铝为主要成分的合金的膜厚度B是A＞B，将在上述300℃以上淀积的铝或以铝为主要成分的合金的淀积速度设置成不损坏上述对位精度测定标记的形状的速度。
2、如权利要求1所述的半导体装置的制造方法，其特征在于：在上述300℃以上淀积的铝或以铝为主要成分的合金的淀积速度在200nm/分以下。
3、如权利要求2所述的半导体装置的制造方法，其特征在于：上述淀积速度在40nm/分以上100nm/分以下。
4、如权利要求1～3的任意项所述的半导体装置的制造方法，其特征在于：在从室温到100℃之间进行上述低温溅射。
5、如权利要求1～4的任意项所述的半导体装置的制造方法，其特征在于：在300℃以上500℃以下的温度进行上述高温溅射。
6、如权利要求5所述的半导体装置的制造方法，其特征在于：在350℃以上400℃以下的温度进行上述高温溅射。
7、如权利要求1～6的任意项所述的半导体装置的制造方法，其特征在于：上述铝材料是铝。
8、如权利要求1～6的任意项所述的半导体装置的制造方法，其特征在于：上述铝材料是铝合金。
9、如权利要求8所述的半导体装置的制造方法，其特征在于：上述铝合金是铝硅1.0重量％-铜0.5重量％。
10、如权利要求1～9的任意项所述的半导体装置的制造方法，其特征在于：在形成基底层后形成铝材料层。
11、如权利要求10所述的半导体装置的制造方法，其特征在于：上述基底层从钛膜、氮化钛膜、钛钨合金膜、氮化钨膜中选择。
12、如权利要求10所述的半导体装置的制造方法，其特征在于：上述基底层由钛膜，氮化钛膜以及钛膜的叠层体组成。
13、如权利要求1至12的任意项所述的半导体装置的制造方法，其特征在于：在上述布线连接孔的一部分上埋设钨。
CN97180533A 1996-12-12 1997-12-12 半导体装置的制造方法 Expired - Fee Related CN1121711C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP33193196 1996-12-12
JP331931/1996 1996-12-12
JP331931/96 1996-12-12

Publications (2)

Publication Number Publication Date
CN1240052A true CN1240052A (zh) 1999-12-29
CN1121711C CN1121711C (zh) 2003-09-17

Family

ID=18249249

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97180533A Expired - Fee Related CN1121711C (zh) 1996-12-12 1997-12-12 半导体装置的制造方法

Country Status (10)

Country Link
US (1) US6162729A (zh)
EP (1) EP0951066B1 (zh)
JP (1) JP4226658B2 (zh)
KR (1) KR100339670B1 (zh)
CN (1) CN1121711C (zh)
AT (1) ATE340411T1 (zh)
AU (1) AU5411498A (zh)
DE (1) DE69736717T2 (zh)
TW (1) TW417178B (zh)
WO (1) WO1998026450A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10032792A1 (de) * 2000-06-28 2002-01-17 Infineon Technologies Ag Verfahren zur Herstellung einer Verdrahtung für Kontaktlöcher
US20060157947A1 (en) * 2003-09-19 2006-07-20 Paulovits Gabor Jr Method of skate board identification
JP2007299947A (ja) * 2006-04-28 2007-11-15 Toshiba Corp 半導体装置の製造方法
CN101673678B (zh) * 2008-09-09 2011-03-16 中芯国际集成电路制造(北京)有限公司 铝层的生长方法及金属-绝缘体-金属板
JP6096013B2 (ja) * 2013-03-15 2017-03-15 旭化成エレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055908A (en) * 1987-07-27 1991-10-08 Texas Instruments Incorporated Semiconductor circuit having metallization with TiW
US4970176A (en) * 1989-09-29 1990-11-13 Motorola, Inc. Multiple step metallization process
US5658828A (en) * 1989-11-30 1997-08-19 Sgs-Thomson Microelectronics, Inc. Method for forming an aluminum contact through an insulating layer
JPH0464222A (ja) * 1990-07-04 1992-02-28 Fujitsu Ltd 半導体装置の製造方法
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5270255A (en) * 1993-01-08 1993-12-14 Chartered Semiconductor Manufacturing Pte, Ltd. Metallization process for good metal step coverage while maintaining useful alignment mark
JP3457348B2 (ja) * 1993-01-15 2003-10-14 株式会社東芝 半導体装置の製造方法
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
US5356836A (en) * 1993-08-19 1994-10-18 Industrial Technology Research Institute Aluminum plug process
KR950015602A (ko) * 1993-11-22 1995-06-17 모리시다 요이치 반도체 장치의 제조방법
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer
TW298674B (zh) * 1995-07-07 1997-02-21 At & T Corp
US5633199A (en) * 1995-11-02 1997-05-27 Motorola Inc. Process for fabricating a metallized interconnect structure in a semiconductor device
US5844318A (en) * 1997-02-18 1998-12-01 Micron Technology, Inc. Aluminum film for semiconductive devices

Also Published As

Publication number Publication date
KR20000069433A (ko) 2000-11-25
CN1121711C (zh) 2003-09-17
US6162729A (en) 2000-12-19
EP0951066A4 (en) 2000-02-23
AU5411498A (en) 1998-07-03
WO1998026450A1 (fr) 1998-06-18
JP4226658B2 (ja) 2009-02-18
EP0951066A1 (en) 1999-10-20
EP0951066B1 (en) 2006-09-20
ATE340411T1 (de) 2006-10-15
TW417178B (en) 2001-01-01
DE69736717T2 (de) 2007-09-13
KR100339670B1 (ko) 2002-06-05
DE69736717D1 (de) 2006-11-02

Similar Documents

Publication Publication Date Title
CN1044649C (zh) 难熔金属覆盖的低阻金属导体线和通路及其制造方法
CN1129957C (zh) 一种用于生产具有双重波纹结构的半导体器件的方法
US20190287807A1 (en) Schemes for Selective Deposition for Patterning Applications
CN1292469C (zh) 半导体器件及其制造方法
CN1121711C (zh) 半导体装置的制造方法
CN1822329A (zh) 半导体装置及其制造方法
CN1755914A (zh) 阻障层及其制造方法
WO1994019826A1 (en) Filling of vias and contacts employing an aluminum-germanium alloy
CN1783454A (zh) 具有钨接触物的半导体装置的制造方法
JPH09510324A (ja) アンダーカットなしに導電線をエッチングする方法
CN1310310C (zh) 包含衬层结构的半导体器件
CN1256760C (zh) 低k技术中的铜通孔
CN1742231A (zh) 由旋涂上的陶瓷薄膜组成的构图层
CN208293083U (zh) 一种基于pvd技术的高速切削刀具
KR100654520B1 (ko) 반도체 배선용 Ｃｕ 합금과 그 제조 방법, 상기 방법으로제조된 Ｃｕ 합금 배선을 포함하는 반도체 장치, 및반도체용 Ｃｕ 합금 배선을 제조하기 위한 스퍼터링 타겟
CN1901156A (zh) 双镶嵌结构的制造方法
CN1865898A (zh) 一种用于阶梯覆盖检查的透射电子显微镜样品制备方法
CN1121717C (zh) 制作半导体器件中多层互连的方法
CN1646721A (zh) 用于形成电子组件外壳的方法和以这种方法密封封装的电子组件
Kiani et al. Wafer‐Scale Fabrication of 2D Nanostructures via Thermomechanical Nanomolding
CN1271704C (zh) 形成金属布线的板及使用该板形成金属布线的方法
JP2007242947A (ja) 半導体配線用バリア膜、半導体用銅配線、同配線の製造方法及び半導体バリア膜形成用スパッタリングターゲット
TW400393B (en) The metalization process of utilizing the sacrifice layer to avoid the damage of the etch stopping layer
CN1448995A (zh) 在具有金属图案的半导体基底形成堆叠式介电层的方法
CN1897267A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030917

Termination date: 20151212

EXPY Termination of patent right or utility model