CN1201404C - 用于衬底触发式静电放电保护的半导体器件 - Google Patents

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Abstract

半导体器件有具有第一导电类型的衬底。衬底有一个也具有第一导电类型的顶部衬底区。第一掺杂区，第二掺杂区和第三掺杂区位于顶部衬底区上，其中第一和第二掺杂区具有与第一导电类型相反的第二导电类型，而第三掺杂区具有第一导电类型，并且其中第三掺杂区位于第一和第二掺杂区之间。掺杂势阱区也在顶部衬底区，具有第二导电类型，具有第二掺杂区和至少第三掺杂区的一部分位于其中。这里也提供了形成这种器件的方法。

Description

用于衬底触发式静电放电保护的半导体器件
技术领域
本发明一般涉及半导体器件，并且特别地，涉及提供衬底触发式静电放电(ESD)或电子过载(EOS)保护的横向双极器件和形成这样的器件的方法。
背景技术
随着半导体器件向更小的几何尺寸发展，芯片级供电电压也按比例下降。然而，系统级供电电压按比例下降的速度比单个芯片级供电电压要慢，需要高电压容许输入和输出压焊点电路(pad)来限制出现加到可能会被高电压信号损坏的集成电路上的半导体器件的最大电压。必须运用特殊的设计技术用于这些高电压容许输入和输出压焊点电路，原因是在一种给定技术中，高电压信号的幅度通常超过最大可容许晶体管各极间的电势，象金属氧化物半导体场效应晶体管(MOSFETs)的漏-源(VDS)，漏-栅(VDG)和栅-源(VGS)。
高电压容许输入和输出压焊点电路也有必须在高电压信号的正常工作范围内不工作的ESD保护电路。在过去，已使用了一种双极器件，象厚场-氧化(TFO)npn器件，因为这样一个双极性器件是一个好的保护不受静电放电破坏的耗散部件，而且由于TFO开始导通电流的电压在所加信号的正常工作范围以上，但低于会对内部电路造成损害的那个电势。已有技术的图1是一个部分方框图，一个TFOnpn器件的部分方框图。在图1中，TFOnpn器件3提供了通过一种熟知的称为双极性快反向(bipolar snapback)的现象提供ESD保护。在双极性快反向期间，由连到连接压焊点20(集电极)的第一n+扩散区8和连到芯片Vss45(发射极)的第二n+扩散区7(其中这2个扩散区由一个TFO 6分离)形成的寄生双极性器件，能依靠自偏置机制传导大量的ESD放电电流。自偏置是集电极/基极(即n+压焊点到P衬底)扩散区处的雪崩击穿的结果，雪崩击穿能像雪崩一样产生大量的电子-空穴对。从这个效应产生的空穴(ISUB)迁移穿过衬底4及相关联的阻抗(标注为RSUB)到达发射极和P+顶部衬底连接。当乘积ISUB×RSUB＞0.7V，TFO npn器件3的基极-发射极结(即n+VSS到P衬底)将正向偏置，从而打开器件。发生该效应的这个特定的集电极到发射极电压被称为VT1。此后，集电极到发射极电压随着电流增加而降低，从VT1“快反向”。之后，趋势反转，随着电流上升，引起集电极到发射极电压也上升。最终地，双极性晶体管在另一个特定的集电极到发射极电压VT2处失效。与VT2相关联的破坏性失效电流门限是IT2，超过这个值，TFO npn器件3会永久性损坏。这样，用于TFO npn器件3(或任何其它横向双极性器件)的ESD保护的电流导通的有效范围以VT1开始，以(VT2，IT2)结束。现代半导体处理的低电阻率外延生长衬底的使用使得TFO npn器件的VT1对于ESD保护太高。TFO npn器件的问题是TFO npn器件的触发电压，即TFO开始导通电流的特定的集电极到发射极电压对于现代器件太高(例如15V)。这样一个高的触发电压会在任何ESD保护发生之前使得有可能对高电压容许输入和输出压焊点电路中的器件造成损害。因此存在降低这样的双极器件的触发电压的需要，以便器件较早“触发”，以保证输入/输出压焊点电路不被损害。
一种用于降低在任何NMOS器件中固有的横向npn双极器件的触发电压的技术是通过提高内部衬底电势从而“衬底触发”器件，这已在出版物“衬底触发和盐化效应(salicide effect)对亚微米CMOS处理中的ESD性能和保护电路设计的影响”(作者Ameraskera等，95IEDM pp.547-50，引用至此作为参考)中有效示出。然而，NMOS器件不能充当容许高电压应用的保护部件，原因是这些高电压信号的幅度通常超过最大可容许的终端电势。对于一种给定技术，最大可容许的终端电势通常比最大可容许输入电源电压要稍微高一些。例如，如果一种给定技术有一个3.3V的最大输入电源电压，那么在技术中的MOSFETs的最大VDS，VDG，VGS会是3.6V。对以这种技术制造的集成电路通常要求容许5V的输入信号。这样，这种类型的芯片不能使用NMOS(和它的相关联的寄生npn双极器件)作为一个ESD保护部件。随着技术进步，这将继续是一个限制，因为较新的芯片必须向后与在相同系统中使用的较老的芯片的信号电平兼容，并且由于随着芯片(和系统)输入电源按比例下降，在这些技术中的晶体管的最大可容许的终端电势也应如此。因此，存在把TFO npn器件或类似的横向npn器件的触发电压减小到MOSFET失效门限以下的一个电势的需要，以便它能被用来为容许高电压应用提供ESD保护。同时也存在增加这些器件的电流增益(β)以增加ESD的健壮性的需要。而且，如果使用了横向npn器件，基极通常是芯片衬底，由于使用了外延生长衬底，它在现代技术中非常紧密地连到地上。紧密连到npn基区地电位是在现代技术中导致这些器件的触发电压增加的主导因素。因此，存在以一种与半导体生产过程相兼容的方式减小用于npn器件的到地电位的耦合度的需要。
发明内容
本发明提供一种用于衬底触发式静电放电保护的半导体器件，其特征在于，包括：覆盖衬底(65)的第一顶部衬底区(80)，第一顶部衬底区(80)具有第一导电类型，其中衬底(65)具有第二导电类型；覆盖衬底(65)的第二顶部衬底区(70)，第二顶部衬底区(70)具有与第一导电类型相反的第二导电类型；其中第一和第二顶部衬底区(70和80)互相邻接；形成在第一顶部衬底区(80)的顶表面部分中的第一掺杂区(87)，第一掺杂区具有第一导电类型；第二掺杂区(86)，具有第二导电类型，其中第二掺杂区(86)形成在第一和第二顶部衬底区(70和80)的相邻顶表面部分中，其中第二掺杂区(86)在第一和第二顶部衬底区的每一个中各有一部分；形成在第二顶部衬底区(70)的顶表面部分中的第三掺杂区(88)，第三掺杂区(88)具有第一导电类型，以及衬底连结区(100)，它具有第二导电类型和比第二顶部衬底区(70)高的掺杂浓度；其中，该衬底连结区形成在第二顶部衬底区(70)的顶表面部分中，并通过形成在第二顶部衬底区(70)的顶表面部分中的绝缘区域(75)与第三掺杂区(88)隔开。
根据本发明的上述半导体器件，进一步特征在于，包括：介电层(85)，形成在第二顶部衬底区(70)上、位于第二掺杂区(86)和第三掺杂区(88)之间的一个区域中；和电极(90)，形成在所述介电层(85)上；以及侧墙隔离(135)，分别形成在第二掺杂区(86)和第三掺杂区(88)上、与介电层(85)和所述电极(90)相邻。
根据本发明的上述半导体器件，进一步特征在于：连接到第一掺杂区(87)的第一互联(165)，第一互联(165)把第一掺杂区(87)电连接到一个位于输入/输出端口的压焊点(20)；连接到第二掺杂区(86)的第二互联(170)，第二互联(170)把第二掺杂区(86)电连接到一个触发电路上；和连接到第三掺杂区(88)的第三互联(160)，第三互联(160)把第三掺杂区(88)电连接到一个电源接线端上。
附图说明
当联系下面的附图考虑优选实施例的下面的详细描述时，可获得对本发明的更好理解，图中：
图1描述一个部分方框图，一个已有技术TFO npn器件的部分方框图。
图2描述一个部分方框图，即本发明的承受高电压容许输入和输出压焊点电路的部分方框图。
图3描述一个部分方框图，即一个ESD保护电路的部分方框图。
图4描述本发明的半导体器件的一个实施例在执行形成这样的器件的方法中的一个步骤之后的剖面视图。
图5描述本发明的半导体器件的一个实施例在执行形成这样的器件的方法中的进一步的步骤之后的剖面视图。
图6描述本发明的半导体器件的一个实施例在执行形成这样的器件的方法中的更进一步的步骤之后的剖面视图。
图7描述本发明的半导体器件的一个实施例在执行形成这样的器件的方法中的另一个步骤之后的剖面视图。
图8描述本发明的半导体器件的一个实施例在执行形成这样的器件的方法中的还是另一个步骤之后的剖面视图。
图9描述本发明的半导体器件的一个实施例的剖面视图。
具体实施方式
应该理解为了使说明更简单、清楚，在附图中示意的部件未必按比例画出。例如，为了清晰的目的，一些部件的尺寸相对于另一些部件被放大。进一步，在认为合适的地方，在附图中参考数字被重复来代表相应或类似的部件。
虽然本发明的一些实施例将在下面详细描述，本发明包括具有第一导电类型的衬底的半导体器件。衬底有一个也有第一导电类型的顶部衬底区。第一掺杂区，第二掺杂区和第三掺杂区位于顶部衬底区，其中，第一和第二掺杂区有与第一导电类型相反的第二类导电类型，而第三掺杂区有第一导电类型；第三区位于第一和第二掺杂区之间。一个掺杂势阱区也在顶部衬底区，它具有第二类导电类型，并且第二掺杂区和至少一部分第三掺杂区位于其中。
本发明的实施例现在将参考图2-9详细描述。注意在整个详细描述过程中，某些材料层将被淀积和去除来形成半导体器件。这里用于淀积这些层的特定步骤或这些层的厚度未在下面详细说明，对于本技术的熟练人员，用于淀积或甚至在恰当的厚度形成这些层的传统技术是熟知的。这些细节是熟知的，对于教导本技术的熟练人员如何去作或使用本发明而言是不必要的。
图2描述一个部分方框图，即本发明的承受高电压容许输入和输出压焊点电路的部分方框图。高电压容许输入和输出压焊点电路10有一个接收或产生一个发送到高电压容许输入和输出压焊点电路10或外部器件的电压电平的I/O压焊点20。I/O压焊点20可以输出0至3.3V范围内的电压，或在其它实施例中，I/O压焊点20可以接收来自从高电压容许输入和输出压焊点电路10外部的其它器件的也在0到5V范围内的电压电平。I/O压焊点20被连到一个P型MOSFET25(PMOS上拉缓冲器)的电流极28和叠加栅极缓冲器(stacked gatebuffer)30的电流极125。MOSFET 25的另一个电流极26连到第二输入电源电极(VDD)35。第二输入电源电极35被连到叠加栅极缓冲器30的第二晶体管105的控制极100。MOSFET 25的栅极27连到控制MOSFET 25的内部电路。同样，I/O压焊点20，电流极28，势阱控制电路24，栅极控制电路23，二极管50的第二端52和叠加栅极缓冲器30的第二晶体管105的电流极125也连到用于对从外部器件接收的输入信号的附加处理的内部电路上。线路箝位(rail clamp)40是采用了高电压容许输入和输出压焊点电路10的集成电路的固有电容，如果固有电容是足够的话，或者可以是在ESD或EOS事件期间提供在第二输入电源电极35和第一输入电源电极45之间的放电路径的有源电路。第一输入电源电极45被连到ESD保护电路15，线路箝位40和叠加栅极缓冲器30的第一晶体管95的电极115。第一输入电源电极45也连到二极管50的第一端51以便当第一输入电源电极45比在通过第二端52连到二极管50上的I/O压焊点20上出现的电压高大约0.5V时，二极管导通。
高电压容许输入和输出压焊点电路10的总体工作情况如下。晶体管25和叠加栅极缓冲器30构成用于把在片内产生的信号经由I/O压焊点20转发到片外器件的输出缓存器。晶体管25构成用来把I/O压焊点20连到VDD的输入线(rail)35从而供应一个高电平信号(3.3V)。叠加栅极缓冲器30被用来把I/O压焊点20连到第一输入电源电极45(即构成下拉部分)从而供给一个低电平信号(0V)。当高电压容许输入和输出压焊点电路10充当一个输出缓存器，内部电路(未示出)同时将要输出的信号加到栅极控制电路23的输入端29(在此模式中，简单地传送信号给晶体管25的控制极27)和叠加栅极缓冲器30的控制极90。
如果I/O缓存器10被用作一个输入驱动器电路，内部电路(未示出)维持栅极控制电路23的输入端29(以及因此晶体管25的控制极27)为3.3V，晶体管95的控制极90为0V，这阻止在任何一个晶体管中的电流流动。I/O压焊点20现在自由接收在片外产生并随后由内部电路(未示出)处理的信号。这些用于容许高电压应用的外部施加的输入信号的范围在0V和5V之间。对于超过VDD(3.3V)的外部信号，栅极控制电路23把晶体管25的控制极27提高到I/O压焊点20的电势，这确保了晶体管25保持关闭。栅极控制电路23也阻止这个新的高电势出现在维持在3.3V的节点29上。晶体管105和95的串联连接也被用来容纳所施加的超过第二输入电源电极35(3.3V)的输入信号，它的幅度通常超过大多数亚微米技术的最大VDS和VDG(大约3.6V)。例如，如果把5.0V应用到I/O压焊点20上，那么这个电势的整个幅度将出现在叠加栅极缓冲器30的两端。然而加到每个晶体管的电势的幅度不超过最大可容许值。例如，如果把5.0V应用到I/O压焊点20上，出现在节点79上的最大电势为VDD-VTN，或大约3.3V-0.5V＝2.8V。这样，加到晶体管105的最大VDS是2.2V，加到晶体管95是2.8V。外部施加的5V信号已在晶体管105和95的串联连接之间分压。类似地，也不会超过最大容许VDG，因为只有5V-3.3V＝1.7V将出现在第二晶体管105的漏极-栅极端，并且2.8V-0V＝2.8V将出现在第一晶体管95的漏极-栅极端。这样，使用叠加栅极缓存器30以与标准逻辑处理兼容的方式实现把高电压输入信号施加到I/O压焊点20上。以类似的方式，需要势阱控制电路24和栅极控制电路23来阻止PMOS上拉缓存器25在施加外部高电压信号期间导通。势阱控制电路24和栅极控制电路23的结构细节对于做或使用本发明的本技术的普通人员不是必须的，因此，在这里不提供这些细节。
高电压容许输入和输出压焊点电路10有一个用于提供保护不受ESD和EOS事件影响的静电放电保护15的电路(ESD保护电路15)。ESD保护电路15的具体部件在图3中示出，图3是一个部分方框图和ESD保护电路15的部分方框图。ESD触发电路12的结构和操作在中国专利申请号98103879.4，题目为“用于静电放电(ESD)保护的电路”中公布，于1998/2/17日申请，引用至此以作参考。当触发电路12起动用于ESD保护电路15的ESD保护，横向双极性器件13在ESD事件期间导通大部分扩散电流。触发电路12通过经由衬底触发效应降低它的触发电压来起动横向双极性器件13中的电流流动。横向双极性器件13有一个电连接到第一输入电源Vss 45的第一电流承载电极88。横向双极性器件13也有经第二互连165电连接到I/O压焊点20的第二电流承载电极87和经第三互连170电连接到触发电路12的第一控制电极86。第一控制电极86也最终经由电阻89连到第一输入电源Vss 45，电阻89是从控制电极86看去的固有衬底电阻。回忆横向双极性器件13的基区(即控制极)是衬底，这意味着衬底阻抗部分总是出现在控制极86和连到Vss 45的衬底之间。如下面将示出，以不需要增加工艺复杂度的方式对这个固有阻抗进行控制是这里要描述的发明的关键特性。第一88和第二87电流承载电极和第一控制极86在下一个实施例中分别是第一88，第二87和第三86掺杂区，如下面详述。第一88和第二87电流承载电极和第一控制极86都有一个至少1019的掺杂度，其中，开始出现一个欧姆连接从而使得这样的电极导通。而且，第一88和第二87第一电流承载电极和第一控制极86分别形成横向双极性器件13的发射极，集电极和基极。
触发电路12通过首先检测一个ESD(或EOS)事件，之后供应触发电流给横向双极性器件13的控制极86(该控制极86有阻抗地连到衬底)来对横向双极性器件13起作用。这个触发电流(Itrig)之后穿过衬底电阻89(Rsub)流到输入电源45。以前面针对TFO npn器件(图1)的描述的类似的方式，一旦乘积Itrig×Rsub＞0.7V，横向双极性器件13的基极-发射极结会正向偏置，使得器件打开。图1的TFO npn器件和图3的横向双极性器件13之间的主要区别是用来打开横向双极性器件13的电流由触发电路12供电而不是来自集电极/基极结的雪崩击穿。对于一个给定的Rsub，如果触发电路能供给一个大于由雪崩击穿产生的触发电流的触发电流Itrig(给定集电极-发射极电压)，那么横向双极性器件13将更快地触发，这是希望的。也就是说，一旦乘积Itrig×Rsub＞0.7V，双极器件将打开。另外一个观点是对于一个给定的Itrig，具有更高Rsub的横向双极性器件将比具有较低Rsub的横向双极性器件的触发更快。Itrig由触发电路12的驱动能力设置。对于一个给定的压焊点电压，增加Itrig意味着增加触发电路12所需的面积，在实际生产中会由于生产成本的增加而受到限制(会导致芯片面积增加)。Rsub由具体的衬底工程来确定，不能独立于半导体工艺的其它电参数被优化。这样，必须达到在触发电路12的尺寸限制和横向双极性器件13固有的Rsub之间的折衷。
图4描述本发明的半导体器件的一个实施例在完成形成这样的器件的方法中的一个步骤之后的剖面视图。在图4中，半导体器件衬底60有一个衬底65和覆盖衬底65的顶部衬底区70。衬底65典型地是一个硅衬底，然而，锗，硅锗，绝缘体上硅等也能使用。衬底65由具有第一导电类型掺杂物(典型地P++型掺杂物)来掺杂，而顶部衬底区70也用具有相同第一导电类型(典型地P型)的掺杂物来掺杂，它外延生长在衬底65上。应该理解，顶部衬底区70可能已在半导体器件衬底上形成因而不需要前面所述的掺杂步骤。虽然衬底65和顶部衬底区70有相同的第一导电类型，但是顶部衬底区70有一个比衬底65掺杂浓度低的掺杂浓度。衬底65相对于顶部衬底区70具有更高的掺杂水平的直接结果是衬底65与顶部衬底区70相比呈现一个明显降低的电阻率。总之，在亚微米技术中很希望一个低电阻率的衬底，因为它抑制了熟知的称为“闭锁(latch up)”的现象的出现。在进一步的实施例中，半导体器件衬底60也可以是一个具有第一部分70覆盖第二部分65的衬底。第一70和第二65部分都有第一导电类型，例如P型掺杂浓度，并且第一部分70与第二部分65相比有一个较低的掺杂浓度。另外，在此实施例中，第一部分70典型地是一个具有P型掺杂浓度的外延生长的硅层。因此，在一个实施例中的2部分之间的相对掺杂浓度差或在另一实施例中的衬底和顶部衬底区之间的相对掺杂浓度差，是本发明要点所在。
图5描述本发明的半导体器件的一个实施例在这些完成这样的器件的方法中的进一步的步骤之后的剖面视图。在图5中，在顶部衬底区70区已形成了2个区。在顶部衬底区70中形成一个绝缘区75，目的是提供在图3的横向双极性器件13和在高电压容许输入和输出压焊点电路10中其它器件之间的隔离。绝缘区75是一种绝缘材料，典型地一种氧化物，可以使用传统的浅沟槽(trench)技术(shallow trench)或LOCOS技术来形成以隔离在半导体器件衬底60中的器件。在图5描述的步骤中，在半导体器件衬底60的顶部衬底区70中也形成了一个掺杂势阱区80。掺杂势阱区80用一种具有与衬底65和顶部衬底区70的第一导电类型相反的第二导电类型的掺杂物(例如n型掺杂物)来掺杂。掺杂势阱区80典型地至少0.5微米深，一般至少伸展到衬底65。掺杂势阱区80的深度在本发明的该实施例中有一定重要性。掺杂势阱区80有一个实现更深的集电极的效果(图7的第二掺杂区87形成集电极连接)，这可以收集更多由发射极，即图7的第一掺杂区88注入的电子。这样由于掺杂势阱区80的“深度”，图3的横向双极性器件13的双极动作在顶部衬底区70“更深”的位置出现，这是希望的。
图6描述本发明的半导体器件的一个实施例在完成形成这样的器件的方法中的更进一步的步骤之后的剖面视图。在图6中，覆盖顶部衬底区70已形成了一种栅极结构95。栅极结构95通过某些常规步骤(未示出)来形成，包括首先覆盖半导体器件衬底60的顶部衬底区70淀积一层栅极介电材料85。栅极介电材料85典型地是厚度为大约30-100埃的氧化层。之后覆盖栅极介电材料85淀积一层栅极材料90。栅极材料典型地是一种掺杂多晶硅材料，然而，其它包含金属的材料，金属氮化物或金属硅化物也可使用。栅极结构95之后通过在栅极介电材料85和栅极材料90上构成栅极介电层85和栅极90的图案而形成。栅极90控制栅极结构95。栅极结构95给本发明的器件提供某些优点。回忆一下已有技术使用TFO npn器件而不是栅极结构95用于内部电路的ESD保护。然而，TFO器件导致在包含TFO的掺杂区之间，例如连到Vss的第一n+掺杂区和连到图1的连接压焊点的第二n+掺杂区之间，有更宽的基区宽度。这样一个更宽的基区宽度引起不希望的TFO npn器件的增益的降低。使用沟槽隔离进一步降低了TFO npn器件的增益，原因是沟槽通常比结深度要深。相比之下，用于横向双极性器件13的栅极结构95，与势阱80结合，由于栅极结构95的可伸缩性允许更小的基区宽度98，这从而增加了器件13的增益。而且，使用栅极结构95防止了在第一88和第三86掺杂区之间的场氧化的形成，这增加了在第一掺杂区88(发射极)和分别包含集电极和集电极连结的势阱区80和第二掺杂区87的混合之间的载流子流的寿命(viability)。这是因为注入载流子不必“巡回通过”这样一个场氧化。这大大影响了由于沟槽可能太深而不允许不具有势阱结构的任何器件工作的沟槽隔离技术。附加地，对于在横向双极性器件13正常工作期间使用栅极结构95没有“代价”。栅极介电层85在正常工作期间不接受高电压，原因是栅极结构95或者电连接到在正常工作中电连到衬底60的第三掺杂区86(在0V)或者连接到也连到在正常工作也为0V的第一输入电源45的第一掺杂区88。在ESD或EOS事件期间，第三掺杂区86(图7)只达到一个低电压(约1-2V)，原因是触发电路12限制了电流驱动能力。这样，使用栅极结构95没有任何代价。然而，应该注意，在其它实施例中，可能由于栅极结构95的好处并不重要，所以可以采用中要求横向双极性器件的稍微逊色一点的技术，那么就可以不必需要栅极结构95。
图7描述本发明的半导体器件的一个实施例在完成形成这样的器件的方法中的另一个步骤之后的剖面视图。在图7中，衬底连接区100在顶部衬底区70中用与衬底65和顶部衬底区70类似的导电类型的掺杂物来掺杂形成。衬底连接区100被用作衬底65和顶部衬底区70的欧姆连接，并最终连到图2的芯片的第一输入电源电极45。由于衬底65有应该比顶部衬底区70低的电阻率，衬底65最终更牢靠地连到第一输入电源电极45(地)。这样，衬底65由于它的较低的电阻系数(即它有较低的阻抗)能更有效提取过量的空穴。下面在图7中，第一掺杂区88和第二掺杂区87在顶部衬底区70上形成。第一88和第二87掺杂区由具有与半导体器件衬底60的第一导电类型相反的第二导电类型的掺杂物，典型地n型掺杂物来掺杂。第一88和第二87掺杂区使用传统掺杂技术来形成，并在顶部衬底区70上有不大于约0.3微米深度。也在图7的器件中描述的下一步是在顶部衬底区70中形成第三掺杂区86的步骤。第三掺杂区86也被掺杂但不象第一88和第二87掺杂区，第三掺杂区86是使用传统掺杂技术用具有第一导电类型的掺杂物，典型地P型掺杂物来掺杂。与第一88和第二87掺杂区相似，第三掺杂区86也有不大于约0.3微米深度并位于第一掺杂区88和第二掺杂区87之间。其它实施例中要求掺杂势阱区至少比第二87和第三86掺杂区深约1.5倍，原因是由上面提供的涉及到具有一个能收集由第一掺杂区88，即发射极注入的更多的电子的更深的集电极，它使得双极动作出现在顶部衬底区70的更深处，这是希望的。
从图7中，显然至少第三掺杂区86的一部分和整个第二掺杂区87位于掺杂势阱区80之内。深掺杂区80和第三86掺杂区的重叠对改变由第三掺杂区看去在它自己和第一输入电源电极45(Vss)之间的阻抗有强烈影响。该阻抗在图3中由电阻89代表。电阻89(Rsub)由3部分组成(2个垂直，一个水平)，其中R89＝R89a+R89b+R89c。R89a是存在于图7中的衬底连接区100和衬底区65之间的衬底阻抗的第一垂直分量。R89b是存在于衬底连接区100下面到第三掺杂区86下面的衬底阻抗的第一水平分量。R89c是存在于第三掺杂区86和衬底区65之间的衬底阻抗的第二垂直分量。
一般而言，由一个欧姆连接呈现的阻抗是与它的面积成反比例的，也就是说，面积越大，阻抗越小，反之亦然。在一个典型芯片中，有许多与衬底连结区100类似的衬底连结区，这导致了大的总体衬底连结面积。结果，这意味着在Vss电极45和衬底区65之间所看阻抗通常非常小，也就意味着R89a非常小。这样，衬底区65非常紧密地连到Vss电势(0V)。更进一步，由于衬底区65的掺杂浓度非常高，并且由于它存在于整个芯片以下(即有一个相对大的面积)，它的阻抗也非常小。这样，在第三掺杂区86和Vss电极45之间所看总的阻抗主要是R89c，这与第三掺杂区86的面积成反比例。
希望第三掺杂区86伸展通过双极性器件13的整个宽度(即与图7的交叉单元垂直)，以便在一个ESD事件(转换到一个更高的保护电平)期间，整个宽度被打开。然而，这与需要一个更高Rsub的要求直接相反。这些互相矛盾的要求通过让深掺杂区80与第三掺杂区86部分重叠来同时满足。这降低了第三掺杂区86和顶部衬底区70的连接面积101，从而也增加了由掺杂区86看去到非常牢靠地连到Vss(0V)的衬底区65的阻抗。这具有大大增加横向双极性器件13的基区(即第三掺杂区86)之间的衬底阻抗的效果，这降低了触发电压。更进一步，在深掺杂区80和第三掺杂区86之间的结102总是反向偏置，原因是深掺杂区80连接到在正极性到Vss或正极性到Vdd ESD的放电期间(这是设计ESD电路15来保护不受影响的极性，负向放电由二极管50和线路箝位40处理)总处于最高电势的I/O压焊点20。结102在正常工作中总是反向偏置，因为I/O压焊点20不会掉到Vss以下。在ESD事件期间具有均匀注入的要求也能满足，并且由第三掺杂区86注入的空穴在面向发射极88(这是他们被需要更好的地方)的方向被注入。这导致较少的被“浪费”的空穴到达衬底65，从而更快地正向偏置基极/发射极结，这又降低了触发电压，从而提供了ESD保护。
图8描述本发明的半导体器件的一个实施例在完成形成这样的器件的方法中的还是另一个步骤之后的剖面视图。在图8中，隔离墙(spacer)135已沿栅极结构95被形成。隔离墙135沿栅极结构95的结构侧墙来形成。隔离墙135典型地由硅氮化物形成，并且是在如下面所述在淀积金属包含层130后保持栅极结构95与第一掺杂区88和第三掺杂区86的电隔离所必须的。然后在栅极结构95上，在第一88和第二87和第三86掺杂区上，在衬底连接区100和顶部衬底区70上淀积金属包含层130。金属包含层130与掺杂区88，86，87，衬底连接区100和栅极结构95的部分发生作用，形成盐化区130。金属包含层130的任何未反应的部分之后被去除。盐化区130通过降低与每个掺杂区相关联的串联阻抗为本发明的本实施例增加了进一步的优点。
图9描述本发明的半导体器件的实施例的剖面视图。在图9中，一个层间介电层140被淀积在图8的半导体器件上，并被图形化(pattern)形成层间介电层140中的连接145。在连接145中，金属包含层150被淀积在连接中以成为在横向双极性器件13中与其它器件的电连接。金属包含层150典型地是钨，然而，铝，铝硅化物或铜也可使用。第一互联160把第一掺杂区88和衬底连接区100电连接到第一输入电源。第二互联165把第二掺杂区87电连接到I/O压焊点20。之后，第三互联170把第三掺杂区86电连接到触发电路12。栅极互联185把栅极结构95电连接到第一输入电源45或第三掺杂区86中的一个。一个栅极互联185把栅极结构95电连接到第一输入电源(地)和第三掺杂区86中的一个。在金属包含层150被淀积和图形化之后，第二层间介电层169被形成并图形化。下一步，第二金属包含层200被形成和图形化。之后，在其上形成可能会由许多层组成的钝化层180来保护器件。钝化层180可以是硅氮化物，硅氧化物，二氮化硅，polymide或它们的混合物。
在工作中，已提供横向双极性器件来用作提供用于容许高电压应用的ESD/EOS保护。横向双极性器件有增加的电流增益，降低的它的控制极与衬底的耦合，和健壮的操作的特性，这使得它对于衬底触发技术是有用的。该器件也完全与标准逻辑处理相兼容，不需要任何附加的处理步骤或处理费用。
应该理解在遵循下面权利要求的本发明的范围内，也可以形成另外的实施例。

Claims (3)

1、一种用于衬底触发式静电放电保护的半导体器件，其特征在于，包括：
覆盖衬底(65)的第一顶部衬底区(80)，第一顶部衬底区(80)具有第一导电类型，衬底(65)具有第二导电类型；
覆盖衬底(65)的第二顶部衬底区(70)，第二顶部衬底区(70)具有与第一导电类型相反的第二导电类型；其中第一和第二顶部衬底区(70和80)互相邻接；
形成在第一顶部衬底区(80)的顶表面部分中的第一掺杂区(87)，第一掺杂区具有第一导电类型；
第二掺杂区(86)，具有第二导电类型，其中第二掺杂区(86)形成在第一和第二顶部衬底区(70和80)的相邻顶表面部分中，其中第二掺杂区(86)在第一和第二顶部衬底区的每一个中各有一部分；
形成在第二顶部衬底区(70)的顶表面部分中的第三掺杂区(88)，第三掺杂区(88)具有第一导电类型，以及
衬底连结区(100)，它具有第二导电类型和比第二顶部衬底区(70)高的掺杂浓度；
其中，该衬底连结区形成在第二顶部衬底区(70)的顶表面部分中，并通过形成在第二顶部衬底区(70)的顶表面部分中的绝缘区域(75)与第三掺杂区(88)隔开。
2、权利要求1的半导体器件，进一步特征在于，包括：
介电层(85)，形成在第二顶部衬底区(70)上、位于第二掺杂区(86)和第三掺杂区(88)之间的一个区域中；和
电极(90)，形成在所述介电层(85)上；以及
侧墙隔离(135)，分别形成在第二掺杂区(86)和第三掺杂区(88)上、与介电层(85)和所述电极(90)相邻。
3、权利要求1的半导体器件，进一步特征在于：
连接到第一掺杂区(87)的第一互联(165)，第一互联(165)把第一掺杂区(87)电连接到一个位于输入/输出端口的压焊点(20)；
连接到第二掺杂区(86)的第二互联(170)，第二互联(170)把第二掺杂区(86)电连接到一个触发电路上；和
连接到第三掺杂区(88)的第三互联(160)，第三互联(160)把第三掺杂区(88)电连接到一个电源接线端上。
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