CN1189696A - 晶体管、晶体管阵列、制造晶体管阵列的方法和非易失半导体存储器 - Google Patents

晶体管、晶体管阵列、制造晶体管阵列的方法和非易失半导体存储器 Download PDF

Info

Publication number
CN1189696A
CN1189696A CN97129755A CN97129755A CN1189696A CN 1189696 A CN1189696 A CN 1189696A CN 97129755 A CN97129755 A CN 97129755A CN 97129755 A CN97129755 A CN 97129755A CN 1189696 A CN1189696 A CN 1189696A
Authority
CN
China
Prior art keywords
floating boom
source
drain region
floating
control gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97129755A
Other languages
English (en)
Other versions
CN1154188C (zh
Inventor
山田光一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1189696A publication Critical patent/CN1189696A/zh
Application granted granted Critical
Publication of CN1154188C publication Critical patent/CN1154188C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5612—Multilevel memory cell with more than one floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种包括源－漏区、沟道区、浮栅和控制栅的存储单元。所述浮栅被彼此靠近地布置在栅绝缘层上沟道区的上方,控制栅被布置在一个绝缘层和另一个绝缘层上浮栅的上方,这两个层都是用LOCOS方法形成的。利用所述绝缘层在浮栅的上角形成突起部分。控制栅的中心部分被置于绝缘层上所述沟道区的上方以形成选择栅。选择晶体管包括在两个源－漏区之间的这个选择栅。

Description

晶体管、晶体管阵列、制造晶体管 阵列的方法和非易失半导体存储器
本发明涉及晶体管、晶体管阵列、制造晶体管阵列的方法和非易失半导体存储器。
当前，诸如FeRAM(铁电随机存取存储器)、EPROM(可擦和可编程只读存储器)和EEPROM(电可擦可编程只读存储器)的非易失半导体存储器吸引了越来越多的注意。EPROM和EEPRM通过在浮栅处存储电荷然后使用控制栅检测由于电荷的存在或不存在而引起的其阈值电压的变化存储数据。一种电流EEPROM是以整个存储器芯片为单位擦除数据的EEPROM，另一种是闪速EEPROM，它的存储单元阵列被分成任意个块和对每个块执行数据擦除。
闪速EEPROM具有如下的优点：(1)存储数据的非易失性，(2)低功率损耗，(3)电重写能力(机上重写)，(4)低成本。因此，它们的应用范围扩大到包括用于在蜂窝式电话和移动信息终端中使用的程序或数据。
构成闪速EEPROM的存储单元具有包括分割栅和堆叠栅在内的多种类型。
在使用堆叠栅存储单元的闪速EEPROM中，存储单元不具有自身的选择功能。因此，当在擦除数据的同时从浮栅过分释放电荷时，即使是在用于断开状态的预定电压(例如，0伏)被施加给控制栅，沟道区也将变成导通。结果是存储单元被持续保持在导通状态，和出现使读出存储数据变得不可能的问题，即所谓的过擦除问题。为了避免过擦除，需要在擦除操作中在诸如存储设备的外围电路处或在它的外部电路处执行一个控制擦除操作。
为避免在堆叠栅型存储单元中的过擦除，已经研制了分割栅型存储单元。
使用分割栅型存储单元的EEPROM已经在WO92/18980(G11C 13/00)中做了披露。
图19示出了传统分割栅型存储单元201的剖面图。
分割栅型存储单元201(分割栅型晶体管)包括源区203、漏区204、沟道区205、浮栅206和控制栅207。
在P型单晶硅基片上形成N型源区203和漏区204。在位于源区203和漏区204之间的沟道区205上面，利用覆盖沟道区205和浮栅206的栅绝缘层208形成浮栅。在由利用LOCOS(硅局部氧化)方法制成的绝缘层209覆盖的浮栅206的上面形成控制栅207，它具有位于浮栅206和控制栅207之间的绝缘层210。当它被绝缘层209覆盖时，浮栅在其上部具有两个突起部分206a。
控制栅207的一部分位于具有位于浮栅207和沟道区105的一部分之间的绝缘层208和210的沟道区205的上面，并形成选择栅211。利用选择栅211、源区203和漏区204形成选择晶体管212。换言之，分割栅型存储单元201包括选择晶体管212和包括浮栅206、控制栅207、源区203和漏区204的多个晶体管。前述晶体管被串联。
图20a示出了包括在使用分割栅型存储单元201的闪速EEPROM中的存储单元阵列302的一部分。
存储单元阵列302包括多个在硅基片202上形成的存储单元201。
为保持在硅基片上占用区域较小，存储单元201(为识别起见，此后称之为201a和201b)共享源区203，和所述浮栅被对称地围绕公共源区203安置。
图20b示出了存储单元阵列302的部分俯视图。图20b示出了沿图20b中X-X线剖开的存储单元302的剖视图。
在硅基片202上形成场绝缘层213，和该场绝缘层隔开每个存储单元201的元件。图20b中垂直布置的每个源区203被共享。另外，每个存储单元201的控制栅207、在图20b中垂直布置的控制栅被共享。每个控制栅形成一个字线。图20b中水平布置的每个漏区204经过位线触点214被连接到位线(未示出)。
图21示出了使用分割栅型存储单元201的闪速EEPROM301的整个结构。利用所布置的多个存储单元201形成一个矩阵。控制栅207被布置在形成公共字线WL1-WLn的多个行内。存储单元201的漏区204被布置在列内和连接到公共位线BL1-BLn上。连接到奇数(WL1、WL3、…、WLm、…、WLn-1)字线上的每个存储单元201b共享具有连接到偶数(WL2、WL4、…、WLm+1、…、WLn)字线的每个存储单元201a的源区203。被共享的源区203形成每个源线RSL1-RSLm-RSLn。例如，被连接到字线WLm的存储单元201b和被连接到字线WLm+1的存储单元201a共享源区203，而被共享的源区203形成源线RSLm。源线RSL1-RSLn中的每一个都被连接到公共源线SL。
字线WL1-WLn中的每一个都被连接到行译码器303，而位线BL1-BLn中的每一个都被连接到公共译码器304。
由外部源规定的行和列地址被输入给地址端子305，行地址和列地址被从地址端子305经过地址缓冲器306传输给地址锁存器307。在被地址锁存器307锁存的地址当中，行地址被传输给行译码器303，而列地址被传输给列译码器304。
行译码器303选择与由地址锁存器307锁存的行地址对应的字线(例如WLm)，并控制字线WL1-WLn中每一个的电压与后述运算模式对应。换言之，通过控制字线WL1-WLn中每一个的电压，在每个存储单元201中每一个控制栅207的电压被控制。
列译码器304选择与由地址锁存器307锁存的列地址对应的位线(例如BLm)，和控制位线BL1-BLn中每一个的电压与后述运算模式对应。换言之，通过控制位线BL1-BLn中每一个的电压，能够控制在每个存储单元201中的每个漏区204的电压。
公共源线SL被连接到偏置电路312。源线偏置电路312经过公共源线SL控制与后述每个运算模式对应的源线SL1-SLn中每一个的电压。换言之，通过控制源线SL1-SLn中每一个的电压，能够控制在每个存储单元201中每个源区203的电压。
由外部源规定的数据被输入给数据端子308。该数据被从数据端子308经过输入缓冲器309传输给列译码器304。列译码器304控制位线BL1-BLn中每一个的电压与后述数据对应。
从任一存储单元201中读出的数据被从位线BL1-BLn经过列译码器304传输给读出放大器310。读出放大器310是一个电流读出放大器。列译码器304将由该列译码器选择的位线BL1-BLn中的一个连接到读出放大器310。被读出放大器310识别的数据从输出缓冲器311经过数据端子308输出。
每个电路(303-312)的上述运算由控制核心电路313控制。
下面，参照图22描述闪速EEPROM301的运算模式。
(a)写操作(见图22a)
被选择存储单元201的漏区经过设置在读出放大器310中的恒流源310a接地。漏区的电压被设置为1.2伏。未被选择存储单元201的每个漏区电压被设置为3伏。
被选择存储单元201的接着栅极207的电压被设置为2伏，未被选择存储单元201的每个控制栅的电压被设置为0伏。
在所有存储单元201中的所有源区203的电压被设置为12伏。
在存储单元201中，被选择晶体管212的阈值电压Vth近似为0.5伏。因此，在被选择存储单元201中，漏区204中的电子以相反状态运动到沟道区205。结果是单元电流从源区203流到漏区204。另一方面，源区电压为12伏。因此，经过在源区203和浮栅206之间的电容耦合将该浮栅的电位提高到近12伏。结果，在沟道区205和浮栅206之间建立起一个高电位场。因此，沟道区205中的电子被加速变成热电子，并被注入浮栅206，如图22a中箭头A所示。其结果，在被选择存储单元201的浮栅206中累积电荷，和一位数据被写入并存储。
这个写操作是由每个被选择存储单元201执行的。
(b)读操作(见图22b)
被选择存储单元201漏区的电位被设置为2伏。未被选择存储单元201的漏区204的电位被设置为0伏。
被选择存储单元201的控制栅207的电位被设置为4伏。未被选择存储单元201的控制栅207的电位被设置为0伏。
所有存储单元201源区203的电位被设置为0伏。
如在下面将要描述的，电荷并不以浮栅206的擦除模式存储在存储单元201中。另一方面，如上所述，电荷以写模式存储在存储单元201的浮栅206中。因此，在处于擦除模式下的存储单元201的浮栅206之下的沟道区205处于导通状态，同时，在处于写模式下的存储单元201的浮栅206之下的沟道区205处于断开状态。结果是当4伏电压被施加到控制栅207时，在擦除模式下存储单元201中从漏区204流向源区203的单元电流变得大于在写模式下在存储单元201中的相应电流。
通过使用读出放大器310识别在每个存储单元201之间的单元电流的幅值，可以读出存储在存储单元201中的数据。例如，通过在擦除模式下将存储单元201中的数据值设置为1和通过在写模式下将存储单元201中的数据值设置为0可以执行读出。换言之，每个存储单元201被迫存储两个值1或0中的是擦除模式下数据值的1或是写模式下数据值的0，和存储的数据值能够被读出。
(C)擦除操作(见图22c)
所有存储单元201漏区204的电位被设置为0伏。
被选择存储单元201控制栅207的电位被设置为5伏。未被选择存储单元201的控制栅207的电位被设置为0伏。所有存储单元201源区203的电位被设置为0伏。
在源区203/硅基片202和浮栅208之间的电容远大于在控制栅207和浮栅206之间的电容。换言之，浮栅206非常牢固地与源区203和硅基片202相耦合。因此，如果控制栅207和漏区204的电压分别变成15伏和0伏，所述浮栅的电压也不会从0伏有较大的变化。其结果是控制栅207和浮栅206之间的电位差变得较大，和在控制栅207和浮栅206之间建立起一个高电位场。
结果，流过一个Fowler-Nordheim隧道电流(此后称之为FN隧道电流)。因此，如图22c箭头b所示，浮栅206中的电子正向推动控制栅207，和存储单元201中存储的数据被擦除。
此时，由于浮栅206具有突起部分206a，在浮栅206中的电子冲向突起部分206a并运动到控制栅207。因此，电子的运动变得比较容易，和浮栅206中的电子被有效推出。
在被以列形式布置的存储单元201中的控制栅207共用字线WL1-WLn。因此，在所有连接到被选择字线WLn的存储单元201上执行擦除操作。
通过同时选择多个字线WL1-WLn，连接到被选择字线上的所有存储单元201都能够被擦除。如上所述，通过将存储单元阵列302划分成由多个字线WL1-WLn组成的块单元然后逐块擦除数据的擦除操作称之为块擦除。
使用被如上组成的分割栅型存储单元201的闪速EEPROM301包括一个选择晶体管212。因此，每个存储单元201都具有选择本身的功能。换言之，如果当擦除数据时电荷被过分地从浮栅206中推出，则选择栅极211能够将沟道区205设置成断开状态。因此，即使当过擦除发生时，选择晶体管212也能够控制存储单元的通断状态和过擦除问题不会发生。换言之，存储单元的通/断状态可以利用在存储单元201中设置的选择晶体管212选择。
下面解释产生存储单元阵列302的方法。
步骤1(见图23a)：使用LOCOS方法，在硅基片202上形成场绝缘层213(未示出)。然后利用热氧化方法在硅基片202上没有形成场绝缘层213的部分(元件区)上形成包括硅氧化层在内的栅绝缘层。在栅绝缘层208上形成将变成浮栅206的搀杂多晶硅层215。使用LPCVD(低压力化学气相沉积)方法，在搀杂多晶硅层215的整个表面上形成氮化硅层216。用光致抗蚀剂覆盖氮化硅层216，和然后使用一般的光刻技术形成将被用于浮栅206的蚀刻掩摸217。
步骤2(见图23b)：通过使用蚀刻掩摸217进行各向异性的蚀刻，对氮化硅层216进行蚀刻。然后去掉蚀刻掩摸217。利用LOCOS方法，通过对使用作为氧化掩摸的蚀刻氮化硅层216对搀杂多晶硅215进行蚀刻，形成绝缘层209。此时，绝缘层209的边缘突入氮化硅层216的边缘部分，并形成鸟喙209a。
步骤3(见图23c)：去除氮化硅层216。通过使用作为蚀刻掩摸的绝缘层209对搀杂多晶硅层215进行蚀刻形成浮栅206。在绝缘层209的边缘部分上形成鸟喙209a，浮栅206的上缘部分变得尖锐并形成突起部分206a。
步骤4(见图23d)：利用热氧化方法、LPCVD方法或这两种方法相结合在如上构成的装置整个表面上形成由硅氧化层组成的绝缘层210。堆叠绝缘层208和绝缘层210被形成为一体，和绝缘层209与绝缘层210型成一体。
步骤5(见图24e)：在经过上述步骤形成的装置的整个表面上形成将变成控制栅207的搀杂多晶硅层218。
步骤6(见图24f)：在将光致抗蚀剂覆盖在上述装置的整个表面之后，使用一般的光刻技术形成将被用于形成控制栅207的蚀刻掩摸219。
步骤7(见图24g)：通过使用蚀刻掩摸219进行异向蚀刻，对搀杂多晶硅层218进行蚀刻并形成控制栅207。然后去除蚀刻掩摸219。
步骤8(见图25h)：在利用光致抗蚀剂覆盖经过上述步骤形成的装置整个表面之后，使用一般光刻技术形成用于将被用于形成源区203的离子注入220的掩摸。使用一般的离子注入方法，磷离子(P｀)被注入硅基片202的表面从而形成源区203。然后去除用于离子注入220的掩摸。
此时，应当形成用于离子注入220的掩摸以便覆盖至少将变成漏区204的硅基片202上的一个区域。用于离子注入220的掩摸应当被形成的不超过浮栅206。其结果是源区203的位置由浮栅203的边缘位置规定。
步骤9(见图25i)：在将光致抗蚀覆盖在上述步骤组成装置的整个表面上之后，使用一般的光刻技术形成将被用于形成漏区204的用于离子注入221的掩摸。使用一般的离子注入方法，砷离子(As+)被注入硅基片202的表面从而形成漏区204。
用于离子注入221的掩摸应当被形成以便覆盖至少源区203和不超过控制栅207。其结果是漏区204的位置由选择栅极211一侧上的控制栅207的边缘位置规定。
在去除用于离子注入221的掩摸之后，存储单元阵列302完成。
使用分割栅型存储单元201的闪速EEPROM存在下述问题。
(1).由于将被用于形成控制栅207的蚀刻掩摸219的非准直性，将会在每个存储单元的写入特性中发生波动。
如图26a所示，在上述的步骤6中，如果将被用于形成控制栅207的蚀刻掩摸219相对于存储单元201a和201b的相对位置从原始指定的位置移动，那么，在上述步骤7中形成的控制栅207的形状将不与用于存储单元201a和201b的相同。
当在上述步骤9中利用离子注入方法形成漏区时，漏区204的位置是由选择栅211一侧内的控制栅的边缘位置规定的。
因此，如图26a所示，如果蚀刻掩摸219的位置被从原始指定位置移动，存储单元201a和201b的沟道区205的长度L1和L2(沟道长度)不相同，如图26b所示。但是，虽然蚀刻掩摸219的位置被从原始指定位置移动，所述掩摸的宽度并没有变化。因此，虽然控制栅207的形状不相同，但该控制栅的宽度保持为常数。例如，如果蚀刻掩摸的位置219向存储单元201b移动，则存储单元201b的沟道长度L2短于存储单元201a的沟道长度L1。
如果沟道长度L1和L2不同，那么，沟道区205的电阻值也不同。因此，在写操作过程中的单元电流值也不同。换言之，较长的沟道长度将导致较大的沟道区电阻和在写操作中的较小单元电流。如果在写操作过程中流动的单元电流不同，热电子产生的速率也不同。其结果是存储单元201a和201b的写入特性也不同。
(2).为避免上述(1)所述的问题，不对存储单元201进行密致。
当设计分割栅型存储单元201时，应当考虑栅极201或207中每一个的对准精度以及图案规律精度。把这些因素考虑在内，栅极206和207以及沟道区203和204应当被置位得彼此之间具有某些自由空间。但是，在当前高密度半导体生产技术中，当处理近似0.5μm宽的线时，图案规律精度可以高达0.05μm，而对准精度可以高达0.1-0.2μm。换言之，在分割栅型存储单元201中，栅极206和207的对准精度避免了密致存储单元201。
(3).密致分割栅型存储单元201比密致堆叠栅型存储单元201更加困难。
在堆叠栅型存储单元201中，浮栅和控制栅的宽度相等，和两个栅极在没有位移的情况下被堆叠在一起。另一方面，在分割栅型存储单元201中，控制栅207的一部分被布置在沟道区205的上方从而形成了一个选择栅211。因此，在分割栅型存储单元201中，由于选择栅211的占用区域而使所述元件的占用区域大于堆叠栅型存储单元201。换言之，虽然分割栅型存储单元不具有过擦除的问题，但是，由于上述(2)和(3)所描述的问题，与堆叠栅型存储单元201相比更难于集成化。
(4).从结构和生产花费时间上来讲，使用分割栅型存储单元201的存储单元阵列302更复杂。
本发明试图解决上述问题和具有下述目的：
1).提供一种在写操作中没有波动的晶体管，这种晶体管具有密致能力、没有过擦除问题且结构简单；
2).提供使用这种晶体管的晶体管阵列和它的生产方法；
3).提供使用这种晶体管作为存储单元的非易失性半导体存储器；
4).提供使用这种晶体管阵列作为存储单元阵列的非易失性半导体存储器。
涉及本发明并包括其中被注入电荷的浮栅的晶体管包括在半导体基片上形成的两个源-漏区、在半导体基片上的一个绝缘层、在绝缘层上彼此靠近形成并置于两个源-漏区之间的两个浮栅和置于两个浮栅上层的公共控制栅，其中，在浮栅和半导体基片之间的电容被设置得大于在该浮栅和控制栅之间的电容。
所述晶体管可以包括由第一和第二源-漏区组成的一个半导体基片、布置在第一和第二源-漏区之间的沟道区、在半导体基片上的栅绝缘层、布置在靠近第一源-漏区并在栅绝缘层上形成的第一浮栅、布置在靠近第一浮栅和靠近第二源-漏区并在栅绝缘层上形成的第二浮栅、布置在第一和第二浮栅上的绝缘层、和在该绝缘层上的控制栅，其中，在所述浮栅和半导体基片之间的电容被设置得大于在该浮栅和控制栅之间的电容。
在这种晶体管中，第二源-漏区的结构与第一源-漏区对称，而第二浮栅的尺寸和形状可以与第一浮栅的尺寸和形状相同。
这种晶体管还可以包括在第一和第二浮栅上部内的突起部分。
晶体管还可以包括从控制栅延伸并置于第一和第二浮栅之间的栅绝缘层上的选择栅极。
在另一个这种晶体管中，当通过注入电荷在所述第二浮栅中写入数据时，将被存储在第一浮栅中的预定电荷量被建立以使写入数据所需要的单元电流在第二浮栅中流过。
在另一个上述这种晶体管中，当通过注入电荷在第二浮栅中写入数据时，单元电流从第二源-漏区流向第一源-漏区，由于经过一个电容在第二源-漏区和第二浮栅之间的耦合而在沟道区和第二浮栅之间建立一个高电位场，沟道区中的电荷被加速从而变成热电子，通过在第二浮栅中的热电子注入，电荷被存储在第二浮栅中，借此，与电荷相应的数据被写入并存储。
在另外一个这种晶体管中，当通过注入电荷在第二浮栅写入数据时，第一源-漏区经过一个恒流源接地，低于第一电压的第二电压被施加给第二源-漏区，单元电流从第二源-漏区流到第一源-漏区，第二浮栅的电位经过一个电容在第二源-漏区和第二浮栅之间的耦合被抬高，在沟道区和第二浮栅之间建立起一个高电位场，沟道区中的电子被加速变成热电子，通过将热电子注入到第二浮栅，电荷被存储在第二浮栅中，借此将与电荷对应的数据写入，通过经过在第一源-漏区和第一浮栅之间的一个电容的耦合，第一浮栅的电位被提高，但是，由于第一浮栅的低电位，热电子基本上不被注入第一浮栅。
在另一个这种晶体管中，通过调节所述的单元电流和向第二浮栅的电子注入时间调节存储在第二浮栅的电荷，和存储在第二浮栅中的电荷被设置成一个较小值，因此不会发生重写状态。
在另一个这种晶体管中，通过调节所述的单元电流和向第二浮栅的热电子注入时间调节存储在第二浮栅的电荷，且存储在第二浮栅中的电荷被设置成很大值，从而将发生重写状态，第一浮栅的栅长度或所述基片的杂质浓度的至少一个被设置，从而使与所述单元电流对应的某个值漏电流流经在第一浮栅下的沟道区。
在另一个这种晶体管中，由于经过一个电容在第一源-漏区和第一浮栅之间的耦合，其上叠加有第一浮栅的沟道区被建立成导通状态，而不必考虑存储在第一浮栅中电荷状态，和在从第一源-漏区流到第二源-漏区的单元电流的基础上读出存储在第二浮栅中的数据。
在另一个这种晶体管中，由于经过一个电容在第一源-漏区和第一浮栅之间的耦合，其上叠加有第一浮栅的沟道区保持导通状态，而不必考虑存储在第一浮栅中的电荷状态，在擦除模式下其上叠加有第二浮栅的沟道区被建立为导通状态，在写模式下其上叠加有第二浮栅的沟道区变得接近于断开状态，和通过在第一源-漏区和第二源漏区之间流过的单元电流值的基础上判断第二浮栅的写入状态或擦除状态读出存储在第二浮栅中的数据。
在另一个这种晶体管中，第三电压被施加到第一源-漏区，低于第三电压的第四电压被施加到第二源-漏区，第五电压被施加到控制栅，通过经过在第一源-漏区和第一浮栅之间的一个电容的耦合第一浮栅的电位被升高，其上叠加有第一浮栅的沟道区被置于导通状态而不考虑存储在第一浮栅内的电荷的状态，其上叠加有在擦除模式下没有存储电荷的第二浮栅的沟道区被置于导通状态，其上叠加有在写模式下存储了电荷的第二浮栅的沟道区被置于接近断开状态，通过在第一源-漏区和第二源-漏区之间流过的单元电流值的基础上判断写入状态或擦除状态读出存储在第二浮栅中的数据。
在另一个这种晶体管中，第六电压被施加到第一和第二源-漏区上，小于第六电压的第七电压被施加到控制栅上，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本保持在第六电压，控制栅和第一和第二浮栅之间的电位差很大，在控制栅和第一和第二浮栅之间建立一个高电位电场，从而在其间流过一个Fowler-Nordheim隧道电流，第一和第二浮栅中的电子然后被推向控制栅，存储在第一和第二浮栅中的数据被擦除。
在另一个这种晶体管中，第六电压被施加到第一和第二源-漏区，高于第六电压的第七电压被施加到控制栅，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本保持在第六电压，控制栅和第一和第二浮栅之间的电位差很大，在控制栅和第一和第二浮栅之间建立高电位电场，从而在其间流过一个Fowler-Nordheim隧道电流，在第一和第二浮栅中的电子被从它的突出部分转移到控制栅，存储在第一和第二浮栅中的数据被擦除。
由多个涉及本发明并布置在一个矩阵中的晶体管组成的晶体管阵列包括布置在所述矩阵中的多个晶体管、多个用于使所述晶体管被布置在所述矩阵当中和使所述晶体管的控制栅朝向该矩阵列布置的字线和用于使该晶体管的源-漏区朝向所述矩阵行公共连接的位线，所述晶体管包括在半导体基片上形成的两个源-漏区；在所述半导体基片上的一个绝缘层；在所述绝缘层上彼此靠近形成并位于两个源-漏区之间的两个浮栅和置于两个浮栅上层上的公共控制栅。
每个朝向列布置的晶体管可以具有一对独立于相邻晶体管位线的位线。
所述晶体管阵列可以被分成多个列单元块和在每个单元块中由朝向列布置的一对晶体管共享的源-漏区可以经过一个位线连接。
上述晶体管阵列可以包括多个局部短位线，利用该局部短位线，晶体管阵列可以被分成多个行单元块和朝向每个单元块行布置的晶体管源-漏区被共同连接和全局位线对应于每个局部短位线，因此，每个局部短位线经过转换元件与每个单元块中的每个全局位线连接。
在这种晶体管阵列中，连接到公共字线的每个晶体管的浮栅可以串联布置以形成AND-NOR型结构，其中，其电路与公共连接位线平行布置。
用于制造涉及本发明并包括其中被注入有电荷的浮栅的晶体管的方法包括下述步骤；在半导体基片上形成一个栅绝缘层；在所述栅绝缘层上形成第一导电层；通过蚀刻第一导电层在半导体基片上模制彼此平行的第一和第二浮栅；通过掩蔽在从第一浮栅到第二浮栅的所述区域之后注入杂质离子在半导体基片上形成第一和第二源-漏区；在所述绝缘层上形成第二导电层；使用第二导电层模制控制栅；和在按序对第二导电层、绝缘层和第一导电层进行蚀刻之后，使用第一导电层模制第一和第二浮栅。
其中具有以矩阵形式布置的涉及本发明的其它多个存储单元的存储阵列包括多个存储单元、用于使存储单元布置在所述矩阵中间和使朝向所述矩阵列布置的存储单元的控制栅被共同连接的字线，用于共同连接朝向所述矩阵行布置的存储单元源-漏区的位线，所述存储单元包括两个在半导体基片上形成的源-漏区，一个在半导体基片上形成的绝缘层，一个在所述绝缘层上彼此靠近形成并位于两个源-漏区之间的浮栅，和一个位于两个浮栅上层上的公共控制栅。
用于制造涉及包括被注入电荷的其它浮栅的本发明非易失性存储单元的方法包括在半导体基片上形成栅绝缘层的步骤；在该栅绝缘层上形成第一导电层的步骤；通过蚀刻第一导电层在半导体基片上模制彼此平行的第一和第二浮栅的步骤；在掩蔽从第一浮栅到第二浮栅的所述区域之后通过杂质离子注入在所述半导体基片上形成第一和第二源-漏区的步骤；在所述浮栅上形成形成一个绝缘层的步骤；在所述绝缘层上形成第二导电层的步骤；使用第二导电层模制控制栅的步骤；和在按这个顺序对第二导电层、绝缘层和第一导电层进行蚀刻之后使用第一导电层模制第一和第二浮栅的步骤。
在涉及本发明的另一个晶体管中，当通过注入电荷使数据被写入第二浮栅时，将被存储在第一浮栅中的预定电荷量被建立，从而流过向第二浮栅写入数据所需要的单元电流。
在涉及本发明的再一个晶体管中，当通过注入电荷使数据被写入第二浮栅时，将被存储在第一浮栅中的预定电荷量被建立，从而流过向第二浮栅写入数据所需要的单元电流。
上述晶体管阵列中的晶体管还可以包括其结构与第一源-漏区对称的第二源-漏区和其形状和尺寸与第一浮栅的形状和尺寸完全相同的第二浮栅。
在所述晶体管阵列中的这种晶体管还可以包括在第一和第二浮栅上面部分中的突起部分。
在所述晶体管阵列中的这种晶体管还可以包括从控制栅延伸并置于第一和第二浮栅之间栅绝缘层上的一个选择栅。
在所述晶体管阵列的这种晶体管中，当通过注入电荷使数据被写入所述第二浮栅时，将被存储到第一浮栅中的预定电荷量被建立，从而在第二浮栅中流过写入数据所需要的单元电流。
在所述晶体管阵列的另一个晶体管中，当通过注入电荷使数据被写入所述第二浮栅时，从第二源-漏区向第一源-漏区流过一个单元电流，由于经过在第二源-漏区和第二浮栅之间一个电容的耦合，是所述沟道区和第二浮栅之间建立起一个高电位场，沟道区中的电子被加速变成热电子，通过在第二浮栅中注入的热电子，电荷被存储在第二浮栅中，借此，与该电荷相应的数据被写入并被存储。
在所述晶体管阵列的另一个这种晶体管中，当通过注入电荷使数据被写入所述第二浮栅中时，第一源-漏区经过一个恒流源接地，低于第一电压的第二电压被施加给第二源-漏区，单元电流从第二源-漏区流向第一源-漏区，经过在第二源-漏区和第二浮栅之间一个电容的耦合第二浮栅处地点为被提高，在沟道区和第二浮栅之间建立起一个高电位场，沟道区内的电子被加速变成热电子，通过向第二浮栅注入热电子，电荷被存储在第二浮栅中，借此，与所述电荷对应的数据被写入并被存储。经过在第一源-漏区和第一浮栅之间一个电容的耦合第一浮栅的电位被提高，但是，由于第一浮栅的低电位，热电子基本不被注入第一浮栅。
在所述晶体管阵列的再一个这种晶体管中，通过调节所述单元电流和向第二浮栅注入热电子的时间调节存储在第二浮栅中的电荷，存储在第二浮栅中的电荷被建立为很小值，所以不会有重写状态发生。
在所述晶体管阵列的另一个这种晶体管中，由于经过在第一源-漏区和第一浮栅之间一个电容的耦合使其上叠加有第一浮栅的沟道区进入导通状态，此时不必考虑存储在第一浮栅中电荷的状态。存储在第二浮栅中的数据在从第一源-漏区流向第二源-漏区单元电流的基础上被读出。
在所述晶体管阵列的另一个这种晶体管中，由于经过在第一源-漏区和第一浮栅之间的一个电容的耦合，其上叠加有第一浮栅的沟道区保持在导通状态而不必考虑存储在第一浮栅中电荷的状态，在擦除模式下其上叠加有第二浮栅的沟道区被置于导通状态，在写模式下其上叠加有第二浮栅的沟道区被置于断开状态，通过在第一源-漏区和第二源-漏区之间流过单元电流值的基础上判断第二浮栅处于写入状态还是擦除状态读出存储在第二浮栅内的数据。
在所述晶体管阵列的另一个这种晶体管中，第三电压被施加到第一源-漏区，低于第三电压的第四电压被施加给第二源-漏区，第五电压被施加给控制栅，通过经过在第一源-漏区和第一浮栅之间一个电容的耦合，第一浮栅的电位被升高，其上叠加有第一浮栅的沟道区被置于导通状态而不必考虑存储在第一浮栅内的电荷状态，其上叠加有在擦除模式下没有存储电荷的第二浮栅的沟道区被置于导通状态，其上叠加有在写模式下存储了电荷的第二浮栅的沟道区被置于断开状态，和通过在第一源-漏区和第二源-漏区之间流过的单元电流值的基础上判断第二浮栅处于写入状态或擦除状态读出存储在第二浮栅内的数据。
在所述晶体管阵列的另一个这种晶体管中，第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与第一和第二源-漏区牢固地耦合在一起，所以，第一和第二浮栅的电位基本保持在第六电压，控制栅和第一和第二浮栅之间的电位差较大，在控制栅和第一和第二浮栅之间建立起一个高电位场，从而导致在其间流过一个Fowler-Nordheim隧道电流，第一和第二浮栅中的电子被推向控制栅，和存储在第一和第二浮栅中的数据被擦除。
在所述晶体管阵列的另一个这种晶体管中，第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本被保持在第六电压，控制栅和第一和第二浮栅之间的电位差很大，因而在控制栅和第一和第二浮栅之间建立起一个高电位场，导致在其间有一个Fowler-Nordheim隧道电流流过，在所述第一和第二浮栅中的电子然后转移到控制栅，存储在第一和第二浮栅中的数据被擦除。
涉及其中通过将电荷注入到浮栅的本发明的半导体存储器包括两个在半导体基片上形成的源-漏区；一个在半导体基片上形成的绝缘层；两个在所述绝缘层上彼此靠近形成并位于两个源-漏区之间的浮栅；和置于两个浮栅上层的公共控制栅，其中，通过将注入到浮栅中的电荷推到控制栅擦除数据。
上述半导体存储器还可以包括与第一源-漏区结构对称的第二源-漏区，和形状与尺寸与第一浮栅的形状与尺寸完全相同的第二浮栅。
上述半导体存储器还可以包括在第一和第二浮栅上层内的突起部分。
上述半导体存储器还可以包括从控制栅延伸并置于第一和第二浮栅之间的一个选择栅。
在一个这种半导体存储器中，当通过注入电荷将数据写入第二浮栅时，将被存储在第一浮栅中的预定电荷被建立，从而在第二浮栅中流过写入数据所需的单元电流。
在另一个这种半导体存储器中，当通过注入电荷将数据写入第二浮栅时，单元电流从第二源-漏区流向第一源-漏区，由于经过在第二源-漏区和第二浮栅之间的一个电容的耦合，在沟道区和第二浮栅之间建立起一个高电位场，所述沟道区中的电子被加速变成热电子，通过在第二浮栅中注入热电子，电荷被存储在第二浮栅中，借此使与该电荷对应的数据被写入和存储。
在另一个这种半导体存储器中，当通过注入电荷将数据写入第二浮栅时，第一源-漏区经过一个恒流源接地，低于第一电压的第二电压被施加给第二源-漏区，一个单元电流从第二源-漏区流向第一源-漏区，通过在第二源-漏区和第二浮栅之间一个电容的耦合，在第二浮栅处的电位被提高，在所述沟道区和第二浮栅之间建立起一个高电位场，所述沟道区中的电子被加速变成热电子，通过向第二浮栅注入热电子使电荷被存储在第二浮栅中，借此与该电荷对应的数据被写入和存储，经过在第一源-漏区和第一浮栅之间的一个电容的耦合，第一浮栅的电位被提高，但是由于第一浮栅的低电位，基本上没有热电子被注入第一浮栅。
在另一个这种半导体存储器中，通过调节所述单元电流和向第二浮栅注入热电子的时间来调节存储在第二浮栅中的电荷，存储在第二浮栅中的电荷被置于很小值，因此不会有重写状态存在。
在另一个这种半导体存储器中，由于经过在第一源-漏区和第一浮栅之间的一个电容的耦合，其上叠加有第一浮栅的沟道区进入导通状态而不必考虑存储在第一浮栅内的电荷的状态，在从第一源-漏区流向第二源-漏区的单元电流的基础上读出存储在第二浮栅中的数据。
在另一个这种半导体存储器中，由于经过在第一源-漏区和第一浮栅之间的一个电容的耦合，其上叠加有第一浮栅的沟道区保持在导通状态而不必考虑存储在第一浮栅中电荷的状态，在擦除模式下其上叠加有第二浮栅的沟道区被置于导通状态，在写模式下其上叠加有第二浮栅的沟道区被置于断开状态，通过根据在第一源-漏区和第二源-漏区之间流过的单元电流判断第二浮栅处于写入状态或擦除状态读出存储在第二浮栅中的数据。
在另一个这种半导体存储器中，第三电压被施加给第一源-漏区，低于第三电压的第四电压被施加给第二源-漏区，第五电压被施加给控制栅，经过在第一源-漏区和第一浮栅时间一个电容的耦合，第一浮栅的电位被升高，其上叠加有第一浮栅的沟道区被导通状态而不必考虑存储在第一浮栅中电荷的状态，擦除模式下其上叠加有没有存储电荷的第二浮栅的沟道区被置于导通状态，写模式下其上叠加有已经存储电荷的第二浮栅的沟道区被置于断开状态，通过根据在第一源-漏区和第二源-漏区之间流过的单元电流值判断第二浮栅处于写模式或擦除模式读出存储在第二浮栅中的数据。
在另一个这种半导体存储器中，第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合，所以第一和第二浮栅的电位基本被保持在第六电压，控制栅和第一和第二浮栅之间的电位差很大，所以在控制栅和第一和第二浮栅之间建立其一个高电位场，导致其间有一个Fowler-Nordheim隧道电流流过，第一和第二浮栅中的电子被推向控制栅，借此擦除存储在第一和第二浮栅中的数据。
在另一个这种半导体存储器中，第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅和第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本保持在第六电压，控制栅和第一和第二浮栅之间的电位差很大，所以在控制栅和第一和第二浮栅之间建立起一个高电位场，导致在其间有一个Fowler-Nordheim隧道电流流过，存储在第一和第二浮栅中的电子被转移到控制栅，存储在第一和第二浮栅中的数据被擦除。
图1a示出了沿图1b线Y-Y剖开的本发明的剖面图，图1b是一个俯视图。
图2示出了包括根据本发明包括所述晶体管的存储器阵列的略图。
图3示出了本发明在写模式下的一个剖面。
图4示出了包括本发明晶体管存储器阵列处于写模式下的略图。
图5示出了本发明在读模式下的一个剖面。
图6示出了根据本发明在读模式下包括所述晶体管的存储器阵列的略图。
图7示出了本发明擦除模式下的略图。
图8示出了根据本发明在擦除模式下包括所述晶体管的存储器阵列的略图。
图9a和9b示出了涉及沿在图9a-1和图9b-1中Y-Y线切开的第一实施例的存储器阵列的剖面，图9a-1和9b-1是它的俯视图。
图10c和10d示出了沿图10c-1和10d-1中线Y-Y切开的本发明的一个剖面，图10c-1和图10d-1是它的俯视图。
图11e和11f示出了沿图11e-1和11f-1中线Y-Y切开的本发明的一个剖面，图11e-1和图11f-1是它的俯视图。
图12g和12h示出了沿图12g-1和12h-1中线Y-Y切开的本发明的一个剖面，图12g-1和图12h-1是它的俯视图。
图13示出了一个晶体管阵列的略图。
图14示出了一个晶体管阵列的略图。
图15示出了一个晶体管阵列的略图。
图16示出了一个晶体管阵列的略图。
图17示出了一个晶体管阵列的略图。
图18示出了一个存储单元的剖面。
图19示出了传统结构晶体管的一个剖面。
图20a示出了沿图20b中线X-X切开的传统晶体管的一个剖面，图20b它的俯视图。
图21示出了传统结构晶体管阵列的略图。
图22a示出了传统结构晶体管写模式下的略图。
图22b示出了传统结构晶体管读模式下的一个剖面。
图22c示出了传统结构晶体管擦除模式下的一个剖面。
图23a、23b、23c、23d、24e、24f、24g、25h、25i、26a和26b示出了根据本发明的晶体管的制造处理。
(第一实施例)
下面，参照附图描述本发明的第一实施例。
图1a示出了在使用本发明存储单元1的闪速EBPROM101中的存储单元阵列102。
存储单元1(晶体管)包括两个源-漏区3、一个沟道区4、两个浮栅5和6以及一个控制栅7。
在P型多晶硅基片2上形成N型源-漏区3。在沟道区4上彼此对称布置的两个源漏区之间，两个形状和尺寸相同的浮栅5和6被彼此靠近地布置在栅绝缘层8上。在浮栅5和6上，控制栅7位于都是利用LOCOS方法形成的绝缘层9和绝缘层10上。通过绝缘层9，浮栅5和6中的每一个的上层部分都具有突起部分5a和6a。控制栅7的一部分位于绝缘层8和10上沟道区4的上方，并形成一个选择栅11。选择晶体管12包括选择栅11和所述选择栅11位于其间的源-漏区3。换言之，存储单元包括两个晶体管和在这两个晶体管之间形成的选择晶体管12，这两种晶体管串联布置，所述晶体管包括浮栅5和6、控制栅7和源-漏区3。
存储单元阵列(晶体管阵列)102包括在所述基片2上形成的多个存储单元。为了减少在基片2上的占用区域，彼此相邻的存储单元1共享源-漏区3。
图1b是存储单元阵列102的部分平面视图，图1a是沿图1b中线Y-Y切开的剖视图。
在所述基片2上形成用于隔开每个存储单元1元件的场绝缘层。
图1b中垂直布置的存储单元的源-漏区3被共享和形成多个公共位线。在图1b中垂直布置的存储单元控制栅7被共享并形成公共多个字线。
图2示出了使用存储单元1的闪速EEPROM101的整个结构。
存储单元阵列102由布置成矩阵的多个存储单元1组成。布置成列的存储单元1的控制栅形成多个公共字线WL1-WLn。布置成行的存储单元1的源-漏区3形成多个公共位线BL1-BLn。
换言之，存储单元阵列102具有AND-NOR型结构，它具有串联布置并连接到公共字线WL1-WLn的存储单元1的浮栅5和6，所述浮栅的电路被连接到公共位线BL1-BLn。
字线WL1-WLn中的每一个都被连接到行译码器103，位线BL1-BLn中的每一个都被连接到列译码器104。
由外部源规定的行和列地址被输入给地址端子105。行和列地址被从地址端子105经过地址缓冲器106传输给地址锁存器107。在由地址锁存器107锁存的地址当中，行地址被传输给行译码器，而列地址被传输给列译码器。地址锁存器107可以被省略。
行地址译码器103选择与由地址锁存器107锁存的行地址对应的字线WL1-WLn中的一个(例如WLm，未示出)，和控制每个字线WL1-WLn的电位与后述的操作模式对应。换言之，在每个存储单元1中的控制栅7的电位是由字线WL1-WLn的电位控制的。
为了选择与由地址锁存器107锁存的列地址对应的位线BL1-BLn中的一个(例如BLm，未示出)，列地址译码器104控制每个位线BL1-BLn的电位或打开状态与后述的操作模式对应。换言之，通过控制位线BL1-BLn的电位或打开状态，可以控制在每个存储单元1中源-漏区3的电位或打开状态。
由外部源规定的数据被输入给数据端子108。该数据经过输入缓冲器109从数据端子108传输给列译码器104。列译码器104控制每个位线BL1-BLn的电位或打开状态与所述数据对应，这将在后面描述。
从任一存储单元1读出的数据经过列译码器104从位线BL1-BLn传输给读出放大器110。读出放大器110是一个电流读出放大器。列译码器104将如此选择的位线BL1-BLn连接到读出放大器110。由读出放大器110识别的数据从输出缓冲器111经过数据端子108施加到输出端。
上述电路(103-111)的操作是由控制核心电路112控制的。
下面结合图3-8描述闪速EEPROM101的每种操作模式(写入、读出和擦除)。图3、5和7示出了图1a的主要部分。而图4、6和8示出了图2的主要部分。
(a).写操作(见图3和4)
下面解释选择其中存储单元被连接到字线WLm和位线BLm和BLm+1的交点(此后称之为“1m(m)”)上和数据被写到存储单元1m(m)5和6的浮栅中的浮栅6上的情况。
与比存储单元1m(m)中其它源-漏区3更靠近浮栅5的源-漏区3(此后称之为3(a))对应的位线BLm经过一个设置在读出放大器110中的恒流源接地。所述位线的电压被设置为1.2伏。
与比存储单元1m(m)中其它源-漏区3更靠近浮栅6的源-漏区3(此后称之为3(b))对应的位线BLm+1的电位设置为10伏。
与除了被选择存储单元1m(m)以外的存储单元1的源-漏区3对应的位线(BL1，…，BLm-1，BLm-2，…，BLn)的电位被设置为3伏。
与存储单元1m(m)的控制栅7对应的字线Wlm的电位被设置为2伏。
与除了被选择存储单元1m(m)以外的存储单元1的控制栅7对应的字线的电位被设置为0伏。
在存储单元1m(m)中，选择晶体管12的阈值电压Vth近似为0.5伏。因此，在存储弹元1m(m)中，源-漏区3a中的电子以反相状态运动到它的沟道区4。其结果是一个单元电流Iw从源-漏区3b流向源-漏区3a。由于源-漏区3b的电位是10伏，经过源-漏区3b和浮栅6之间一个电容的耦合，浮栅6的电位被抬高接近10伏。因此，在沟道区4和浮栅6之间建立起一个高电位场。其结果是沟道区4中的电子被加速变成热电子并被注入浮栅6，如图3的箭头C所示。结果，电荷被存储在存储单元1m(m)的浮栅6中，和一位数据被写入并存储在其中。
经过源-漏区3和浮栅5之间一个电容的耦合，浮栅的电位被抬高并变得接近1.2伏。但是，热电子决不会被如此低的电位注入。换言之，在存储单元1m(m)中，热电子只被注入浮栅6。
热电子还在连接到字线WLm和位线BLm-1和BLm的交点(此后称之为1m(m-1))的存储单元1的源-漏区之间流过。但是，在存储单元1m(m-1)中，由于与位线BLm-1对应的源-漏区3的电位是3伏，所以，浮栅5和6的电位将决不会升高。因此，热电子决不会注入存储单元1m(m-1)的浮栅5和6，和没有数据被写入到存储单元1m(m-1)上。
在连接到字线WLm和位线BLm+1和BLm+2的交点(此后称之为1m(m+1))的存储单元1中，与位线BLm+2对应的源漏区3的电位是3伏，该电位高于控制栅7(字线MLm)的电位(2伏)。因此，在它的源-漏区3之间没有单元电流流过。其结果是没有热电子被注入存储单元1m(m+1)的浮栅5和6，和其上没有数据被写入。
与上述存储单元1m(m+1)同样原因，没有数据被写入除了存储单元1m(m)、1m(m-1)和1m(m+1)以外的连接到字线Wlm上的存储单元。
因此，如上所述的写操作只在被选择存储单元1m(m)的浮栅5和6上执行。
通过使在源-漏区3a和3b之间并在写操作期间(热电子注入存储单元1m(m)浮栅6的时间)流动的单元电流Iw的值最佳化，存储在存储单元1m(m)浮栅6中的电荷被最佳化。
具体地说，存储在存储单元1m(m)浮栅6中的电荷被建立得少于将被存储在传统存储单元201浮栅206中的电荷，所以，不会有重写状态被建立。在写操作中，传统存储单元102的源-漏区203的电位被设置位12伏，而本实施例存储单元1m(m)中源-漏区3b(位线BLm-1)的电位被设置位10伏，以避免重写状态发生。
当数据被写入浮栅6上时，数据还可以被写入1m(m)存储单元的浮栅5。在这种情况下，如果在浮栅5中已经存储了大量的电荷去建立所述重写状态，浮栅5下面的沟道区完全变成断开状态，这样，在源-漏区3a和3b之间没有单元电流Iw流过。因此，当以与浮栅6相同的方式将数据写入到浮栅5上时，将被存储在浮栅5上的电荷被建立得很小，从而不会建立重写状态。在这种方式下，即使在浮栅5上写入数据时，浮栅5下的沟道区也决不会变得完全断开，在源-漏区3a和3b之间会有单元电流Iw流过。
换言之，将被存储在浮栅6中的电荷被预先建立得很小，所以，流过将数据写入浮栅5上所需的单元电流Iw。
当数据被写到存储单元1m(m)的浮栅5上时，与源漏区3b对应的位线BLm+1经过恒流源110a接地和与源-漏区3a对应的位线BLm的电位被设置为10伏。其它位线的状态与数据被写入存储单元1m(m)浮栅6上的情况相同。
因此，这个写操作可以在所选择存储单元1的浮栅5或6的每一个中执行。
(b).读操作(见图5和6)
下面解释选择存储单元1m(m)，和在它的浮栅5和6中，数据被从浮栅6中读出的情况。
与存储单元1m(m)源-漏区3a对应的位线BLm的电位被设置为3伏。
与存储单元1m(m)源-漏区3b对应的位线Blm+1的电位被设置为0伏。
与存储单元1中除了所选择存储单元1m(m)以外源-漏区3对应的其它位线(BL1…BLm-1，BLm-2…BLn)被设置为打开状态。
与存储单元1m(m)控制栅7多应的字线Wlm的电位被设置为4伏。与存储单元1中除了所选择存储单元1m(m)中以外控制栅7对应的其它字线WL1…WL+1，WL+2…Wln的电位被设置为0伏。
在存储单元1m(m)中，如果源-漏区3a的电位被设置为3伏，由于经过在源-漏区3a和浮栅5之间一个电容的耦合使浮栅5的电位被抬高到近似3伏。其结果是，浮栅5下的沟道区变成导通状态而不必考虑存储在浮栅5中的电荷状态。另一方面，电荷在写模式下存储到浮栅6中，因此，在擦除模式下浮栅6下面的沟道区4处于导通状态，而在写模式下浮栅6下面的沟道区4接近处于关闭状态。
因此，当4伏电压被施加到控制栅7上时，在擦除模式下从源-漏区3a流向源-漏区3b的单元电流Ir变得比在写模式下大。
通过使用读出放大器110检测单元电流Ir的值，可以读出存储在存储单元1m(m)浮栅6中的数据。例如，如果浮栅6处于擦除模式，那么，通过使数据值为“1”执行读出，而如果浮栅6处于写模式，则通过使数据值为“ 0”读出数据。在这种情况下，可以通过将读出放大器110连接到源-漏区3b上检测单元电流Ir。
如果从存储单元1m(m)的浮栅5中读出数据，与源-漏区3b对应的位线BLm+1的电位被设置为3伏，而与源-漏区3a对应的位线BLm的电位被设置为0伏。其它位线的电位或打开状态与从存储单元1m(m)的浮栅6中读出数据时相同。
换言之，两个数据值(＝1位)、即用于擦除模式的“1”和用于写模式的“0”可以被存储在所选择存储单元1m(m)的浮栅5或6的任一个中并被从中读出。
(c).擦除操作(见图7和8)
下面解释擦除存储在连接到字线WLm上所有存储单元的浮栅5和6中的数据的情况。
所有位线BL1-BLn的电位都被设置为0伏。
字线WLm的电位被设置为15伏。除了字线WLm以外的其它字线(WL1...WLm+1，WLm+2…WLn)的电位被设置为0伏。
在源-漏区3a、3b、基片2中每一个和浮栅5和6中每一个之间的电容都大于在控制栅7和浮栅5和6之间的电容。换言之，浮栅5和6与源-漏区3a和3b以及基片2具有牢固的耦合。因此，如果控制栅7和源-漏区3a或3b的电位分别变成15伏和0伏，浮栅5和6的电位就不会从0伏有较大的变化。因此，控制栅7和浮栅5和6之间的电位差将变得很大，并因此而建立起一个高电位场。
作为一个结果，将有如图7箭头D所示的FN隧道电流流过，浮栅5或6中的电子被推向控制栅7，存储在每个存储单元1中的数据被擦除。
由于浮栅5和6具有突起部分5a和6a，当擦除数据时，存储在浮栅5和6中的电子从突起部分5a和6a转移到控制栅7。因此，电子运动变得自由和存储在浮栅5和6中的电子被有效推出。
通过同时选择多个字线WL1-WLn，可以在连接到所选择字线上的所有存储单元1上执行擦除操作。如上所述，可以通过将存储单元阵列102分成多个由多个字线WL1-WLn规定的块执行能够擦除操作，和通过块擦除数据被称之为块擦除。
下面参照附图9-12解释用于生产存储单元阵列102的方法。在图9-12中，a～h分别是沿Y-Y线切割的a-1～h-1剖面。
步骤1[见图9a和图9a-1]：使用LOCUS方法，在基片2上形成场绝缘层13。在基片2上没有形成绝缘层的部分(元件区)上使用热氧化方法形成氧化硅栅绝缘层8。在栅绝缘层8上形成将变成浮栅5和6的搀杂多晶硅层21。使用LPCVD方法，在搀杂多晶硅层21上形成氮化硅层22。在将光致抗蚀剂涂敷到氮化硅层22整个表面上之后，使用一般的光蚀刻技术，在其上形成蚀刻掩摸23以形成与源-漏区3平行的浮栅5和6。
步骤2[见涂9b和图9b-1]：通过各向异性蚀刻使用蚀刻掩摸23蚀刻氮化硅参层23。然后去除蚀刻掩摸23。使用LOCOS方法，通过利用被蚀刻的氮化硅层作为用于氧化的一个掩摸对搀杂多晶硅层21氧化形成绝缘层9。此时，通过将绝缘层9的边缘插入氮化硅层22形成鸟喙9a。
步骤3[见图10c和图10c-1]：去除氮化硅层22。使用各向异性蚀刻利用绝缘层9作为蚀刻掩摸对搀杂多晶硅层21蚀刻以形成将变成浮栅5和6的层24。层24具有与源-漏区3平行布置的连续浮栅5的刃口(sharp)，和与源-漏区3平行布置的连续浮栅6的刃口。层24的两个侧壁因此将变成浮栅5和6的侧壁。由于在绝缘层9的边缘处具有鸟喙9a，层24的上边缘变成刃口并形成突起部分5a和6a。
步骤4[见图10d和10d-1]：在将光致抗蚀剂涂敷到由上述步骤形成的装置的整个表面之后，利用一般的光蚀刻技术形成用于离子注入25的掩摸以形成源-漏区3。利用一般的离子注入方法通过在基片2的表面上注入N型搀杂离子(含磷离子或含砷离子等)形成源-漏区3。然后去除用于离子注入25的掩摸。
有离子注入25的掩摸将被形成，以便覆盖基片2上没有形成源-漏区和没有突出到层24下面的部分。其结果是由层24的侧壁规定源-漏区3的位置(即，浮栅5和6的边缘位置)。
步骤5[见图11e和11e-1]：利用热氧化或LPCVD方法或这些方法的结合，在经过上述步骤形成的装置的整个表面上形成氧化硅绝缘层10。堆叠绝缘层8和10以及绝缘层9和10被形成为一体。
步骤6[见图11f和11f-1]：在经过上述步骤形成的装置的整个表面上形成将变成控制栅7的搀杂多晶硅层26。
下面是形成搀杂多晶硅层21和26的几种方法：
方法1：当使用LPCVD方法形成搀杂多晶硅时，包括杂质的的气体(gas)和原料气体(material gas)相混合。
方法2：在利用LPCVD方法形成没有搀杂的多晶硅层以后，在其上形成杂质扩散源层(POCI3等)并使所述的杂质扩散源层在所述多晶硅层上扩散。
方法3：在利用LPCVD方法形成没有搀杂的多晶硅层以后，在其中注入杂质离子。
步骤6[见图12g和12g-1]：在将光致抗蚀剂涂敷到经过上述步骤形成的装置的整个表面之后，使用一般的光刻技术形成用于离子注入27的掩摸以形成浮栅5和6以及控制栅7。
步骤7[见图12h和12h-1]：通过各向异性蚀刻利用蚀刻掩摸27同时对搀杂多晶硅层26、绝缘层10、绝缘层9和层24进行蚀刻。利用这个步骤，从搀杂多晶硅层26形成控制栅7，和利用层24形成浮栅5和6。
在去除蚀刻掩摸27之后，存储单元阵列102完成。
如上所述，可以获得下面的功能和效果。
[1]：存储单元1具有两个浮栅5和6。浮栅5和6被彼此靠近地置于两个源-漏区3之间的沟道区4上。浮栅5和6共享一个控制栅7。每个存储单元在浮栅5或6中存储一个数据位，即总共两个数据位。
因此，根据相同的设计规律，存储单元1可以减少在基片2上每位所占据的区域达传统存储单元201占用区域的66％。换言之，与堆叠栅型存储单元比较，存储单元1可以使能高集成度。
[2]：利用布置在列中的存储单元1的控制栅7，形成多个公共字线。换言之，布置在列中的存储单元的控制栅7是连续而不是分割的。
因此，前述现有技术存在的问题(1)完全得以避免。
[3]：由于如[2]所述，不必再考虑浮栅5和6和控制栅7的对准精度，因此，前述现有技术存在的问题[2]得以完全避免。
[4]：在本实施例的步骤7中，通过利用受控蚀刻气体同时对搀杂多晶硅层26、绝缘层20、绝缘层9和层24进行蚀刻，从搀杂多晶硅层26形成控制栅7和从24形成浮栅5和6。
[5]：在存储单元阵列102中，布置在行中的存储单元的源-漏区3形成公共位线BL1-BLn。因此，在存储单元阵列102中，诸如在传统存储单元阵列302中的位接触线214不再需要。
[6]：由于上述[4]和[5]，与传统存储单元阵列302比较，本实施例的存储单元阵列102具有比较简单的结构和容易的制造步骤。
使用所述存储单元1的闪速EEPROM101具有一个选择晶体管12。因此，每个存储单元1都具有选择本身的特性。换言之，即使是在擦除操作过程中从浮栅5和6中推出的电荷太多时，选择晶体管12也能够将沟道区4转换成关闭状态。因此，如果发生过擦除，选择晶体管12也能够对存储单元1的通-断状态进行转换，并使过擦除不会引起任何问题。换句话说，存储单元1中的选择晶体管12可以选择存储单元1的通或断状态。
[8]：为了使在写操作过程中存储在存储单元1浮栅5和6中的电荷最优化，可以采用下术技术：即在存储单元1中不仅可以存储写模式和擦除模式的两个值(＝1位)，而且可以存储大于3(多态存储技术)的值。换言之，在多态存储技术中，必须并不可缺少地通过精确控制存储单元浮栅的电位精确控制写模式。如果使用控制浮栅电位的技术，那么，很容易使写模式下存储在存储单元1浮栅5和6中的电荷最优化。
[9]：在写操作过程中，为避免重写发生，存储单元1m(m)源-漏区3b(位线BLm+1)的电位被设置的低得接近10伏。因此，如果闪速EEPROM101的源电压被降低到3.3伏，那么，电荷泵上的负载很轻，克服低电压变得容易。
另一方面，在传统存储单元201中，在写操作中源-漏区203的电位被设置为12伏。因此，如果闪速EEPROM301的源电压被设置为3.3伏，很难使用电荷泵产生将被施加给源区203的电压(12伏)。因此，需要用于产生所述电压的特殊电路，从而使电略结构变得复杂。
[10]：存储单元1中沟道区4的长度大于传统存储单元201沟道区205的长度。因此，沟道区4的击穿电压高于沟道区205的击穿电压。其结果是在写操作中，数据不容易被写到除所选择存储单元1浮栅以外的存储单元1的浮栅上，并必然地获得上述写操作的功能和效果。
[11]：在读操作中，当利用读出放大器110检测存储单元1中的单元电流Ir的值时，可以使用多态存储技术。换句话说，在多态存储技术中，必须和不可避免地要精确检测读操作中的单元电流。使用单元电流检测技术，读操作中存储单元1中单元电流Ir的值能够被精确检测。
[12]：在写操作中，将被存储在存储单元1浮栅5和6中的电荷被建立得很小以避免重写状态。结果，在擦除操作中，从浮栅5和6推向控制栅7的电子量也变得很小。
[13]：在存储单元1浮栅5和6的上面部分形成有突起部分5a和6a。在擦除操作中，浮栅5和6中的电子跳出并从前述突起部分运动到控制栅7。
另一方面，在传统存储单元201中，在擦除操作中，浮栅206中的电子跳出并只从突起部分206a运动到控制栅207。
因此，如果存储在浮栅5和6以及206中的电荷相同，那么，从存储单元1一个突起部分中泵出的电子量小于从存储单元201泵出的电子量。
[14]：由于上述[12]和[13]，经过绝缘层10的电子数量被减少。
在已知技术中，问题在于存储单元201的工作寿命由于电子在擦除操作中经过绝缘层210而被缩短。
换句话说，在上述形成绝缘层的现有技术步骤4的较早级处，由于自然氧化层或结构转换层形成一个杂质氧化硅层。在这个杂质氧化硅层中，不仅包括形成纯氧化硅的O-Si-O键，而且还包括不形成O-Si-O键的悬挂键。
换句话说，在现有技术中从上述步骤3移动到步骤4的期间，浮栅206的侧壁暴露在含有氧气的空气中，这导致在浮栅206的侧壁表面上形成一个自然氧化层。该自然氧化层包括不形成O-Si-O键的悬挂键。
结构转换层存在于由多晶硅层组成的浮栅206和由氧化硅层组成的绝缘层210之间的边界处。不形成O-Si-O键的悬挂键企图发生在结构转换层处。
如上所述，在擦除操作中，如图22c箭头B所示浮栅206中的电子被推向控制栅207，存储在存储单元201中的数据被擦除。此时，电子经过包括杂质氧化硅层在内的绝缘层210，和在绝缘层210上集中很大应力。
因此，如果重复写和擦除操作，由于在擦除操作中应力集中在绝缘层210上，所以在包括杂质氧化硅层的所述层内将建立起一个电子陷阱。所述电子陷阱阻止电子从浮栅206向控制栅207运动。因此，当写和擦除量(即，数据写操作量)增加时，在包括杂质硅层的氧化硅层中的电子陷阱的数量也增加，在浮栅206中的电子将不能够被足够推出。
结果是，在存储单元201中增加数据写操作的数量非常困难和存储单元201的工作寿命变短。当存储单元201的工作寿命变短时，闪速EEPROM的寿命也随之变短。
另一方面，在本发明中，可以减少经过绝缘层10的电子的数量，并可以增加在存储单元1中数据重写操作的数量。结果是可以延长存储单元1和闪速EEPROM101的工作寿命。
(第二实施例)
下面，结合附图解释本发明第二实施例。在该实施例中，与第一实施例相同的构件具有相同的标号并不再重复详细解释。
图13示出了涉及本发明的一个闪速EEPROM120的结构。
在本实施例中，闪速EEPROM120与图6所示闪速EEPROM101的区别如下。
(1)在存储单元阵列102中，布置在行中的存储单元1的源-漏区3被分开。
(2)在存储单元阵列102中，通过位于布置在列中的存储单元1中的行中的源-漏区3形成公共位线BL1-BLn。
换言之，被连接有存储单元1m(m)的位线BLm与被连接有存储单元1m(m-1)的位线BLm-1彼此隔开。被连接有存储单元1m(m)的位线BLm+1与被连接有存储单元1m(m+1)的位线BLm+2彼此隔开。
根据上述构成的当前实施例，可以获得与第一实施例相同的功能和效果。
在第一实施例中，在读操作中，即使是在与除所选择存储单元1m(m)以外的存储单元的源-漏区3对应的位线(BL1…BLm-1，BLm+2…BLn)被置于打开状态的情况下，也会有充电/放电电流流过上述位线。其结果，如果在位线的充电/放电还没有结束之前进行测量，就不能精确检测存储单元1m(m)中的单元电流Ir。换句话说，由于应当被置于打开状态的所述位线充/放电需要时间，所以，读速度可能被降低，尽管这种降低可能很轻微。
另一方面，在当前实施例中，在布置在列中的每个存储单元处形成单独位线(BL1-NLn)。因此，在读操作中，即使是在与除所选择存储单元1m(m)以外存储单元1的源-漏区3对应的位线(BL1…BLm-1，BLm+2…BLn)被置于打开状态的情况下，在前述位线中也不会流过充/放电电流。结果是根据这个实施例，由于位线BL1-BLn的充/放电电流与第一实施例相同，所以可以避免读速度的降低。因此实现了快速读操作。
在本实施例中，由于在布置在列中的每个存储单元1处形成单独的位线(WL1-WLn)，所以，可以执行在每个所选择存储单元1处的擦除操作。
(第三实施例)
下面结合附图解释本发明第三实施例。与第二实施例相同的构件使用相同的标号，并不再提供对它们的详细解释。
图14示出了涉及本发明的闪速EEPROM130的结构。
在这个实施例中，闪速EEPROM130与第二实施例的闪速EEPROM120的区别在于：
(1)存储单元阵列102对应于每个位线BL1-BLn，和被划分成多个单元块102a-102z的多个列。换言之，单元块102m由连接到每个位线BLm-3～BLm-1上的多个存储单元1组成。存储单元102由连接到每个位线BLm-BLm+2上的多个存储单元1组成。换言之，每个存储单元102a-102z具有3个位线BL1-BLn。
(2)在每个单元块102a-102z中，利用布置在行中的存储单元1的源-漏区3形成多个公共位线。
(3)在不同的单元块102a-102z中，布置在列中的存储单元1的源-漏区3被分割，在相邻的单元块102a-102z中，布置在行中的存储单元1的源-漏区被分开并形成不同的位线。换句话说，在每个存储单元块102m或102n中，与单独位线BLm-1和BLm对应的源-漏区3被分开。
换句话说，存储单元1m(m)和1m(m+1)被连接到公共位线BLm+1，和存储单元1m(m-2)和1m(m-1)被连接到公共位线BLm-2。连接到存储单元1m(m)的位线BLm与连接到存储单元1m(m-1)的位线BLm-1被分开。
根据上述构成的当前实施例，除了可以获得第一实施例的功能和效果以外，还可以获得下述的功能和效果。
在第二实施例中，读速度增加，但是由于所形成的源-漏区3对应于布置在列中存储单元1的单独的位线，所以存储单元阵列102占用的区域变得很大。
另一方面，在本实施例中，在相邻单元快02a-102z中，布置在行中的存储单元1的源-漏区3被分开和形成不同的位线。换言之，在同一个单元块102a-102z中，通过以与上述第一实施例相同的方式在行中布置存储单元1的源-漏区形成与一个公共位线对应的源-漏区3。因此，根据当前实施例，所占用的区域比第二实施例大为减少。
在当前实施例中，充/放电电流确实流过连接到与所选择存储单元1m(m)相邻的存储单元1m(m-1)的位线BLm+2，但是，由于没有充/放电电流流过其它位线(BL1…BLm-1，BLm+3…BLn)，所以，可以执行比第一实施例更快的读操作。
在当前实施例中，在连接到所选择位线WL1-WLn的存储单元1当中，只能在所选择单元块102a-102z内的所有存储单元上执行擦除操作。例如，擦除操作只能在单元块102m内的存储单元1m(m-2)和1m(m-1)上执行，而不能在连接到同一个字线WLm上的其它存储单元1上执行擦除操作。擦除操作还可以在单元块102m和102n内的存储单元1m(m-2)、1m(m-1)、1m(m)和1m(m+1)上执行，而不能在连接到同一个字线WLm上的其它存储单元1上执行。
(第四实施例)
下面，结合附图解释本发明第四实施例。在该实施例中，与第一实施例相同的构件使用相同的标号并不再重复解释。
图15示出了涉及本发明的闪速EEPROM140的结构。
在本实施例中，闪速EEPROM140与第一实施例的闪速EEPROM101的区别如下：
(1)存储单元阵列102对应于字线WL1-WLn，并被分成布置在行中的多个单元块102α-102ω。换言之，单元块λ由连接到字线WLm-1和WLm的存储单元1组成。单元块μ由连接到字线WLm+1和WLm+2的存储单元1组成。
(2)在每个单元块102α-102ω中，利用布置在行中存储单元1的源-漏区3形成公共局部短位线BLs1-BLsn。
(3)全局位线BLg1-BLgn与局部短位线BLs1-BLsn平行布置。通过写由包括高熔点金属在内的各种金属组成的层形成全局位线BLg1-BLgn。
(4)在每个块单元102α-102ω中，局部短位线BLs1-BLsn经过NOS晶体管141连接到全局位线BLg1-BLgn。另外，在每个块单元102α-102ω中，设置在局部短位线BLs1-BLsn处的MOS晶体管的栅极被连接到公共栅极线G1-Gn。
换言之，在单元块102λ中，设置在局部短位线BLs1-BLsn处的MOS晶体管141的栅极被连接到公共栅极线Gm。在单元块102μ中，设置在局部短位线BLs1-BLsn处的MOS晶体管141的栅被连接到公共栅极线Gm+1。
(5)栅极线G1-Gn被连接到行译码器103。当在单元块102α-102ω的任何一个中的字线WL1-WLn被选择时，行译码器103选择与所选择单元块102α-102ω对立的栅极线。其结果是连接到所选择栅极线G1-Gn上的MOS晶体管141变成导通状态，和每个局部短位线BLs1-BLsn被连接到每个全局位线BLg1-BLgn上。
换言之，如果在单元块102λ中的任何一个字线被选择，则栅极线Gm被选择。如果在单元块102μ中的任何一个字线被选择，则栅极线Gm+1被选择。
根据如上所述构成的当前实施例，由每个存储单元1的源-漏区3形成的局部短位线BLs1-BLsn被单独置于每个单元块102α-102ω处。因此，局部短位线BLs1-BLsn短于第一实施例的位线BL1-BLn。每个局部短位线BLs1-BLsn还被由金属导线层形成的全局位线BLg1-BLgn支撑。
因此，局部短位线BLs1-BLsn的电容被减少和局部短位线BLs1-BLsn充/放电所需的时间也被缩短。结果是读速度增加。
上述本发明的实施例可以修改如下，和借此以获得相同功能和效果。
(1)在第一实施例中，将被存储在存储单元1浮栅5和6中的电荷将被建立得很大，从而建立重写状态。
但是，当数据被写到存储单元1m(m)中时，如果浮栅5已经处于重写状态和浮栅5之下的沟道区4处于完全断开状态，在源-漏区3a和3b之间将不会有单元电流Ir。
在这种情况下，至少可以设置浮栅5和6的长度或基片2的杂质浓度从而使一个恒定漏电流流过浮栅5和6之下的沟道区4。在这种方式下，即使是浮栅5和6处于重写状态，也可以通过所述漏电流获得希望的单元电流Iw。
当存储单元1被密致时，浮栅5和6的长度将变得很短，从而使漏电流很容易地流过沟道区4。换言之，当存储单元1被密致时，使一个恒定漏电流流过沟道区4的方法比迫使浮栅5和6处于重写状态更加有效。
(2)在第三实施例中，每个单元块102A-102z中位线BL1-BLn的数量能够被设置得大于4。
(3)第二实施例和第三实施例相结合可以作为第五实施例。图16示出了第五实施例闪速EEPROM150的主要部分的结构。在这种情况下，通过每个实施例的组合效果读速度可以被进一步提高。
(4)第三和第四实施例相组合可以被作为第六实施例。图17示出了第六实施例闪速EEPROM160主要部分的结构。在这种情况下，通过每个实施例的组合效果读速度被进一步增加。
(5)图18示出了存储单元102的部分剖视图，用于解释第七实施例的效果。第七实施例不同于第一实施例之处在于这个实施例的存储单元阵列102没有突起部分5a和6a。
在第七实施例中，以与第一实施例相同的方式执行读和写操作。在擦除操作中，浮栅5和6中的电子跳出并从浮栅5或6的侧面区域经过绝缘层10较薄的部分运动到控制栅7。
为了生产本实施例的存储单元阵列，应当形成氧化硅层而不是图9a的氮化硅层22。利用一般的光刻和蚀刻技术，对将要变成浮栅5和6的前述氧化硅层和层24进行处理。(在这种情况下，蚀刻掩摸是具有与图9a所示蚀刻掩摸相反模式的掩摸)此后，执行与图10d所示相同的处理。
在这个实施例7中，图9所示在第一实施例中必须的步骤是不必需的。
(5)绝缘层8和10可以被其主要成分至少是氧化硅、silicon nitrideoxide和氮化硅中一种的其它绝缘层代替。为了形成前述的绝缘层，至少可以使用热氧化方法、热氮化方法和热氮氧化方法中的一种方法。另外，绝缘层8和10可以由前述具有不同成分绝缘层的堆叠绝缘层代替。
(6)栅极5-7的材料可以由除搀杂多晶硅以外的导体材料(诸如非晶硅、单晶硅以及包括高熔点金属的各种金属)代替。
(7)可以利用P型阱(P type well)取代P型单晶硅基片2。
(8)可以利用N型单晶硅基片或N型阱取代P型单晶硅基片2，和诸如硼或铟离子的P型杂质离子被用做将被注入以形成源-漏区3的杂质离子。
(9)全局位线BLg1-BLgn的材料可以用除金属以外的导体材料(诸如搀杂多晶硅或金属硅化物)代替。
(10)使用多态存储技术，存储单元1的浮栅5和6可以存储多于3的值。
(11)在写操作中可以使用写验证(writing-with-verify)模式。
下面利用效果描述本发明上述实施例所披露的技术思想。
(A)所述晶体管包括利用LOCOS方法在浮栅上形成的绝缘层。
(B)用于产生晶体管阵列的方法还包括使用LOCOS方法在第一导电层上形成绝缘层的步骤。
使用上述(A)和(B)的结合，在浮栅的上角可以形成多个突起部分。
与本发明结构相关的材料规定如下：
(a)半导体基片意味着不仅包括单晶硅半导体基片，而且包括阱，单晶硅层、多晶硅层、非晶硅层、化学半导体基片和化学半导体层。
(b)导电层意味着不仅包括搀杂多晶硅层，而且还包括诸如非晶硅层、单晶硅层以及包括高熔点金属在内的各种金属和金属硅化物层的任一导电层。
(c)浮栅和基片装置之间的电容意味着包括在基片上形成的浮栅和源-漏区之间的电容，或在基片上形成的浮栅和沟道区之间的电容或两者。
(d)为了在数据被写入其它浮栅时建立将被存储在一个浮栅中的电荷以便使所需单元电流流过意味着包括其中电荷等于0的情况。
根据本发明，提供利益中晶体管，这种晶体管的写特性具有较少波动、具有较密的结构、较少的过擦除问题和较简单的结构。
根据本发明，可以提供一种由写特性具有较少波动、具有较密的结构、较少的过擦除问题和较简单结构的晶体管组成的晶体管阵列。
根据本发明，可以提供一种方法，用于生产由写特性具有较少波动、具有较密的结构、较少的过擦除问题和较简单结构的晶体管组成的晶体管阵列。
根据本发明，可以提供一种使用由写特性具有较少波动、具有较密的结构、较少的过擦除问题和较简单结构的晶体管组成的存储单元的非易失性半导体存储器。

Claims (53)

1.一种包括其中被注入电荷的浮栅的晶体管，包括：在一个半导体基片上形成的两个源-漏区，在所述半导体基片上形成的一个绝缘层，在所述绝缘层上彼此靠近形成并置于两个源-漏区之间的两个浮栅，和置于两个浮栅较上层的公共控制栅，其中，所述浮栅和半导体基片之间的电容被设置得大于该浮栅和控制栅之间的电容。
2.一种包括其中被注入电荷的浮栅的晶体管，包括：包括第一和第二源-漏区的半导体基片，置于第一和第二源-漏区之间的一个沟道区，在所述半导体基片上的一个栅绝缘层，置于靠近第一源-漏区和在所述栅绝缘层上形成的第一浮栅，置于靠近第一浮栅和靠近第二源-漏区和在所述栅绝缘层上形成的第二浮栅，在第一和第二浮栅上的一个绝缘层，在该绝缘层上的一个控制栅，其中，所述浮栅和半导体基片之间的电容被设置得大于该浮栅和所述控制栅之间的电容。
3.根据权利要求2所述的晶体管，其特征是所述第二源-漏区的结构与所述第一源漏区的结构对称，所述第二浮栅的尺寸与形状等于第一浮栅的尺寸与形状。
4.根据权利要求2所述的晶体管，还包括在第一和第二浮栅上部的突起部分。
5.根据权利要求2所述的晶体管，还包括从所述控制栅延伸并置于在第一和第二浮栅之间所述栅绝缘层上的一个选择栅。
6.根据权利要求2所述的晶体管，其特征是当通过注入电荷将数据写入所述第二浮栅时，建立将被存储到第一浮栅中的预定电荷量，从而使写数据所需的单元电流流过第二浮栅。
7.根据权利要求2所述的晶体管，其特征是当通过注入电荷将数据写入所述第二浮栅时，单元电流从第二源-漏区流向第一源漏区，经过在第二源-漏区和第二浮栅之间一个电容的耦合在所述沟道区和第二浮栅之间建立起一个高电位场，沟道区中的电子被加速变成热电子，通过注入到第二浮栅中的热电子使电荷存储到第二浮栅中，与该电荷对应的数据被写入和存储。
8.根据权利要求2所述的晶体管，其特征是当通过注入电荷将数据写入所述第二浮栅时，第一源-漏区经过一个恒流源接地，第二电压被施加给第二源-漏区，低于第二电压的第三电压被施加给控制栅，单元电流从第二源-漏区流向第一源-漏区，经过在第二源-漏区和第二浮栅之间一个电容的耦合第二浮栅处的电位抬高，在沟道区和第二浮栅之间建立起一个高电位场，沟道区中的电子被加速变成热电子，通过向第二浮栅注入热电子，电荷被存储在第二浮栅中，与该电荷对应的数据被写入和存储，经过在第一源-漏区和第一浮栅之间一个电容的耦合第一浮栅的电位被抬高，但是由于第一浮栅的低电位，热电子基本不被注入第一浮栅中。
9.根据权利要求7所述的晶体管，其特征是通过调节所述单元电流和向第二浮栅注入电子的时间来调节存储在第二浮栅内的电荷，和存储在第二浮栅中的电荷被建立很小值以便使没有重写状态发生。
10.根据权利要求7所述的晶体管，其特征是通过调节所述单元电流和向第二浮栅注入电子的时间来调节存储在第二浮栅内的电荷，和存储在第二浮栅中的电荷被建立很大值以便使重写状态发生，和第二浮栅的栅长度或基片的杂质浓度度中的至少一个被设置，以便使与所述单元电流对应的某个值的漏电流流过在第一浮栅下的沟道区。
11.根据权利要求2所述的晶体管，其特征是由于经过在第一源-漏区和第一浮栅之间的一个电容的耦合其上叠加有第一浮栅的沟道区进入导通状态，而不必考虑存储在第一浮栅内电荷的状态，和在从第一源-漏区流向第二源-漏区的单元电流的基础上读出存储在第二浮栅中的数据。
12.根据权利要求2所述的晶体管，其特征是由于经过在第一源-漏区和第一浮栅之间一个电容的耦合其上叠加有第一浮栅的沟道区保持在导通状态，而不必考虑存储在第一浮栅中电荷的状态，擦除模式下其上叠加有第二浮栅的沟道区被设置为导通状态，写模式下其上叠加有第二浮栅的沟道区变得接近断开状态，和通过在第一源-漏区和第二源-漏区之间流过的单元电流值的基础上调节第二浮栅的写状态或擦除状态读出存储在第二浮栅中的数据。
13.根据权利要求2所述的晶体管，其特征是第三电压被施加给第一源-漏区，低于第三电压的第四电压被施加给第二源-漏区，第五电压被施加给控制栅，经过第一源-漏区和第一浮栅之间一个电容的耦合第一浮栅的电位被抬高，其上叠加有第一浮栅的沟道区被设置为导通状态而不必考虑存储在第一浮栅中电荷的状态，其上叠加有在擦除模式下其中没有存储电荷的第二浮栅的沟道区被设置为导通状态，其上叠加有在写模式下存储了电荷的第二浮栅的沟道区被设置为接近断开状态，和通过在第一源-漏区和第二源-漏区之间流过的单元电流值的基础上调节第二浮栅的写状态或擦除抓哏抬读出存储在第二浮栅中的数据。
14.根据权利要求2所述的晶体管，其特征是第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本保持在第六电压，控制栅和第一和第二浮栅之间的电位差被设置得很大，在控制栅和第一和第二浮栅之间建立起一个高电位场，从而使在其间流过一个Fowler-Nordheim隧道电流，第一和第二浮栅中的电子被推向控制栅，和存储在第一和第二浮栅中的数据被擦除。
15.根据权利要求2所述的晶体管，其特征是第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合第一和第二浮栅的电位基本被保持在第六电压，控制栅和第一和第二浮栅之间的电位差被设置得很大，在控制栅和第一和第二浮栅之间建立起一个高电位场，导致其间有Fowler-Nordheim隧道电流流过，第一和第二浮栅中的电子被转移到控制栅，存储在第一和第二浮栅中的数据被擦除。
16.一种其中多个晶体管被布置成阵列的晶体管阵列，包括：
多个晶体管，包括在一个半导体基片上形成的两个源-漏区，在该半导体基片上形成的一个绝缘层，两个在所述绝缘层上彼此靠近形成并置于两个源-漏区之间的浮栅，和置于两个浮栅上层的一个公共控制栅；
多个字线，利用这些字线，所述晶体管被布置在所述矩阵中和朝向矩阵列布置的所述晶体管的控制栅被公共连接；和共同连接朝向所述矩阵行布置的晶体管源-漏区的多个位线。
17.一种晶体管阵列，包括：
一个半导体基片；
多个晶体管，每一个晶体管包括第一和第二源-漏区，置于第一和第二源-漏区之间的一个沟道区，位于所述半导体基片上的一个栅绝缘层，靠近第一源-漏区并在所述栅绝缘层上形成的第一浮栅，靠近第一浮栅和靠近第二源-漏区并在所述栅绝缘层上形成的第二浮栅，在第一和第二浮栅上的一个绝缘层，和在所述绝缘层上的一个控制栅；
多个字线，利用这些字线，所述晶体管被布置在矩阵中，朝向矩阵列布置的晶体管的控制栅被共同连接，和
共同连接朝向矩阵行布置的晶体管的源-漏区的多个位线。
18.根据权利要求17所述的晶体管阵列，其特征是朝向列布置的每个晶体管具有与相邻晶体管的位线无关的一对位线。
19.根据权利要求17所述的晶体管阵列，其特征是所述晶体管阵列可以被分成多个单元块列，和通过一个位线连接可以被在每个单元块中朝向所述列的一对晶体管共享的一个源-漏区。
20.根据权利要求17所述的晶体管阵列，包括多个局部短位线，利用这些局部短位线，所述晶体管阵列被分成多个单元块行，和朝向每个单元块行布置的晶体管的源-漏区被共同连接，全局位线对应于每个局部短位线，每个局部短位线经过一个转换元件与每个单元块中的全局位线相连。
21.根据权利要求17所述的晶体管阵列，其特征是连接到公共字线上的每个晶体管的浮栅以串联形式布置以形成与-或形式的结构，在这种结构中，其电路与公共连接位线平行布置。
22.一种用于制造包括其中已经被注入电荷的浮栅的晶体管的方法，包括如下步骤：
在一个半导体基片上形成一个栅绝缘层；
在所述绝缘层上形成第一导电层；
通过蚀刻第一导电层在所述半导体基片上模制彼此平行的第一和第二浮栅；
在掩蔽从第一浮栅到第二浮栅的所述区域之后通过注入杂质离子在所述半导体基片上形成第一和第二源-漏区；
在所述浮栅上形成一个绝缘层；
在所述绝缘层上形成第二导电层；和
在按照第二导电层、绝缘层和第一导电层这个顺序进行蚀刻之后，使用第二导电层模制控制栅，使用第一导电层模制第二浮栅。
23.一种其中多个存储单元被布置成阵列的存储阵列，包括：
多个存储单元，包括在一个半导体基片上形成的两个源-漏区，在所述半导体基片上形成的一个绝缘层，在所述绝缘层上彼此靠近形成并置于两个源-漏区之间的两个浮栅，和置于两个浮栅上层的一个控制栅；
多个字线，利用这些字线，存储单元被布置在所述矩阵中和朝向所述矩阵列布置的存储单元的控制栅被共同连接；和
共同连接朝向矩阵行布置的存储单元源-漏区的多个位线。
24.一种用于制造包括其中已经被注入电荷的浮栅的非易失性半导体存储单元的方法，包括如下步骤：
在半导体基片上形成一个栅绝缘层；
在所述栅绝缘层上形成第一导电层；
通过蚀刻第一导电层在所述半导体基片上形成彼此平行的第一和第二浮栅；
在掩蔽从第一浮栅到第二浮栅之间的区域之后，通过注入离子在所述半导体基片上形成第一和第二源-漏区；
在所述浮栅上形成一个绝缘层；
在所述绝缘层上形成第二导电层；和
在按照第二导电层、绝缘层和第一导电层的顺序进行蚀刻之后，使用第二导电层模制控制栅，使用第一导电层模制第二浮栅。
25.根据权利要求7所述的晶体管，其特征是当通过电荷注入在第二浮栅中写入数据时，将被存储在第一浮栅中的预定电荷量被建立，从而使向第二浮栅写入数据所需的单元电流流过。
26.根据权利要求8所述的晶体管，其特征是当通过电荷注入向第二浮栅写入数据时，将被存储在第一浮栅中的预定电荷量被建立，从而使在第二浮栅中流过写入数据所需的单元电流。
27.根据权利要求17所述的晶体管，还包括其结构与第一源-漏区对称的第二源-漏区和其形状和尺寸与所述第一浮栅的形状和尺寸极为相同的第二浮栅。
28.根据权利要求17所述的晶体管，还包括在第一和第二浮栅上层的突起部分。
29.根据权利要求17所述的晶体管，还包括从控制栅延伸并置于第一和第二浮栅之间栅绝缘层上的选择栅。
30.根据权利要求17所述的晶体管，其特征是当通过电荷注入在第二浮栅中写入数据时，将被存储在第一浮栅中的预定电荷量被建立，从而使在第二浮栅中流过写入数据所需的单元电流。
31.根据权利要求17所述的晶体管，其特征是当通过注入电荷在第二浮栅中写入数据时，单元电流从第一源-漏区流向第二源-漏区，由于经过在第二源-漏区和第二浮栅之间的一个电容的耦合，在所述沟道区和第二浮栅之间建立一个高电位场，沟道区的电子被加速变成热电子，通过将所述热电子注入第二浮栅，电荷被存储在第二浮栅中，与该电荷对应的数据被写入和存储。
32.根据权利要求16所述的晶体管，其特征是当通过注入电荷在第二浮栅中写入数据时，第一源-漏区经过一个恒流源接地，第二电压被施加给第二源-漏区，低于第二电压的第三电压被施加给控制栅，单元电流从第二源-漏区流向第一源-漏区，经过在第二源-漏区和第二浮栅之间的一个电容的耦合，第二浮栅处的电位被抬高，在沟道区和第二浮栅之间建立起一个高电位场，沟道区中的电子被加速变成热电子，通过向第二浮栅注入热电子电荷被存储在第二浮栅中，与该电荷对应的数据被写入和存储，经过在第一源-漏区和第一浮栅之间一个电容的耦合使第一浮栅的电位被抬高，但是，由于第一浮栅的低电位，热电子基本不被注入第一浮栅。
33.根据权利要求31所述的晶体管，其特征是通过调节所述单元电流和向第二浮栅注入热电荷的时间调节存储在第二浮栅中的电荷，和存储在第二浮栅中的电荷被建立为很小值，从而使没有重写状态发生。
34.根据权利要求31所述的晶体管，其特征是其特征是通过调节所述单元电流和向第二浮栅注入热电荷的时间调节存储在第二浮栅中的电荷，和存储在第二浮栅中的电荷被建立为很大值，从而将有重写状态发生，和第一浮栅的栅长度或基片的杂质浓度中的至少一个被设置，从而使与单元电流对应的某个值的漏电流流过在第一浮栅之下的沟道区。
35.根据权利要求17所述的晶体管，其特征是由于经过在第一源-漏区和第一浮栅之间的一个电容的耦合，其上叠加有第一浮栅的沟道区进入导通状态，而不必考虑存储在第一浮栅中电荷的状态，和在从第一源-漏区流向第二源-漏区的单元电流的基础上，读出存储在第二浮栅中的数据。
36.根据权利要求17所述的晶体管，其特征是经过在第一源-漏区和第一浮栅之间一个电容的耦合，其上叠加有第一浮栅的的沟道区保持导通状态，而不必考虑存储在第一浮栅中的电荷的状态，擦除模式下其上叠加有第二浮栅的沟道区被设置为导通状态，写模式下其上叠加有第二浮栅的沟道区被设置为断开状态，和通过在第一源-漏区和第二源-漏区之间单元电流值的基础上判断第二浮栅处于写状态或擦除状态读出存储在第二浮栅中的数据。
37.根据权利要求17的晶体管，其特征是第三电压被施加给第一源-漏区，低于第三电压的第四电压被施加给第二源-漏区，第五电压被施加给控制栅，经过在第一源-漏区和第一浮栅之间一个电容的耦合，第一浮栅的电位被抬高，其上叠加有第一浮栅的沟道区被设置为导通状态，而不必考虑存储在第一浮栅中电荷的状态，擦除模式下其上叠加有没有存储电荷的第二浮栅的沟道区被设置被设置为导通状态，写模式下其上叠加有已经存储了电荷的第二浮栅的沟道区被设置为接近断开状态，通过在第一源-漏区和第二源-漏区之间流过的一个单元电流的基础上判断第二浮栅处于写状态或擦除状态读出存储在第二浮栅中的数据。
38.根据权利要求17所述的晶体管，其特征是第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与所述第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本保持在第六电压，控制栅和第一和第二浮栅之间的电位差很大，在控制栅和和第一和第二浮栅之间建立起一个高电位场，导致在其间流过一个Fowler-Nordheim隧道电流，第一和第二浮栅中的电子被推向控制栅，存储在第一和第二浮栅中的数据被擦除。
39.根据权利要求17所述的晶体管，其特征是第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与所述第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本保持在第六电压，控制栅和第一和第二浮栅之间的电位差很大，在控制栅和和第一和第二浮栅之间建立起一个高电位场，以便允许在其间流过一个Fowlre-Nordheim隧道电流，第一和第二浮栅中的电子被从中转移到控制栅，存储在第一和第二浮栅中的数据被擦除。
40.一种半导体存储器，其中通过向它的浮栅注入电荷写入数据，该半导体存储器包括：在半导体基片上形成的两个源-漏区，在半导体基片上形成的一个绝缘层，在所述绝缘层上彼此靠近布置并置于两个源-漏区之间的两个浮栅，和布置在两个浮栅上层的一个公共控制栅，其中通过将在浮栅中注入的电荷推向控制栅擦除数据。
41.一种通过将电荷注入其浮栅写入数据的半导体存储器，包括：
一个半导体基片；
多个晶体管，其中的每一个包括第一和第二源-漏区，置于第一和第二源-漏区之间的一个沟道区，在所述基片上的一个栅绝缘层，靠近第一源-漏区并在所述栅绝缘层上形成的第一浮栅，靠近第一浮栅并靠近第二源-漏区和在所述栅绝缘层上形成的第二浮栅，在第一和第二浮栅上的一个绝缘层，和在所述绝缘层上的一个控制栅；
多个字线，通过这些字线，晶体管被布置成矩阵，和朝向该矩阵列布置的晶体管的控制栅被共同连接；和
多个位线，用于共同连接朝向所述矩阵行布置的晶体管的源-漏区。
42.根据权利要求41所述的半导体存储器，还包括其结构与第一源-漏区对称的第二源-漏区以及形状和尺寸与第一浮栅的形状和尺寸完全相同的第二浮栅。
43.根据权利要求41所述的半导体存储器，还包括在第一和第二浮栅上部的突起部分。
44.根据权利要求41所述的半导体存储器，还包括从控制栅延伸并置于在第一和第二浮栅之间的栅绝缘层上的一个选择栅。
45.根据权利要求41所述的半导体存储器，其特征是当通过电荷注入将数据写入第二浮栅时，将被存储在第一浮栅中的预定电荷量被建立，从而使写数据所需的单元电流流过第二浮栅。
46.根据权利要求41所述的半导体存储器，其特征是当通过电荷注入将数据写入第二浮栅时，单元电流从第二源-漏区流向第一源-漏区，经过在第二源-漏区和第二浮栅之间一个电容的耦合在沟道区和第二浮栅之间建立起一个高电位场，沟道区中的电子被加速变成热电子，通过在第二浮栅中注入热电子，数据被存储在第二浮栅中，与该电荷对应的数据被写入和存储。
47.根据权利要求41所述的半导体存储器，其特征是当通过注入电荷在第二浮栅中写数据时，第一源-漏区经过一个恒流源接地，第二电压被施加给第二源-漏区，低于第二电压的第三电压被施加给控制栅，单元电流从第二源-漏区流向第一源-漏区，经过在第二源-漏区和第二浮栅之间一个电容的耦合第二浮栅处的电位被抬高，在沟道区和第二浮栅之间建立起一个高电位场，沟道区中的电子被加速变成热电子，通过向第二浮栅注入热电子，电荷被存储在第二浮栅中，与该电荷对应的数据被写入和存储，经过在第一源-漏区和第一浮栅之间一个电容的耦合，第一浮栅处的电位被抬高，但是由于第一浮栅的低电位，基本上没有热电子注入第一浮栅。
48.根据权利要求46所述的半导体存储器，其特征是通过调节所述的单元电流和向第二浮栅注入热电子的注入时间调节存储在第二浮栅中的电荷，和存储在第二浮栅中的电荷被建立得很小，从而没有重写状态发生。
49.根据权利要求41所述的半导体存储器，其特征是经过在第一源-漏区和第一浮栅之间一个电容的耦合，其上叠加有第一浮栅的沟道区变成导通状态，而不必考虑存储在第一浮栅中电荷的状态，和在从第一源-漏区流向第二源-漏区的单元电流的基础上存储在第二浮栅中的数据将被读出。
50.根据权利要求1所述的半导体存储器，其特征是经过在第一源-漏区和第一浮栅之间一个电容的耦合，其上叠加有第一浮栅的沟道区保持在导通状态，而不必考虑存储在第一浮栅中的电荷的状态，擦除模式下其上叠加有第二方法但是的沟道区被设置为导通状态，写模式下其上叠加有第二浮栅的沟道区变成接近断开状态，通过根据在第一源漏区和第二源-漏区之间流过的一个单元电流值判断第二浮栅处于写状态或擦除状态读出存储在第二浮栅中的数据。
51.根据权利要求41所述的半导体存储器，其特征是第三电压被施加给第一源-漏区，低于第三电压的第四电压被施加给第二原-漏区，第五电压被施加给控制栅，经过在第一源-漏区和第一浮栅之间一个电容的耦合第一浮栅的电位被抬高，其上叠加有第一浮栅的沟道区被置于导通状态而不必考虑存储在第一浮栅中电荷的状态，其上叠加有擦除模式下其中没有存储电荷的第二浮栅的沟道区被置于导通状态，其上叠加有写模式下已经存储了电荷的第二浮栅的沟道区被置于接近断开状态，通过在第一源-漏区和第二源漏区之间流过的一个单元电流值的基础上判断第二浮栅出于写状态或擦除状态读出存储在第二浮栅中的数据。
52.根据权利要求41所述的半导体存储器，其特征是第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本被保持在第六电压，控制栅和第一和第二浮栅之间的电位差被设置得很大，因此在控制栅和第一和第二浮栅之间建立起一个高电位场，导致在其间流过一个Fowlre-Nordheim隧道电流，第一和第二浮栅中的电子被推向控制栅，存储在第一和第二浮栅中的数据被擦除。
53.根据权利要求41所述的半导体存储器，其特征是第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本被保持在第六电压，控制栅和第一和第二浮栅之间的电位差被设置得很大，因此在控制栅和第一和第二浮栅之间建立起一个高电位场，以允许一个Fowler-Nordheim隧道电流在其间流过，第一和第二浮栅中的电子被转移到控制栅，和存储在第一和第二浮栅中的数据被擦除。
CNB97129755XA 1996-12-27 1997-12-26 晶体管和非易失半导体存储器 Expired - Fee Related CN1154188C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP35090196 1996-12-27
JP350901/96 1996-12-27
JP350901/1996 1996-12-27
JP125750/1997 1997-05-15
JP125750/97 1997-05-15
JP12575097 1997-05-15

Publications (2)

Publication Number Publication Date
CN1189696A true CN1189696A (zh) 1998-08-05
CN1154188C CN1154188C (zh) 2004-06-16

Family

ID=26462084

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB97129755XA Expired - Fee Related CN1154188C (zh) 1996-12-27 1997-12-26 晶体管和非易失半导体存储器

Country Status (4)

Country Link
US (1) US6097059A (zh)
EP (1) EP0851508A1 (zh)
CN (1) CN1154188C (zh)
SG (1) SG72776A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7671406B2 (en) 2004-02-06 2010-03-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100297603B1 (ko) * 1998-08-13 2001-08-07 윤종용 과소거방지용플래시형불휘발성반도체메모리장치
US6133097A (en) 1998-08-14 2000-10-17 Taiwan Semiconductor Manufacturing Company Method for forming mirror image split gate flash memory devices by forming a central source line slot
TW444402B (en) * 1999-03-11 2001-07-01 Mosel Vitelic Inc Flash memory cell and its manufacturing method
US6249454B1 (en) * 1999-09-15 2001-06-19 Taiwan Semiconductor Manufacturing Company Split-gate flash cell for virtual ground architecture
TW520506B (en) * 2001-08-09 2003-02-11 Macronix Int Co Ltd Structure of non-volatile memory
KR100425582B1 (ko) * 2001-11-22 2004-04-06 한국전자통신연구원 얕은 소오스/드레인 접합 영역을 갖는 모스 트랜지스터의제조방법
WO2004023385A1 (ja) * 2002-08-29 2004-03-18 Renesas Technology Corp. 半導体処理装置及びｉｃカード
US6856534B2 (en) * 2002-09-30 2005-02-15 Texas Instruments Incorporated Ferroelectric memory with wide operating voltage and multi-bit storage per cell
KR100601915B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 비휘발성 메모리 소자
US7072217B2 (en) * 2004-02-24 2006-07-04 Micron Technology, Inc. Multi-state memory cell with asymmetric charge trapping
US8604547B2 (en) * 2005-02-10 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device
KR100760926B1 (ko) * 2006-10-11 2007-09-21 동부일렉트로닉스 주식회사 다중 비트셀을 구현하는 비휘발성 반도체 메모리 장치 및그 제조방법
US8582359B2 (en) * 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
CN105336375A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储器及编程、无冗余和冗余读取、操作方法
JP7212239B2 (ja) 2018-06-05 2023-01-25 ユナイテッド・セミコンダクター・ジャパン株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き換え方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6065576A (ja) * 1983-09-21 1985-04-15 Fujitsu Ltd 半導体記憶装置
US4933904A (en) * 1985-11-29 1990-06-12 General Electric Company Dense EPROM having serially coupled floating gate transistors
JPH07120720B2 (ja) * 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
DE69226176T2 (de) * 1991-04-09 1999-12-23 Silicon Storage Technology, Inc. Elektrisch aenderbare einzel-transistor-halbleiterfestwertspeicheranordnung
US5544103A (en) * 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
US5511036A (en) * 1994-12-19 1996-04-23 Hughes Aircraft Company Flash EEPROM cell and array with bifurcated floating gates
KR100187656B1 (ko) * 1995-05-16 1999-06-01 김주용 플래쉬 이이피롬 셀의 제조방법 및 그 프로그램 방법
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7671406B2 (en) 2004-02-06 2010-03-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
SG72776A1 (en) 2000-05-23
EP0851508A1 (en) 1998-07-01
CN1154188C (zh) 2004-06-16
US6097059A (en) 2000-08-01

Similar Documents

Publication Publication Date Title
CN1292480C (zh) 非易失性半导体存储装置及其制造方法和半导体集成电路及系统
CN1183601C (zh) 非易失性半导体存储器及其制造方法
CN1589500A (zh) 半导体存储器件及其制造和操作方法及便携式电子装置
CN1545707A (zh) 非易失性半导体存储器及其操作方法
CN1303691C (zh) 半导体器件及其制造方法，便携式电子设备和集成电路卡
CN1728401A (zh) 半导体器件及其制造方法
CN1154188C (zh) 晶体管和非易失半导体存储器
CN1242486C (zh) 半导体存储器件及其制造方法
CN1089949C (zh) 半导体器件
CN1293645C (zh) 半导体器件
CN1160794C (zh) 非易失性半导体存储器
CN101055875A (zh) 非易失性半导体存储器件及其制造方法
CN1610118A (zh) 半导体装置组及其制造方法、半导体装置及其制造方法
CN1933178A (zh) 半导体器件
CN1812108A (zh) 半导体装置
CN101075619A (zh) 半导体器件
CN1670959A (zh) 半导体集成电路器件
CN1211077A (zh) 存储单元及备有该存储单元的非易失性半导体存储器
CN1281258A (zh) 半导体集成电路装置及其制造方法和动作方法
CN1263141C (zh) 半导体存储器件，显示器件，以及便携式电子装置
CN1691310A (zh) 用在电荷陷阱非挥发性记忆体中的频谱位移的动作设计
CN1155094C (zh) 非易失性半导体存储器
CN1280891C (zh) 非挥发性存储器结构及其制造方法
CN1613153A (zh) 半导体存储装置及其制造方法
CN1591877A (zh) 半导体存储器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee