CN117133757A - 具有减少的机械应力的沟槽电容器 - Google Patents
具有减少的机械应力的沟槽电容器 Download PDFInfo
- Publication number
- CN117133757A CN117133757A CN202310579877.XA CN202310579877A CN117133757A CN 117133757 A CN117133757 A CN 117133757A CN 202310579877 A CN202310579877 A CN 202310579877A CN 117133757 A CN117133757 A CN 117133757A
- Authority
- CN
- China
- Prior art keywords
- trench
- unit
- trench capacitor
- trenches
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 221
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000010432 diamond Substances 0.000 claims description 2
- 229910003460 diamond Inorganic materials 0.000 claims description 2
- 210000004027 cell Anatomy 0.000 description 30
- 238000005452 bending Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000009467 reduction Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- 238000000708 deep reactive-ion etching Methods 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 210000002421 cell wall Anatomy 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
- H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/33—Thin- or thick-film capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/01—Form of self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本申请公开了具有减少的机械应力的沟槽电容器。一种沟槽电容器(100),包括以2D重复图案被布置在衬底(101)中的多个单位沟槽电容器(110)。单位沟槽电容器(110)被这些单位沟槽电容器之间的细长的沟槽或细长的壁(103)分开。此外,沟槽电容器包括多个应力补偿元件(120)。每个单位沟槽电容器(110)包括一个或多个闭合沟槽(102),每个沟槽进一步包括底部电极(111)、顶部电极(113)、以及该底部电极(111)与该顶部电极(113)之间的电介质(112)。单位沟槽电容器并联连接,并且应力补偿元件(120)被布置在单位沟槽电容器(110)之间,使得这些应力补偿元件(120)中断细长的壁或细长的沟槽。
Description
技术领域
本发明涉及在衬底中形成的电容器的领域。更具体地,它涉及在衬底中按沟槽形成的电容器以便增加电容器的表面积。
背景技术
为了增加电容器的表面,沟槽在衬底中被形成。衬底可以例如是硅衬底,并且沟槽壁可以用电介质覆盖。晶片翘曲是由电介质与硅基底的界面处的应力引起的,并且与该界面的面积成比例。因此,利用沟槽增加电容面积将增加晶片翘曲。诱导应力随着沟槽深度的增加而增加。
图1的左侧示出了具有被电介质层12覆盖的硅基底11的结构。由于电介质以均匀的方式在晶片上延伸,y方向14上的应力基本上与x方向15上的应力相同。因此,结构在x方向上将与在y方向上弯曲得一样多。
图1的中部示出了具有其中沟槽17在y方向上被蚀刻的硅基底11的结构。用电介质12覆盖该硅基底11随后得到在侧面处用电介质12覆盖的硅壁16。现在,由于表面被沟槽中断,因此在x方向15上建立的应力小于左侧结构中的应力。然而,由于应力不仅在壁16的顶部和沟槽的底部被建立,而且在沟槽17的侧壁处被建立,因此在y方向14上建立的应力大于左侧结构的应力。因此,图1中的中部结构在y方向上将比在x方向上弯曲得更多。
图1的右侧示出了具有圆角硅壁16的结构,该圆角硅壁16用在壁上创建应力的电介质覆盖。沿着壁建立的应力现在将在壁上产生弯曲力13。由壁的弯曲所吸收的应力将不贡献于结构的翘曲。事实上,沟槽越深或者壁越高,则沟槽壁上的电介质的应力将被壁的弯曲吸收得越多。因此,在沟槽方向上,右侧结构的基底将比中部结构弯曲得小得多,因为对于右侧结构,壁可以垂直于沟槽方向弯曲以吸收壁上的应力。
因此,相比于具有平行沟槽或孔的单位单元(unit cell),具有同心沟槽的单位单元将示出更少的衬底弯曲,因为沟槽上的电介质的应力将引起沟槽之间的壁的偏转,并且该偏转将吸收由电介质在具有更平坦整体结构的壁上引起的应力。
衬底中的应力的减少引起衬底的弯曲减少并且还可以引起应力诱发故障减少。尽管创建具有封闭沟槽的单位单元已经引起衬底中的应力减少,但仍然存在对于包括多个单位沟槽电容器的沟槽电容器的需要,该沟槽电容器被设计成使得衬底中的应力甚至可以被减少得更多。
发明内容
本发明的实施例的目的在于提供一种良好的沟槽电容器,该沟槽电容器包括多个单位沟槽电容器。
以上目的由根据本发明的方法和设备来实现。
在第一方面中,本发明的实施例涉及一种沟槽电容器,该沟槽电容器包括多个单位沟槽电容器,该多个单位沟槽电容器以2D重复图案被布置在衬底中,使得这些单位沟槽电容器被这些单位沟槽电容器之间的细长的沟槽或细长的壁分开。此外,沟槽电容器包括多个应力补偿元件。每个单位沟槽电容器包括一个或多个闭合沟槽,每个沟槽进一步包括底部电极、顶部电极、以及该底部电极与该顶部电极之间的电介质。单位沟槽电容器并联连接,并且应力补偿元件被布置在单位沟槽电容器之间,使得这些应力补偿元件中断细长的壁或沟槽。
本发明的实施例的优点在于可以获得具有高电容的沟槽电容器。这是通过以2D重复图案布置多个单位沟槽电容器以及将它们并联连接来实现的。在本发明的实施例中,底部电极在单位沟槽电容器之间被共享,并且顶部电极在单位沟槽电容器之间被共享。在此类实施例中,单位沟槽电容器通过共享电极而并联连接。在一些实施例中,单位沟槽电容器的底部电极也被共享用作应力补偿元件的底部电极,并且单位沟槽电容器的顶部电极也被共享用作应力补偿元件的顶部电极。
本发明的实施例的优点在于,与具有平行沟槽或孔的单位单元相比,具有封闭沟槽的单位单元表现出更少的衬底弯曲,因为沟槽上的电介质的应力将导致沟槽之间的壁的偏转,并且该偏转将吸收由电介质在具有更平坦整体结构的壁上引起的应力。此外,本发明的实施例的优点在于,通过提供中断细长的壁或沟槽的应力补偿元件,避免了在单位沟槽电容器之间的细长的沟槽或壁上被创建的应力。
在本发明的实施例中,每个应力补偿元件是与单位沟槽电容器并联连接的沟槽电容器。
本发明的实施例的优点在于,当应力补偿元件是与单位沟槽电容器并联连接的电容器时,沟槽电容器的总电容甚至被增加得更多。
在本发明的实施例中,应力补偿元件是包括闭合沟槽的沟槽电容器。
在本发明的实施例中,应力补偿元件被布置在细长的壁或细长的沟槽的交叉点处。
在本发明的实施例中,单位沟槽电容器被细长的壁分开,并且应力补偿元件是与单位沟槽电容器并联连接的沟槽电容器。在本发明的实施例中,应力补偿元件的沟槽基本上处于细长的壁的中间。
在本发明的实施例中,单位沟槽电容器中的至少一些单位沟槽电容器包括同心布置的两个或更多个闭合沟槽。
本发明的实施例的优点在于,可以通过添加同心沟槽来增加单位沟槽电容器的电容,并且这可以在不显著地增加衬底弯曲的情况下完成。
在本发明的实施例中,单位沟槽电容器的一个或多个闭合沟槽具有圆角。圆角可以具有相同的半径。
在本发明的实施例中,单位沟槽电容器包括类似的至少两个闭合沟槽。
类似的沟槽具有相同的形状但不同的大小。在那种情况下,同一单位沟槽电容器的相邻沟槽将彼此平行。
在本发明的实施例中,单位沟槽电容器的一个或多个沟槽和/或应力补偿元件的一个或多个沟槽的深度在5μm与100μm之间。
在本发明的实施例中,单位沟槽电容器的一个或多个沟槽和/或应力补偿元件的一个或多个沟槽的宽度在1μm与10μm之间。
在本发明的实施例中,单位沟槽电容器包括至少两个沟槽,其中相邻沟槽之间的节距在2μm与20μm之间。
在本发明的实施例中,单位沟槽电容器的闭合沟槽具有方形或矩形或菱形、或六边形、或圆形、或椭圆形的形状。
在第二方面中,本发明的实施例涉及一种用于抑制电气系统中的瞬变的RC缓冲器设备。RC缓冲器设备包括与根据本发明的实施例的沟槽电容器串联连接的电阻器。
在第三方面中,本发明的实施例涉及一种用于制造沟槽电容器的方法。该方法包括:
-提供衬底,
-制造多个单位沟槽电容器,其中,每个单位沟槽电容器包括一个或多个闭合沟槽,每个沟槽进一步包括底部电极、顶部电极、以及该底部电极与该顶部电极之间的电介质,并且其中,单位沟槽电容器以2D重复图案被布置在衬底中,使得这些单位沟槽电容器被这些单位沟槽电容器之间的细长的沟槽或细长的壁分开,并且该方法还包括在单位沟槽电容器之间制造应力补偿元件,使得这些应力补偿元件中断细长的壁或沟槽,
-并联连接单位沟槽电容器。后者可以通过在不同的单位沟槽电容器之间共享顶部电极以及通过在不同的单位沟槽电容器之间共享底部电极来实现。
有利的是,通过并联连接单位沟槽电容器,朝向顶部电极的电阻也被降低。从而使响应时间(由RC决定)更快,尤其在单位沟槽电容器的中间更是如此。
在所附独立权利要求和从属权利要求中阐述了本发明的特定和优选方面。来自从属权利要求的特征可以与独立权利要求的特征并与其他从属权利要求的特征在适当的情况下进行组合,而不仅仅是如在权利要求中明确阐述的那样。
根据此后所描述的(一个或多个)实施例,本发明的这些方面和其他方面将是显而易见的,并且参考该(一个或多个)实施例阐明了本发明的这些方面和其他方面。
附图说明
图1示出了分层衬底的3D图,图示出由分层引起的力。
图2示出了在衬底上组织的多个单位沟槽电容器的示意图。
图3示出了根据本发明的实施例的、包括多个基本上方形的单位沟槽电容器的沟槽电容器的2D示意图。
图4示出了根据本发明的实施例的、包括多个基本上圆形的单位沟槽电容器的沟槽电容器的2D示意图。
图5和图6示出了根据本发明的实施例的、包括多个基本上方形的单位沟槽电容器的沟槽电容器的2D示意图。
图7示出了根据本发明的实施例的、包括多个基本上六边形的单位沟槽电容器的沟槽电容器的2D示意图。
图8示出了可用于根据本发明的实施例的沟槽电容器的单位沟槽电容器的部分的3D图。
图9示出了放大到图8的三个沟槽中的图。
图10示出了非导电衬底中的单位沟槽电容器的沟槽的3D示意图,其中,该单位沟槽电容器可用于根据本发明的实施例的沟槽电容器。
图11示出了根据本发明的实施例的RC缓冲器的电气方案。
图12示出了根据本发明的实施例的示例性方法的流程图。
权利要求中的任何附图标记不应被解释为限制范围。
在不同的附图中,相同的附图标记指代相同或类似的要素。
具体实施方式
将就具体实施例并且参考某些附图来描述本发明,但是本发明不限于此而仅由权利要求书来限定。所描述的附图仅仅是示意性的,而非限制性的。在附图中,出于说明性目的,要素中的一些要素的大小可被放大且未按比例绘制。尺寸和相对尺寸不与本发明的实践的实际缩减相对应。
说明书中和权利要求书中的术语第一、第二等用于在类似的要素之间进行区分,而不一定用于描述时间上、空间上、等级上或以任何其他方式的顺序。应当理解的是,如此使用的术语在适当的情况下是可互换的,并且本文中所描述的本发明的实施例能够以与本文中所描述或图示的顺序不同的顺序进行操作。
此外,说明书和权利要求中的术语顶部、下方等等用于描述性目的,并且不一定用于描述相对位置。应当理解的是,如此使用的术语在适当的情况下是可互换的,并且本文中所描述的本发明的实施例能够以与本文中所描述或图示的定向不同的定向进行操作。
应当注意的是,权利要求书中所使用的术语“包括”不应被解释为限定于其后列出的手段;它并不排除其他要素或步骤。由此,该术语应被解释为指定如所提到的所陈述的特征、整数、步骤或组件的存在,但不排除一个或多个其他特征、整数、步骤或组件、或其群组的存在或添加。由此,表述“包括装置A和B的设备”的范围不应当被限于仅由组件A和组件B构成的设备。这意味着对于本发明,该设备的仅有的相关组件是A和B。
贯穿本说明书对“一个实施例”或“实施例”的引用意指结合该实施例所描述的特定的特征、结构或特性被包括在本发明的至少一个实施例中。由此,短语“在一个实施例中”或“在实施例中”贯穿本说明书在各个地方的出现并不必全部指代同一实施例,但可以指代同一实施例。此外,在一个或多个实施例中,如根据本公开会对本领域普通技术人员显而易见的,特定的特征、结构或特性可以以任何合适的方式被组合。
类似地,应当领会的是,在本发明的示例性实施例的描述中,出于精简本公开和辅助对各个发明性方面中的一个或多个发明性方面的理解的目的,本发明的各个特征有时一起被编组在单个实施例、附图或其描述中。然而,此种公开方法不应被解释为反映要求保护的发明要求比每一项权利要求中明确记载的特征更多的特征的意图。相反,如所附权利要求所反映,发明性方面在于比单个前述公开的实施例的全部特征更少的特征。由此,具体实施方式所附的权利要求由此被明确纳入本具体实施方式中,其中每一项权利要求本身代表本发明的单独实施例。
此外,尽管本文中所描述的一些实施例包括其他实施例中所包括的一些特征但不包括其他实施例中所包括的其他特征,但是如本领域技术人员会理解的那样,不同实施例的特征的组合旨在落在本发明的范围内,并且形成不同实施例。例如,在所附的权利要求书中,所要求保护的实施例中的任何实施例均可以以任何组合来使用。
在本文中所提供的描述中,阐述了众多具体细节。然而,应当理解的是,可以在不具有这些具体细节的情况下实施本发明的实施例。在其他实例中,公知的方法、结构和技术未被详细示出,以免混淆对本描述的理解。
如介绍中所讨论的,应力可以存在于包括多个单位沟槽电容器的衬底中,并且即使当单位沟槽电容器具有闭合沟槽时也是如此。
图2示出了具有同心沟槽的单元的不同组合。为了简单起见,仅绘制了单位单元的外同心壁。如图3和图4中所描绘的,通常有更多的壁由单元中间的沟槽形成。
图2的左侧示出了基本上方形的单位单元的阵列,其中在每个单元内,壁16由单位单元的外沟槽17a和第二相邻的内沟槽17b形成。相邻单位单元的外沟槽17a在单位单元之间形成壁18。如在介绍中所解释的,单位单元之间的壁18上的应力将不会导致这些壁的弯曲。沟槽越深,则越大的应力被创建。在这个示例中,由于跨整个阵列延伸的、单位单元之间的壁18的存在,翘曲在衬底中被创建。虚线19图示出单位单元之间的壁18穿过整个单位单元阵列,并且因此将引起大的翘曲。
图2的中间示出了基本上圆形的单位单元的阵列,其中在每个单元内,壁16由单位单元的外沟槽17a和第二相邻的内沟槽17b形成。相邻单位单元的外沟槽17a在单位单元之间形成壁18。单位单元之间的壁18上的应力将不会导致这些壁的弯曲。沟槽越深,越大的应力被创建。在该示例中,由于跨整个阵列延伸的、单位单元之间的壁18的存在,翘曲在衬底中被创建。虚线19图示出晶胞之间的壁18如何穿过整个阵列并因此将引起大的翘曲。
图2的右侧示意图示出六边形单位沟槽电容器的阵列。在该示例中,壁18沿诸如虚线19指示的路径之类的路径穿过整个阵列,并且因此将引起大的翘曲。
在第一方面中,本发明的实施例涉及沟槽电容器100,该沟槽电容器100包括以2D重复图案布置的多个单位沟槽电容器110的。此类沟槽电容器的不同实施例在图3到图7的示意性2D图中被图示。这些图中的附图标记与说明书的附图标记相对应。单位沟槽电容器110设置在衬底101中。在本发明的实施例中,单位沟槽电容器110被这些单位沟槽电容器110之间的细长的沟槽或细长的壁分开。此外,沟槽电容器包括多个应力补偿元件120,该多个应力补偿元件120被布置在单位沟槽电容器110之间,使得它们中断细长的壁103或沟槽。
每个单位沟槽电容器110包括一个或多个闭合沟槽,每个沟槽进一步包括底部电极111、顶部电极113、以及该底部电极111与该顶部电极113之间的电介质112。在本发明的实施例中,单位沟槽电容器并联连接。
本发明的实施例的优点在于,单位沟槽电容器之间的壁上的应力不会在整个阵列上被建立。本发明的实施例的优点在于,由此晶片翘曲可以被减少或甚至防止。在本发明的实施例中,6英寸晶片的晶片翘曲例如可以被限于+/-50μm,而8英寸晶片的翘曲可以被限于+/-150μm。
在本发明的实施例中,单位沟槽电容器中的至少一些或全部单位沟槽电容器包括同心布置的两个或更多个闭合沟槽。通过这样做,沟槽电容器的总电容甚至可以被增加更多。此外,这可以在不显著地增加衬底弯曲的情况下完成。
在本发明的实施例中,每个应力补偿元件120是与单位沟槽电容器110并联连接的沟槽电容器。
本发明的实施例的优点在于,晶片上的沟槽以使得衬底中的电介质与沟槽的侧壁之间的应力不会对晶片弯曲有贡献的方式来限定。
在本发明的实施例中,应力补偿元件被布置在细长的壁的交叉点处。
图3示出了根据本发明的实施例的、包括多个单位沟槽电容器110的沟槽电容器100的2D示意图。每个单位沟槽电容器110包括多个具有圆角的基本上方形的沟槽。电容性应力补偿元件存在于相邻单位沟槽电容器110的角之间。
图4还示出了根据本发明的实施例的沟槽电容器100的2D示意图。与图3的差异在于,在图4中,单位沟槽电容器包括圆形沟槽。在该示例中,单位沟槽电容器被组织成六边形封装,并且应力补偿元件120存在于单位沟槽电容器110之间的开口中。
在图3以及图4中,单位沟槽电容器110以及应力补偿元件120进一步包括衬底101中蚀刻的沟槽102。图3和图4中的虚线图示出细长的壁是如何在单位沟槽电容器110之间形成的,以及该细长的壁是如何被单位沟槽电容器120中断的。这些单位沟槽电容器110被布置在细长的壁的交叉点上。应力补偿元件的中心位于两个细长的壁的交叉点处。
在具有闭合(例如,圆形)沟槽的本发明的实施例中,电容器的(一个或多个)沟槽的深度是壁的厚度的至少3倍,以确保壁垂直于沟槽的方向弯曲,从而避免晶片弯曲。
其中在本发明的实施例中,参考细长的壁的中间,参考两个相邻单位沟槽电容器的外沟槽之间的中间。在本发明的实施例中,应力补偿元件的沟槽基本上处于细长的壁的中间。其示例在图5、图6和图7中所图示的实施例中给出。
图5公开了根据本发明的实施例的另一沟槽电容器100,其中,单位沟槽电容器由方形沟槽制成。在单位沟槽电容器包括多个沟槽的情况下,这些沟槽优选是同心的。通过增加每一个单位沟槽电容器的沟槽的数量,单位沟槽电容器的电容可以被增加。在图5中所图示的实施例中,使用应力补偿元件120h、120v将由相邻的单位沟槽电容器的外沟槽102a形成的、这些单位单元之间的细长的壁拆分成两个。这些沟槽打破了由外单位单元壁建立的应力,该外单位单元壁结束于这些沟槽的中间。此外,水平沟槽120h1打破了沿垂直沟槽120v1和120v2的外壁建立的应力140v。同样地,垂直沟槽120v2打破了沿水平沟槽120h2和120h3的外壁建立的应力140h。因此,沟槽120是防止晶片翘曲的、单位单元之间的应力补偿元件。
同样在图6中,单位沟槽电容器110的沟槽102具有方形形状。在图6中,垂直和水平延伸的应力补偿元件120被组合成十字形。应力补偿元件中断单位沟槽电容器之间的细长的壁(这些壁中的一个壁用附图标记103指示)。应力补偿元件的沟槽不在应力补偿元件之间延伸,相反,十字形状被中断,以便也允许应力的中断,如先前所讨论的。在图6中,沟槽102a和102b是同轴矩形沟槽。壁105存在于沟槽之间。
在图7中,单位沟槽电容器110的沟槽102具有六边形形状。沟槽102a和102b是同轴六边形沟槽。壁105存在于沟槽之间。应力补偿元件120被布置在单位沟槽电容器110之间,使得它们中断由相邻单位单元之间的壁103形成的细长壁。应力补偿元件120a包括在相邻的单位沟槽电容器110之间的、通过共同的单位单元壁的两个交点的壁中的沟槽。应力补偿元件120b包括在相邻的单位沟槽电容器110之间的、通过共同的单位单元的一个交点的壁中的沟槽。
先前的示例性实施例说明了被应力补偿元件中断的细长的壁的存在。然而,此种解决方案也可以被反转。代替穿过整个晶片的刚性细长壁,刚性细长沟槽也可以是可能的。在单位沟槽电容器在外边界处不具有壁而是具有沟槽的情况下,此类实施例可以被导出。在那种情况下,细长的沟槽而不是细长的壁存在于单位沟槽电容器之间。此外,在此类细长的刚性沟槽中,当沟槽被诸如导电材料之类的填充材料填充时,应力将建立。为了避免由填充有填充材料的细长的沟槽引起的晶片翘曲,提供了机械应力补偿元件。这些应力补偿元件中断细长的沟槽。在本发明的实施例中,应力补偿元件可以变形,并且作为其结果,沿沟槽的(或在其他实施例中,沿壁的)应力松弛。例如,它们可以是中断细长的沟槽的山丘状物或岛状物。此外,在这种情况下,应力补偿元件可以是与单位沟槽电容器并联连接并对总电容有贡献的电容器。
图8示出了可用于根据本发明的实施例的沟槽电容器的单位沟槽电容器110的部分的3D图。仅示出了单位沟槽电容器的一半。图9示出了放大到图8的三个沟槽中的图。在本发明的实施例中,衬底101可以充当沟槽电容器的底部电极111。在那种情况下,衬底101以及衬底中的沟槽102覆盖有电介质层112(例如SiO2或Si3N4或任何其他电介质或电介质的组合)。在电介质112的顶部沉积导电层113a(例如多晶硅或铝)作为金属或任何其他导电层或导电层113a、113b的组合,形成沟槽电容器的顶部电极113。在优选实施例中,衬底101可以例如是硅衬底。
在本发明的实施例中,单位沟槽电容器110的一个或多个沟槽和/或应力补偿元件120的一个或多个沟槽的深度z在5μm与100μm之间。
在本发明的实施例中,单位沟槽电容器110的一个或多个沟槽和/或应力补偿元件120的一个或多个沟槽的宽度w1在1μm与10μm之间。
在本发明的实施例中,相邻沟槽之间的节距w2在2μm与20μm之间。
层的反转也是可能的。这在图10的3d图中被图示。在那种情况下,衬底101可以是非导电或电介质材料(例如玻璃或石英)。在衬底101中提供沟槽102。包括沟槽的衬底覆盖有如上文所提及的导电材料或导电材料的组合。这将形成沟槽电容器的底部电极111。电介质层或层叠将被布置在该导电层或层叠的顶部,以形成沟槽电容器的电介质112。进一步地,导电层或层叠又被放置在该电介质112的顶部,以形成顶部电极113a、113b。
对于单位沟槽电容器110,每个沟槽102的特性在于具有侧壁。如果单位沟槽电容器110包括多个沟槽102,则每个沟槽的特性进一步在于具有相邻的沟槽和侧壁。在单位沟槽电容器110被编组在一起以形成沟槽电容器100的情况下,这也是成立的。
在本发明的实施例中,在单位沟槽电容器110中以及当将单位沟槽电容器110编组在一起形成沟槽电容器100时,沟槽的节距总是相同的,使得至少在部分区域中,并且特别是在其中沟槽未被倒圆角的区域中,存在均匀的应力分布。
在被倒圆角的区域中,例如,在图3的单位沟槽电容器110的角处,或者在图4的圆形单位沟槽电容器之间的区域中,相比于在细长的区域中,沟槽的密度更低,并且因此应力也更低。
为了减少这些区域中的应力,引入了机械应力补偿元件120。
在其中应力补偿元件是电容器的本发明的实施例中,这些应力补偿元件以与单位沟槽电容器相同的方式进行处理。在本发明的实施例中,它们也可以具有相同的层叠,并且它们可以与单位沟槽电容器并联电连接。
通过这样做,获得了两个优点。机械应力(例如,在未被单位沟槽电容器的沟槽覆盖的区域中)是分布的,并且附加地,这些机械应力补偿元件是电活性的,由此对适合于RC缓冲器设备的沟槽电容器的总电容有贡献。这使得每一个区域的电容更高,这可能使得设备更小。
在第二方面中,本发明的实施例涉及包括根据本发明的实施例的沟槽电容器的RC缓冲器设备。此类设备的示意图在图11中示出。根据本发明的实施例,RC缓冲器设备200包括RC电路,该RC电路包括与电阻器串联的沟槽电容器100,该RC电路与晶体管T1和T2的串联连接并联地连接。在本发明的实施例中,电阻器可以是单位沟槽电容器的一体化的部分,并且因此是沟槽电容器的一体化的部分。电阻值可以通过调整顶部电极(例如,多晶Si的掺杂)和底部电极(例如,衬底的掺杂)的导电性或通过设计(例如,单位沟槽电容器的尺寸)来导出。这提供的优点在于不必提供外部电阻器。通过这样做,电阻器是单位沟槽电容器的一体化的部分,并且因此是沟槽电容器的一体化的部分,并且串联连接到单位沟槽电容器和沟槽电容器。
缓冲器结构直接连接到功率轨,并且抑制由开关晶体管T1和T2的切换引起的瞬变。沟槽电容器包括多个单位沟槽电容器和应力补偿元件。单位沟槽电容器和应力补偿元件被布置成减少制造过程期间的晶片翘曲。根据本发明的实施例,这也改善了设备的可靠性,因为具有单位沟槽电容器和应力补偿元件的芯片也将具有较小的总应力。
在本发明的实施例中,RC缓冲器设备的应力补偿元件也是对沟槽电容器的总电容值有贡献的电容器。
在第三方面中,本发明的实施例涉及一种用于制造沟槽电容器100的方法300。图12中示出了根据本发明的实施例的示例性方法300的流程图。
该方法包括:
-提供(310)衬底。
-制造(320)多个单位沟槽电容器110。单位沟槽电容器通过制造一个或多个闭合沟槽来制成,其中每个沟槽包括底部电极111、顶部电极113、以及该底部电极111与该顶部电极113之间的电介质112。制造沟槽可以例如通过深反应离子蚀刻(DRIE)来实现,因为这将产生具有垂直壁的沟槽。优选地,壁基本上是垂直的,使得它们可以被恰当地填充。DRIE可以例如应用在硅衬底中。低压化学气相沉积技术(LPCVD)或等离子体增强化学气相沉积技术(PECVD)或原子层沉积(ALD)可用于提供诸如电极层或电介质之类的层。单位沟槽电容器被制造成使得它们以2D重复图案被布置在衬底中。作为其结果,单位沟槽电容器110被这些单位沟槽电容器之间的细长的沟槽或细长的壁分开。该方法进一步包括在单位沟槽电容器110之间制造(320)应力补偿元件120,使得它们中断细长的壁或沟槽。
-并联连接(330)单位沟槽电容器110。附加地,应力补偿元件可以是与单位沟槽电容器并联连接的电容性元件。
Claims (15)
1.一种沟槽电容器(100),所述沟槽电容器(100)包括多个单位沟槽电容器(110),所述多个单位沟槽电容器(110)以2D重复图案被布置在衬底(101)中,使得所述单位沟槽电容器(110)被所述单位沟槽电容器之间的细长的沟槽或细长的壁(103)分开,并且所述沟槽电容器(100)包括多个应力补偿元件(120),其中每个单位沟槽电容器(110)包括一个或多个闭合沟槽(102),每个沟槽进一步包括底部电极(111)、顶部电极(113)、以及所述底部电极(111)与所述顶部电极(113)之间的电介质(112),
其中,所述单位沟槽电容器并联连接,并且其中,所述应力补偿元件(120)被布置在所述单位沟槽电容器(110)之间,使得所述应力补偿元件(120)中断所述细长的壁或所述细长的沟槽。
2.根据权利要求1所述的沟槽电容器(100),其中,每个应力补偿元件(120)是与所述单位沟槽电容器(110)并联连接的沟槽电容器。
3.根据权利要求2所述的沟槽电容器(100),其中,所述应力补偿元件(120)是包括闭合沟槽的沟槽电容器。
4.根据前述权利要求中的任一项所述的沟槽电容器(100),其中,所述应力补偿元件(120)被布置在细长的壁或细长的沟槽的交叉点上。
5.根据权利要求4的沟槽电容器(100),其中,所述单位沟槽电容器(110)被细长的壁分开,其中,所述应力补偿元件(120)是与所述单位沟槽电容器(110)并联连接的沟槽电容器,并且其中,所述应力补偿元件的沟槽基本上处于所述细长的壁的中间。
6.根据权利要求1所述的沟槽电容器(100),其中,所述单位沟槽电容器中的至少一些单位沟槽电容器包括同心布置的两个或更多个闭合沟槽。
7.根据权利要求1所述的沟槽电容器(100),其中,所述单位沟槽电容器(110)的一个或多个闭合沟槽具有圆角。
8.根据权利要求7所述的沟槽电容器(100),其中,所述圆角具有相同的半径。
9.根据权利要求1所述的沟槽电容器(100),其中,所述单位沟槽电容器(110)包括类似的至少两个闭合沟槽。
10.根据权利要求1所述的沟槽电容器(100),其中,所述单位沟槽电容器(110)的一个或多个沟槽和/或所述应力补偿元件(120)的一个或多个沟槽的深度在5μm与100μm之间。
11.根据权利要求1所述的沟槽电容器(100),其中,所述单位沟槽电容器(110)的一个或多个沟槽和/或所述应力补偿元件(120)的一个或多个沟槽的宽度在1μm与10μm之间。
12.根据权利要求1所述的沟槽电容器(100),所述单位沟槽电容器(110)包括至少两个沟槽,其中,相邻沟槽之间的节距在2μm与20μm之间。
13.根据权利要求1所述的沟槽电容器(100),其中,所述单位沟槽电容器(110)的闭合沟槽具有方形或矩形或菱形、或六边形、或圆形、或椭圆形形状。
14.一种用于抑制电气系统中的瞬变的RC缓冲器设备(200),所述RC缓冲器设备包括与根据权利要求1至13中的任一项所述的沟槽电容器串联连接的电阻器。
15.一种用于制造沟槽电容器(100)的方法(300),所述方法包括:
提供(310)衬底,
制造(320)多个单位沟槽电容器(110),其中,每个单位沟槽电容器(110)包括一个或多个闭合沟槽,每个沟槽进一步包括底部电极(111)、顶部电极(113)、以及所述底部电极(111)与所述顶部电极(113)之间的电介质(112),并且其中,所述单位沟槽电容器(110)以2D重复图案被布置在所述衬底中,使得所述单位沟槽电容器(110)被所述单位沟槽电容器之间的细长的沟槽或细长的壁分开,并且所述方法包括在所述单位沟槽电容器(110)之间制造应力补偿元件(120),使得所述应力补偿元件(120)中断所述细长的壁或所述细长的沟槽,
并联连接(330)所述单位沟槽电容器(110)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP22175742.0A EP4283692A1 (en) | 2022-05-27 | 2022-05-27 | Trench capacitor with reduced mechanical stress |
EP22175742.0 | 2022-05-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN117133757A true CN117133757A (zh) | 2023-11-28 |
Family
ID=81851433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310579877.XA Pending CN117133757A (zh) | 2022-05-27 | 2023-05-22 | 具有减少的机械应力的沟槽电容器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230386753A1 (zh) |
EP (1) | EP4283692A1 (zh) |
CN (1) | CN117133757A (zh) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9608130B2 (en) * | 2011-12-27 | 2017-03-28 | Maxim Integrated Products, Inc. | Semiconductor device having trench capacitor structure integrated therein |
US9647057B2 (en) * | 2015-10-08 | 2017-05-09 | Ipdia | Capacitor 3D-cell and 3D-capacitor structure |
EP3588560A1 (en) * | 2018-06-21 | 2020-01-01 | Murata Manufacturing Co., Ltd. | Semiconductor structure enhanced for high voltage applications |
JP7215878B2 (ja) * | 2018-10-31 | 2023-01-31 | ラピスセミコンダクタ株式会社 | 半導体ウェハの製造方法および半導体装置 |
-
2022
- 2022-05-27 EP EP22175742.0A patent/EP4283692A1/en active Pending
-
2023
- 2023-05-01 US US18/310,202 patent/US20230386753A1/en active Pending
- 2023-05-22 CN CN202310579877.XA patent/CN117133757A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
EP4283692A1 (en) | 2023-11-29 |
US20230386753A1 (en) | 2023-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109742083B (zh) | 三维存储器及其制造方法 | |
CN109346471B (zh) | 形成三维存储器的方法以及三维存储器 | |
US10885956B2 (en) | Dynamic random access memory array, semiconductor layout structure and fabrication method thereof | |
US10083983B2 (en) | Semiconductor memory device | |
EP3240028B1 (en) | Contact pad structure and method for fabricating the same | |
CN112466884B (zh) | 三维存储器及其制作方法 | |
CN115332251A (zh) | 半导体结构及其制造方法 | |
KR20180007811A (ko) | 수직형 메모리 장치 | |
US20080274583A1 (en) | Through-wafer vias | |
CN117133757A (zh) | 具有减少的机械应力的沟槽电容器 | |
CN115295555A (zh) | 存储器件及其制造方法 | |
CN108133939B (zh) | 三维半导体元件及其制造方法 | |
CN212810305U (zh) | 存储器及半导体器件 | |
CN111029340B (zh) | 一种三维存储器及其制备方法、一种光刻掩膜版 | |
US10446573B2 (en) | Semiconductor structure and method for forming the same | |
CN113257825A (zh) | 具有对称分布楼梯阶梯的微电子装置及相关系统及方法 | |
TWI626732B (zh) | 具隔離擬置圖案之三維半導體元件 | |
US20190280103A1 (en) | Semiconductor structure and method for manufacturing the same | |
CN108735728B (zh) | 具隔离拟置图案的三维半导体元件 | |
CN111987075A (zh) | 三维电容器结构及其制作方法 | |
CN219642830U (zh) | 一种接触垫结构 | |
CN112909004B (zh) | 三维存储器及其制造方法 | |
CN219322901U (zh) | 一种半导体器件及半导体芯片 | |
EP4283693A1 (en) | Trench capacitors | |
CN118042820A (zh) | 半导体结构及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication |