CN117043931A - 电源模块及其制造方法 - Google Patents

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Abstract

本发明涉及一种电源模块及其制造方法,其中,陶瓷衬底的下电极层被插入基板的凹槽中,陶瓷衬底堆叠在基板上,通过钎焊进行粘接,从而提高粘接可靠性,防止挠曲,并实现高效散热。

Description

电源模块及其制造方法
[技术领域]
本公开涉及一种电源模块及其制造方法,更具体地,涉及一种能够提高陶瓷衬底与基板的接合可靠性的电源模块及其制造方法。
[背景技术]
通常,在电源模块中,基板形成为矩形板形状,并且由铝或铜材料形成。这样的基板可以接合到陶瓷衬底的下表面上,并且可以用作散热器。基板可以通过焊接被接合到陶瓷衬底的下表面上,以便有益于散热。
然而,由于相关现有技术中的基板具有等于或大于17.8ppm/K的热膨胀系数,所以在与陶瓷衬底接合过程中,由于基板和陶瓷衬底的热膨胀系数之间的差异可能发生挠曲。此外,焊膏可能在高温下熔化而引起基板的挠曲或缺陷。
作为对此的解决方案,通过使用AlSiC或类似材料将陶瓷衬底和基板在等于或低于250℃的温度下接合。根据相关现有技术中的基板与陶瓷衬底的接合结构,基板可由CuMo或Ni-Au材料制成,并且借由焊料预制件通过焊接而接合到陶瓷衬底上。在这种情况下,作为焊料预制件,使用由包括锡、银和铜的组合物制成的SAC305,并且焊接温度为230℃至350℃。
然而,相关现有技术中的基板和陶瓷衬底的接合结构可能因用于接合的焊膏和焊料预制件以及真空接合设备的工艺等而导致工艺成本的增加,并且可能导致接合可靠性和产量问题。
发明内容
[技术问题]
本发明的目的在于提供一种电源模块及其制造方法,通过防止在陶瓷衬底与基板的接合过程中产生问题的挠曲或气孔缺陷,可以提高接合可靠性,可以实现各种基板的高可靠性接合,并且可以实现工艺简化和工艺成本的节约。
[解决问题的方案]
为了实现上述目的,根据本发明的实施方式的电源模块可以包括陶瓷衬底、以及接合到所述陶瓷衬底的下部的基板,所述陶瓷衬底包括陶瓷基材、形成在所述陶瓷基材的上表面上的上电极层、以及形成在所述陶瓷基材的下表面上并且被分隔成多个区域的下电极层,所述基板上形成有对应于所述下电极层的多个凹槽,并且所述下电极层被插入所述凹槽中。
下电极层可以通过在厚度方向上蚀刻下电极层的一部分而形成的空隙而被分隔成多个区域。由此在下电极层上形成这样的空隙,可以将上电极层的总体积除以下电极层的总体积而得到的体积比调整为0.9至1.1的范围。
此外,如果上电极层和下电极层的厚度彼此相等,则空隙可以形成为使上电极层的总面积除以下电极层的总面积而得到的面积比在0.9至1.1的范围内。
钎焊填料可以设置在下电极层和凹槽之间,并且可以钎焊陶瓷衬底和基板。
基板的凹槽可以以具有等于下电极层和钎焊填料的厚度之和的厚度的方式形成。
根据实施方式的制造电源模块的方法可以包括:在陶瓷基材的上表面和下表面上制备上电极层和下电极层,以及制备陶瓷衬底,在该陶瓷衬底上,下电极层被分隔成多个区域;制备基板,所述基板上形成有对应于所述下电极层的凹槽;将所述下电极层插入所述凹槽中;以及以层叠状态将陶瓷衬底接合在基板上。
所述陶瓷衬底的制备可以包括形成通过在厚度方向上蚀刻下电极层的一部分而被分隔成所述多个区域的空隙。
形成用于分隔所述多个区域的所述空隙形成了所述空隙,使得所述上电极层的总体积除以所述下电极层的总体积而得到的体积比在0.9至1.1的范围内。
此外,形成用于分隔所述多个区域的所述空隙形成了所述空隙,使得在所述上电极层和所述下电极层的厚度彼此相等的情况下,所述上电极层的总面积除以所述下电极层的总面积而得到的面积比为0.9至1.1。
在制备所述基板时,可以对基板进行退火以去除其中的热应力。
所述基板的制备可以包括将钎焊填料设置到所述凹槽上。
在制备所述基板时,通过在厚度方向上蚀刻所述基板来形成所述凹槽,所述凹槽的深度可以等于所述下电极层和所述钎焊填料的厚度之和。
所述钎焊填料的设置可以通过膏涂敷、箔附接和P填充中的任一种方法,将厚度等于或大于5μm且等于或小于100μm的钎焊填料设置在所述凹槽上。
以所述层叠状态将所述陶瓷衬底接合在所述基板上包括通过熔化来钎焊所述钎焊填料。
可以在780℃至900℃进行所述钎焊,并且可以在所述钎焊过程中进行顶部加重或加压。
[发明的有利效果]
根据本公开,由于陶瓷衬底通过将下电极层插入凹槽中而以层叠状态被钎焊到基板上,因此提高了接合可靠性,防止了挠曲,并且提高了散热效果。
此外,根据本公开,由于在下电极层和凹槽尺寸匹配的状态下进行钎焊,所以在注入绝缘凝胶过程中可以去除产生气泡的空隙,并且可以防止气孔缺陷。
此外,根据本公开,由于通过在厚度方向上蚀刻下电极层的一部分来形成空隙,所以可以将上电极层和下电极层的体积比和面积比控制在特定范围内,从而可以抑制由于体积差异而发生的挠曲现象。
此外,根据本公开,由于在通过基板的热处理预先去除热应力和热应变之后通过钎焊填料的熔化来进行钎焊,因此可以提高接合可靠性。
附图说明
图1是示出根据本公开的实施方式的用于电源模块的陶瓷衬底和基板的接合结构以及陶瓷衬底的爆炸立体图。
图2是示出根据本公开的实施方式的用于电源模块的陶瓷衬底和基板的接合结构的爆炸剖视图。
图3是示出根据本公开的实施方式的陶瓷衬底的上表面和下表面的图。
图4是示出根据本公开的实施方式的用于电源模块的陶瓷衬底和基板的接合结构的剖视图。
图5是示出设置有SiC芯片的电源模块的示例的剖视图。
图6是示出设置有GaN芯片的电源模块的示例的剖视图。
图7是示出根据本公开的实施方式的用于制造电源模块的方法的流程图。
[具体实施方式]
下面将参照附图详细描述本公开的实施方式。
本公开是关于电源模块中所包括的构造中的基板和陶瓷衬底的接合结构,并且将围绕此进行说明。
图1是示出根据本公开的实施方式的用于电源模块的陶瓷衬底和基板的接合结构以及陶瓷衬底的爆炸立体图,图2是示出根据本公开的实施方式的用于电源模块的陶瓷衬底与基板的接合结构的爆炸剖视图。图3是示出根据本公开的实施方式的陶瓷衬底的上表面和下表面的图,图4是示出根据本公开的实施方式的用于电源模块的陶瓷衬底和基板的接合结构的剖视图。
如图1-2所示,根据本公开的实施方式的电源模块可以设置有陶瓷衬底100和接合到陶瓷衬底100的下部上的基板200。
陶瓷衬底100可以是活性金属钎焊(AMB:Active Metal Brazing)衬底,该活性金属钎焊(AMB)衬底设置有陶瓷基材110、在陶瓷基材110的上表面上的上电极层120、以及陶瓷基材110的下表面上的下电极层130。在实施方式中,示例性地说明了AMB衬底,但是也可以应用直接键合铜(DBC:Direct Bonded Copper)衬底、厚印刷铜(TPC:Thick PrintingCopper)衬底或直接钎焊铝(DBA:Direct Brazed Aluminum)衬底。AMB衬底就耐久性以及针对半导体芯片所产生的热量的热耗散效率而言最适合。
作为示例,陶瓷衬底100的陶瓷基材110可以是氧化铝(Al2O3)、AIN、SiN和Si3N4中的任一种。
如图3所示,上电极层120可以形成为陶瓷衬底110的上表面110a上的电极图案。例如,上电极层120可以以金属箔的形式设置,可以钎焊到陶瓷基材110的上表面110a上,然后,可以形成用于安装半导体芯片的电极图案和用于通过蚀刻安装驱动元件的电极图案。作为示例,金属电极层120可以由Cu、Cu合金、OFC、EPT Cu和Al中的一种制成。OFC是无氧铜。
下电极层130可以形成在陶瓷基材110的下表面110b上,并且可以分隔成多个区域130a、130b、130c和130d。例如,下电极层130可以以由Cu、Cu合金、OFC、EPT Cu和Al中的一种构成的金属箔的形式设置,可以钎焊到陶瓷衬底110的下表面110b上,然后,可以通过在厚度方向上对其一部分进行蚀刻而形成的空隙131被分隔成多个区域130a、130b、130c和130d。
在下电极层130形成为平板以增加与基板200的接合区域而没有空隙131的情况下,与形成为电极图案的上电极层120的总体积相比,其具有大的体积差异,并且由此陶瓷衬底100在高温环境中弯曲。根据经验数据,通过将形成为电极图案的上电极层120的总体积除以呈平板形式的下电极层130的总体积而得到的体积比约为0.76,并且在这种情况下,挠曲度超过0.4%,使得陶瓷衬底100只能因有缺陷而被丢弃。这样的缺陷发生率占总产量的比例相对较大,从而造成连续制造损失的问题。
为了解决上述问题,根据本公开,通过空隙131将上电极层120和下电极层130的体积比和面积比控制在特定范围内,可以抑制由于体积差异而发生的挠曲现象。
由于陶瓷衬底100的上电极层120被形成为其上供半导体芯片安装的电极图案,因此其通常被设计为具有固定形式、厚度和长度。因此,根据本公开,通过在厚度方向上蚀刻下电极层130的一部分以形成空隙131并且通过空隙131将下电极层130分隔成多个区域130a、130b、130c和130d,可以调整下电极层130的总体积和面积。即,在下电极层130上形成空隙131并且降低下电极层130的总体积和面积的情况下,上电极层120和下电极层130的体积比和面积比可以被调整到0.9至1.1的范围内。
具体地,优选陶瓷衬底100被设计成使上电极层120的总体积除以下电极层130的总体积而得到的体积比在0.9至1.1的范围内,并且为了使挠曲最小化,更优选陶瓷衬底100被设计成使得体积比接近1.0。
总体积按照总面积和厚度的乘积进行计算,并且如果上电极层120和下电极层130具有相同的厚度,则可以通过根据厚度调整面积使体积比在0.9至1.1的范围内。
作为示例,上电极层120和下电极层130的厚度可以彼此相等,为0.3T或0.5T。如上所述,在上电极层120和下电极层130的厚度彼此相等的情况下,优选陶瓷衬底100被设计为使上电极层120的总面积除以下电极层130的总面积而得到的面积比在0.9至1.1的范围内,并且为了使挠曲最小化,更优选的是,陶瓷衬底100被设计成使得面积比接近1.0。也就是说,如果在厚度彼此相等的情况下设计成面积比在0.9至1.1的范围内,则体积比也可以被调整为在0.9至1.1的范围内。
同时,下电极层130可以通过空隙131被分隔成各种形状。例如,如图3所示,下电极层130可以通过被蚀刻成交叉形状的空隙131被分隔成四个区域130a、130b、130c和130d,每个区域具有矩形横截面和相同面积。此外,下电极层130可以通过蚀刻而形成的空隙被分隔成具有诸如三角形等各种形状的多个区域。
如图4所示,基板200被接合到陶瓷衬底100的下部,并且可以用于消散安装在陶瓷衬底100上的半导体芯片产生的热量。基板200可以形成为具有预定厚度的矩形板形状。此外,基板200可以设计成基于通过预先计算热膨胀系数和接合面积或体积而得到的挠曲变化量来最小化挠曲的形式。
基板200由能够提高散热效率的材料形成。作为示例,基板200可以由Cu、Al、Ni-Au、AlSiC、CuMo、CuW、Cu/CuMo/Cu、Cu/Mo/Cu和Cu/W/Cu中的至少一种或其复合材料构成。Cu、Al、AlSiC、CuMo、CuW、Cu/CuMo/Cu、Cu/Mo/Cu和Cu/W/Cu的材料具有显著的热导率,并且AlSiC、CuMo、CuW、Cu/CuMo/Cu、Cu/Mo/Cu和Cu/W/Cu的材料具有低的热膨胀系数,从而可以在接合到陶瓷衬底100上时最小化挠曲的产生。
在形成为Cu/CuMo/Cu或AlSiC的三层接合金属片材结构的情况下,基板200可以在与陶瓷衬底100的接合中具有突出的接合特性,并且可以具有如下热特性,即6.8ppm/K至12ppm/K的热膨胀系数和220W/m·K至280W/m·K的热导率。
基板200可以具有凹槽210,凹槽210向下凹陷并形成在基板200的上表面上。凹槽210可以形成为具有与分隔成多个区域130a、130b、130c和130d的下电极层130相对应的形状和数量。在一实施方式中,凹槽210可以形成为四个凹槽,每个凹槽均具有矩形横截面和相同面积,以便与下电极层130对应。
在凹槽210中,可以设置用于接合陶瓷衬底100和基板200的钎焊填料300。此处,凹槽210可以形成为具有等于下电极层130和钎焊填料300的厚度之和的深度。也就是说,由于钎焊填料300和下电极层130可以被容纳以与凹槽210的尺寸匹配,所以在下电极层130和基板200之间不形成空隙,从而可以防止气泡产生。作为示例,在下电极层130的厚度为0.5T且钎焊填料300的厚度为0.03T的情况下,凹槽210的深度可以为0.53T。
钎焊填料300用于确保陶瓷衬底100与基板200之间的接合特性。在焊接陶瓷衬底100和基板200的情况下,由于在高温下发生挠曲,可能出现间隙,从而降低了接合可靠性。
相反,根据本公开,由于钎焊填料300设置在下电极层130和凹槽210之间,所以下电极层130被插入凹槽210中,并且在下电极层130的四个侧面与凹槽210的内侧全部接触的状态下进行钎焊,接触面积增大,因此接合力更好。因此,能够通过基板200抑制陶瓷衬底100的挠曲,从而提高散热效果。
此外,由于下电极层130被插入到凹槽210中,所以可以容易地进行陶瓷衬底100和基板200的精确的相互对准,并且因为不存在钎焊过程中在高温环境中脱离它们的位置的问题,因此可以提高接合精度。
钎焊填料300可以由包括Ag、Cu、AgCu和AgCuTi中的至少一种的材料形成。这里,Ag和Cu具有高导热性,因此不仅提高了接合力,而且通过促进陶瓷衬底100和基板200之间的热传递而提高了散热效率。此外,Ti具有良好的润湿性,因此有助于Ag和Cu附接到凹槽210的内侧。
钎焊填料300可以形成为多层结构的薄膜。多层结构的薄膜通过对不良性能的补足来提高接合力。作为示例,钎焊填料300可以由包括Ag层和形成在Ag层上的Cu层的两层结构构成。此外,钎焊填料300可以由包括Ti层、形成在Ti层上的Ag层和形成在Ag层上的Cu层的三层结构形成。在将钎焊填料300用于陶瓷衬底100和基板200的钎焊之后,多层结构的边界可能变得模糊。
图5是示出设置有SiC芯片的电源模块的示例的剖视图,并且图6是示出设置有GaN芯片的电源模块的示例的剖视图。
如图5和图6所示,在电源模块中,半导体芯片C可以安装在陶瓷衬底100的上电极层120上。除了图5和图6所示的SiC芯片和GaN芯片之外,半导体芯片C还可以设置有Si芯片、金属氧化物半导体场效应晶体管(MOSFET:Metal Oxide Semiconductor Field EffectTransistor)、绝缘栅双极晶体管(IGBT:Insulated Gate Bipolar Transistor)、结场效应晶体管(JFET:Junction Field Effect Transistor)和高电迁移率晶体管(HEMT:HighElectric Mobility Transistor)中的任何一个。
如图5所示,SiC芯片C的下部可以通过焊料层s接合到陶瓷衬底100的上电极层120上,并且SiC芯片C的上部可以通过接合线w电连接到外部。
如图6所示,GaN芯片C的下部可以通过焊料层s接合到下方的陶瓷衬底100的上电极层120上,并且GaN芯片C的上部可以通过倒装芯片形式的接合层b接合到上方的陶瓷衬底400上。上方的陶瓷衬底400可以在陶瓷基材410的上表面上设置有上电极层420,并且在陶瓷基材410的下表面上设置有下电极层430,并且GaN芯片C的上部可以以倒装芯片的形式接合到下电极层430的下表面上。
如图5和图6所示,由于半导体芯片C安装在电源模块上,为了保护半导体芯片、减振和绝缘,可以将诸如硅树脂或环氧树脂等的绝缘凝胶材料注入壳体h的内部空间中。在这种情况下,如果在陶瓷衬底100的下电极层130和基板200之间存在空隙,则产生气泡,从而产生气孔缺陷。根据本发明,由于在下电极层130和凹槽210的尺寸匹配的状态下进行钎焊,所以可以去除产生气泡的空间,并且由此可以防止气孔缺陷。另外,由于下电极层130被插入到凹槽210中,所以可以减小总模块厚度。
图7是示出根据本公开的实施方式的用于制造电源模块的方法的流程图。
如图7所示,根据本公开的实施方式的制造电源模块的方法可以包括:在陶瓷基材110的上表面和下表面上制备上电极层120和下电极层130,并且制备陶瓷衬底100,在陶瓷衬底100上,下电极层130被分隔成多个区域130a、130b、130和130d(步骤10);制备基板200,基板200上形成有与下电极层130对应的凹槽210(步骤20);将下电极层130插入凹槽210中(步骤30);以层叠状态将陶瓷衬底100接合在基板200上(步骤40)。
在制备陶瓷衬底100(步骤10)时,陶瓷衬底100可以是在陶瓷基材110的上表面和下表面上设置有上电极层120和下电极层130的活性金属钎焊(AMB)衬底。
陶瓷衬底100的制备(步骤10)可以包括通过在厚度方向上蚀刻下电极层130的一部分而形成被分隔成多个区域的空隙131。由于空隙131形成在下电极层130中,所以下电极层130可以被分隔成多个区域130a、130b、130c和130d。
形成用于分隔所述多个区域的所述空隙形成了所述空隙,使得上电极层120的总体积除以下电极层130的总体积而得到的体积比为0.9至1.1。
此外,形成用于分隔所述多个区域的所述空隙形成了所述空隙,使得在上电极层120和下电极层130的厚度彼此相等的情况下,上电极层120的总面积除以下电极层130的总面积而得到的面积比为0.9至1.1。
如上所述,根据本公开,由于通过在厚度方向上蚀刻下电极层130的一部分来形成空隙131,所以可以调整下电极层130的总体积和面积,并且由此可以将上电极层120和下电极层130的体积比和面积比调整到0.9至1.1的范围内。由于上电极层120形成为其上安装有半导体芯片的电极图案,所以在下电极层130形成为平板并且体积差异变大的情况下,陶瓷衬底100的挠曲在高温环境中发生。因此,根据本公开,通过在厚度方向上蚀刻下电极层130的一部分而形成的空隙131,将上电极层120和下电极层130的体积比和面积比控制在特定范围内,可以抑制由于体积差异而发生的挠曲现象。
在制备基板200(步骤20)时,可以在基板200上形成与下电极层130对应的凹槽210。基板200被制备为由Cu、Al、Ni-Au、AlSiC、CuMo、CuW、Cu/CuMo/Cu、Cu/Mo/Cu和Cu/W/Cu中的至少一种或其复合材料构成的板。优选地,基板200被制备为由AlSiC、CuMo、CuW、Cu/CuMo/Cu、Cu/Mo/Cu和Cu/W/Cu中的至少一种或其复合材料构成的板。AlSiC、CuMo、CuW、Cu/CuMo/Cu、Cu/Mo/Cu和Cu/W/Cu的材料与Cu和Al相比具有较低的热膨胀系数,因此可以最小化由于高温下热膨胀系数的差异而产生的挠曲现象。
基板200的厚度可以在1.0mm至3.0mm的范围内。优选地,基板200的厚度等于或大于2.0mm,有利于散热,从而可以最小化挠曲现象。
此外,在制备基板200(步骤20)时,可以对基板200进行退火以去除其中的热应力。这种退火是为了预先去除基板200的热应力,可以在600C至750C的温度下在电炉或气体炉中进行。如果如上所述预先去除施加于基板200的热应力,则在钎焊陶瓷衬底100和基板200的过程中通过热膨胀和热收缩产生的热应力被消除,从而可以提高接合可靠性。此外,由于接合区域没有被损坏,所以传热效果更好,从而可以改善散热特性。
基板200的制备(步骤20)可包括将钎焊填料300设置在凹槽210上。钎焊填料300接合陶瓷衬底100和基板200,在钎焊填料300设置在凹槽210上之后,可将下电极层130插入凹槽210中。
在制备基板200(步骤20)时,可以通过在厚度方向上蚀刻基板200来形成凹槽210。在这种情况下,凹槽210可以形成为具有等于下电极层130和钎焊填料300的厚度之和的深度。即,可形成凹槽210来容纳钎焊填料300和下电极层130,以使得尺寸匹配。
设置钎焊填料300可以通过膏涂敷(Paste Application)、箔附接(FoilAttachment)和P填充(P-filler)中的任一种方法将厚度等于或大于5μm且等于或小于100μm的钎焊填料300设置在凹槽210上。钎焊填料300可以由包括Ag、Cu、AgCu和AgCuTi中的至少一种的材料制成。
以层叠状态在基板200上接合陶瓷衬底100(步骤40)可以包括通过熔化来钎焊钎焊填料300。
钎焊可以在等于或高于450℃的温度下进行,优选地,在780℃至900℃下进行,并且为了在钎焊过程提高接合力,可以进行顶部加重或加压(Top Weighting orPressurization)。
作为示例,在钎焊中,制备层叠体,在该层叠体中,通过将下电极层130插入其上设置有钎焊填料300的凹槽210中而在基板200上层叠陶瓷衬底100,并且层叠体可以设置在钎焊炉(未示出)中的上加压夹具和下加压夹具之间,层叠体的上下表面可以被加压。
此外,层叠体可以设置在钎焊炉中,并且加重体可以设置在层叠体的上表面上以从上方对层叠体加压。在钎焊中,为了实现无空隙接合,进行顶部加重或加压。
由于钎焊不需要像使用焊料预制件时所需的真空接合设备,所以工艺简化成为可能,并且通过进行顶部加重或加压,防止了气孔缺陷,提高了接合强度,从而提高了接合可靠性。
通过钎焊,基板200和陶瓷衬底100可以接合成一体。
根据上述实施方式,基板200由单层结构构成。然而,基板200可以由多层结构构成,以便具有低热膨胀系数(低CTE)。作为示例,基板200可以设置为三层金属板,在三层金属板中,在具有相对低热膨胀系数的CuMo金属片材的上表面和下表面上形成具有相对高的热膨胀系数和高热导率的Cu金属片材。根据基板200,CuMo金属片材可以吸收Cu金属片材的挠曲,并且由此可以减少由于高温下的热膨胀系数的差异而发生的挠曲现象的产生。
如上所述,在基板200形成为Cu/CuMo/Cu或AlSiC的三层接合金属片材结构的情况下,其在接合到陶瓷衬底100上时具有突出的接合特性,并且可以具有6.8ppm/K至12ppm/K的热膨胀系数和220W/m.K至280W/m.K的热导率。
根据如上所述的本公开,由于陶瓷衬底100通过将陶瓷衬底100的下电极层130插入基板200的凹槽210中而以层叠状态被钎焊到基板200上,因此提高了接合可靠性,防止了挠曲,并且提高了散热效果。
特别地,由于钎焊不像相关现有技术中使用焊料预制件那样需要真空接合设备,所以工艺简化成为可能,并且通过进行顶部加重或加压,防止了气孔缺陷,提高了接合强度,从而提高了接合可靠性。
此外,由于在下电极层130和凹槽210的尺寸匹配的状态下进行钎焊,所以可以在注入绝缘凝胶过程中去除发生气泡的空间,并且可以防止气孔缺陷。
此外,由于空隙131是通过在厚度方向上蚀刻下电极层的一部分而形成的,所以可以将上电极层120和下电极层130的体积比和面积比控制在特定范围内,从而可以抑制由于体积差异而发生的挠曲现象。
虽然已经示例性地说明了将上述陶瓷衬底和基板的接合结构应用于电源模块,但是它可以应用于需要高可靠性接合的各种接合结构。
在附图和说明书中已经公开了本公开的优选实施方式。虽然已经使用了特定术语,但这仅仅是为了说明本公开,而不是为了限制权利要求书中描述的本公开的含义或范围。因此,本公开所属领域的普通技术人员可理解的是,由此可以进行各种变形或采用其它等效实施方式。因此,本公开的真正技术范围应当由所附权利要求的技术思想确定。

Claims (16)

1.一种电源模块,其特征在于,包括:
陶瓷衬底;以及
基板,其接合到所述陶瓷衬底的下部,
其中,所述陶瓷衬底包括:
陶瓷基材;
上电极层,其形成在所述陶瓷基材的上表面上;以及
下电极层,其形成在所述陶瓷基材的下表面上并且被分隔成多个区域,
所述基板上形成有对应于所述下电极层的多个凹槽,并且所述下电极层被插入所述凹槽中。
2.根据权利要求1所述的电源模块,其特征在于,所述下电极层通过在厚度方向上蚀刻所述下电极层的一部分而形成的空隙被分隔成所述多个区域。
3.根据权利要求1所述的电源模块,其特征在于,所述上电极层的总体积除以所述下电极层的总体积而得到的体积比为0.9至1.1。
4.根据权利要求1所述的电源模块,其特征在于,所述上电极层和所述下电极层的厚度彼此相等,所述上电极层的总面积除以所述下电极层的总面积而得到的面积比为0.9至1.1。
5.根据权利要求1所述的电源模块,其特征在于,包括钎焊填料,所述钎焊填料被设置在所述下电极层和所述凹槽之间,并且被配置成钎焊所述陶瓷衬底和所述基板。
6.根据权利要求5所述的电源模块,其特征在于,所述基板的所述凹槽以具有等于所述下电极层和所述钎焊填料的厚度之和的厚度的方式形成。
7.一种用于制造电源模块的方法,其特征在于,包括:
在陶瓷基材的上表面和下表面上制备上电极层和下电极层,并制备陶瓷衬底,在所述陶瓷衬底上,所述下电极层被分为多个区域;
制备基板,所述基板上形成有对应于所述下电极层的凹槽;
将所述下电极层插入所述凹槽中;以及
以层叠状态将所述陶瓷衬底接合在所述基板上。
8.根据权利要求7所述的方法,其特征在于,制备所述陶瓷衬底包括通过在厚度方向上蚀刻所述下电极层的一部分而形成用于分隔所述多个区域的空隙。
9.根据权利要求8所述的方法,其特征在于,形成用于分隔所述多个区域的所述空隙形成了所述空隙,使得所述上电极层的总体积除以所述下电极层的总体积而得到的体积比为0.9至1.1。
10.根据权利要求8所述的方法,其特征在于,形成用于分隔所述多个区域的所述空隙形成了所述空隙,使得在所述上电极层和所述下电极层的厚度彼此相等的情况下,所述上电极层的总面积除以所述下电极层的总面积而得到的面积比为0.9至1.1。
11.根据权利要求7所述的方法,其特征在于,在制备所述基板时,对所述基板进行退火以去除其中的热应力。
12.根据权利要求7所述的方法,其特征在于,所述基板的制备包括将钎焊填料设置到所述凹槽上。
13.根据权利要求12所述的方法,其特征在于,在制备所述基板时,通过在厚度方向上蚀刻所述基板来形成所述凹槽,
所述凹槽的深度等于所述下电极层和所述钎焊填料的厚度之和。
14.根据权利要求12所述的方法,其特征在于,所述钎焊填料的设置通过膏涂敷、箔附接和P填充中的任一种方法,将厚度等于或大于5μm且等于或小于100μm的钎焊填料设置在所述凹槽上。
15.根据权利要求12所述的方法,其特征在于,以所述层叠状态将所述陶瓷衬底接合在所述基板上包括通过熔化来钎焊所述钎焊填料。
16.根据权利要求15所述的方法,其特征在于,在780℃至900℃进行所述钎焊,并且在所述钎焊过程中进行顶部加重或加压。
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* Cited by examiner, † Cited by third party
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JP2010212620A (ja) * 2009-03-12 2010-09-24 Toshiba Corp パワーモジュール
JP5738226B2 (ja) * 2012-03-22 2015-06-17 三菱電機株式会社 電力用半導体装置モジュール
KR20150053522A (ko) * 2013-11-08 2015-05-18 삼성전기주식회사 파워 모듈
KR20150002505U (ko) * 2013-12-18 2015-06-26 엘에스산전 주식회사 전력용 반도체 모듈 및 이의 제조 방법
JP2019125730A (ja) * 2018-01-18 2019-07-25 三菱電機株式会社 半導体装置

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