CN117038623A - 用于将芯片打线至框架的载具组件和芯片打线方法 - Google Patents
用于将芯片打线至框架的载具组件和芯片打线方法 Download PDFInfo
- Publication number
- CN117038623A CN117038623A CN202311051692.8A CN202311051692A CN117038623A CN 117038623 A CN117038623 A CN 117038623A CN 202311051692 A CN202311051692 A CN 202311051692A CN 117038623 A CN117038623 A CN 117038623A
- Authority
- CN
- China
- Prior art keywords
- carrier
- routing
- chip
- frame
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 239000000956 alloy Substances 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000005538 encapsulation Methods 0.000 abstract description 2
- 238000004806 packaging method and process Methods 0.000 description 20
- 239000000969 carrier Substances 0.000 description 12
- 230000008569 process Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49565—Side rails of the lead frame, e.g. with perforations, sprocket holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
Abstract
本发明的实施例公开了一种用于将芯片打线至框架的载具组件和芯片打线方法，用于将芯片打线至框架的载具组件包括沿一层叠方向X层叠设置的第一载具与第二载具；其中，框架被夹设在第一载具与第二载具之间，框架具有彼此相背离的第一面与第二面，第一面与第二面分别朝向第一载具与第二载具；第一面具有若干个第一打线区，第二面具有若干个第二打线区，每个第一打线区与相应一个第二打线区沿层叠方向X的投影至少部分重合。通过将框架设置在第一载具和第二载具中间，实现了双面打线时对芯片与框架的支撑和固定，解决了芯片双面封装时结构无支撑易形变的问题。同时在单个载具上设置多个打线通孔，实现了一次对多个产品的批量打线，提高了生产效率。
Description
技术领域
本发明涉及芯片封装领域，尤其涉及一种用于将芯片打线至框架的载具组件和芯片打线方法。
背景技术
SO(Small Outline，小尺寸)封装是一种芯片封装技术，广泛应用于消费电子产品、计算机设备、通信设备和汽车电子领域集成电路的封装，如微控制器、存储器芯片、逻辑芯片等。SO封装是一种表面贴装技术，在SO封装中，芯片的引脚以两行或四行的方式排列在芯片的两侧或四侧，通过打线(bonding)将芯片与框架引脚电气连接，打线是芯片生产工艺中的前道工艺，一般用于在封装前将芯片内部电路通过金属线与封装管脚连接，打线完成后再对芯片进行外封装。
常规的芯片产品只有一个die(裸芯片)或者两个die，并且仅需单面封装。但近些年来，随着产品的芯片集成度需求变化，对于需要多个die封装的产品，为了控制封装后的整体尺寸，需要降低每个芯片的公摊面积，进而产生了双面封装的需求。SO封装是一种可靠性高，大量用于车规产品的封装形式，如何实现SO封装形式的双面打线，成为了亟待解决的问题。
发明内容
本发明提供了一种用于将芯片打线至框架的载具组件和芯片打线方法，旨在提供一种实现芯片双面封装打线工艺的解决方案，解决现有SO封装中仅能够单面打线的问题。
根据本发明的第一方面，本发明提供一种用于将芯片打线至框架的载具组件，包括：沿一层叠方向X层叠设置的第一载具与第二载具；其中，所述框架被夹设在所述第一载具与第二载具之间，所述框架具有彼此相背离的第一面与第二面，所述第一面与第二面分别朝向所述第一载具与第二载具；所述第一面具有若干个第一打线区，所述第二面具有若干个第二打线区，每个所述第一打线区与相应一个所述第二打线区沿所述层叠方向X的投影至少部分重合；所述第一载具开设有若干个第一打线通孔，所述第二载具开设有若干个第二打线通孔；每个所述第一打线通孔与相应一个所述第一打线区相对齐，以致该第一打线区的至少部分通过该第一打线通孔向外露出；每个所述第二打线通孔与相应一个所述第二打线区相对齐，以致该第二打线区的至少部分通过该第二打线通孔向外露出。
进一步地，所述第一打线区包括：第一芯片区；以及围绕所述第一芯片区的第一引线引出区；其中，每个所述第一打线通孔至少暴露出相应一个所述第一打线区的所述第一芯片区及至少部分第一引线引出区。
进一步地，所述第二打线区包括：第二芯片区；以及围绕所述第二芯片区的第二引线引出区；其中，每个所述第二打线通孔至少暴露出相应一个所述第一打线区的所述第二芯片区及至少部分第二引线引出区。
进一步地，所述第一载具面向所述第二载具的一侧，和/或，所述第二载具面向所述第一载具的一侧开设有夹持槽，所述框架至少部分容置于所述夹持槽中。
进一步地，所述第一打线通孔的口径在所述第一载具朝向所述第二载具的方向上逐渐缩小。
进一步地，所述第二打线通孔的口径在所述第二载具朝向所述第一载具的方向上逐渐缩小。
进一步地，还包括连接件，所述连接件连接于所述第一载具和第二载具之间，以将所述第一载具和第二载具朝向彼此紧固。
进一步地，所述第一载具和所述第二载具为合金材质。
进一步地，所述框架具有金属镀层。
根据本发明的第二方面，本发明还提供了一种芯片打线方法，适用于上述第一方面中任一项所述的用于将芯片打线至框架的载具组件，打线方法包括：将第一载具和第二载具分别固定至框架的第一面和第二面，通过所述第一载具上的第一打线通孔露出所述第一面上的第一打线区，通过所述第二载具上的第二打线通孔露出所述第二面上的第二打线区；将第一芯片贴装至所述第一打线区；对所述第一芯片进行打线；翻转所述框架；将第二芯片贴装至所述第二打线区；对所述第二芯片进行打线；将所述第一载具和所述第二载具与所述框架分离。
进一步地，所述将第一载具和第二载具分别固定至框架的第一面和第二面，包括：通过连接件将第一载具和第二载具朝向彼此紧固，使得，当框架布置于第一载具和第二载具之间时，框架能够被第一载具和第二载具夹紧，第一载具和第二载具分别固定至框架的第一面和第二面。
进一步地，所述第一打线区包括第一芯片区和围绕所述第一芯片区的第一引线引出区，所述第一芯片固定于所述第一芯片区内，对所述第一芯片进行打线，包括：将引线的第一端固定于所述第一芯片区上，将引线的第二端固定于所述第一引线引出区上。
进一步地，所述第二打线区包括第二芯片区和围绕所述第二芯片区的第二引线引出区，所述第二芯片固定于所述第二芯片区内，对所述第二芯片进行打线，包括：将引线的第二端固定于所述第二芯片区上，将引线的第二端固定于所述第二引线引出区上。
通过本发明中的上述实施例中的一个实施例或多个实施例，至少可以实现如下技术效果：
在本发明所公开的技术方案中，通过将框架设置在第一载具和第二载具中间，实现双面打线时对芯片和框架整体架构的支撑和固定，在第一载具和第二载具上设置的打线通孔，暴露出芯片的待打线区域，并且通过在单个载具上设置多个打线通孔，实现了一次对多个产品的批量打线，提高了生产效率。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为本发明实施例提供的载具组件的结构整体示意图；
图2为本发明实施例提供的载具组件的结构分解示意图；
图3为本发明实施例提供的载具组件的正视图；
图4为本发明实施例提供的沿图3的线A-A截取的剖视图；
图5为本发明实施例提供的某一第一打线通孔和相应一个第二打线通孔所在区域沿层叠方向X的分解图；
图6为本发明实施例提供的框架被第一载具和第二载具夹紧后某一第一打线通孔和相应一个第二打线通孔所在区域的结构图；
图7为本发明实施例提供的载具一部分区域的正视图；
图8为本发明实施例提供的沿图7的线B-B截取的剖视图；
图9为本发明实施例提供的第一打线区的平面示意图；
图10为本发明实施例提供的第二打线区的平面示意图；
图11为本发明实施例提供的夹持槽的结构示意图；
图12为本发明实施例提供的磁孔、连接孔和安装孔的结构示意图；
图13为本发明实施例提供的芯片打线方法的步骤示意图；
图14为本发明实施例提供的芯片打线方法的工艺流程图；
图15为本发明实施例提供的外封结构的示意图；
图16为本发明实施例提供的框架的一种结构示意图；
图17为本发明实施例提供的外封结构结合到打线完成后的框架的示意图；
附图标记含义如下：
1-第一载具；2-第二载具；3-框架；4-第一芯片；5-第二芯片；6-外封结构；11-第一打线通孔；21-第二打线通孔；12-夹持槽；13-磁孔；14-连接孔；15-安装孔；31-第一面；311-第一打线区；312-第一芯片区；313-第一引线引出区；32-第二面；321-第二打线区；322-第二芯片区；323-第二引线引出区。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。在本实施例中，所述模拟显示屏触摸单元与所述头部追踪单元连接，用于获取所述显示设备中的感应光标的移动路径。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
SO(Small Outline，小尺寸)封装是一种芯片封装技术，广泛应用于消费电子产品、计算机设备、通信设备和汽车电子领域集成电路的封装，如微控制器、存储器芯片、逻辑芯片等。SO封装是一种表面贴装技术，在SO封装中，芯片的引脚以两行或四行的方式排列在芯片的两侧或四侧，通过引线键合(wire bonding)将芯片与框架引脚电气连接。完整的芯片封装流程包括芯片打磨-芯片切割-芯片粘贴-装片烘烤-焊前等离子清洗-引线键合-后贴膜塑封-高温固化-电镀-切割-测试，引线键合是封装过程中最重要的一站，又称打线，用于在塑封前将芯片内部电路通过金属线与封装管脚连接，打线完成后再对芯片进行外封装。其工艺原理为对金属丝和压焊点同时加热加超声波，接触面便产生塑性变形，并破坏金属界面的氧化膜，使其活性化，通过接触面两金属之间的相互扩散形成结晶而完成连接。引线键合的结合点形状主要有球形(ball Bond)和楔形(鱼尾)。
常规的芯片产品只有一个die(裸芯片)或者两个die，并且仅需单面封装，常规单面封装产品的打线工艺流程如图1所示，直接在框架40正面上贴装芯片30并进行打线和后续封装即可。但近些年来，随着产品的芯片集成度需求变化，对于需要多个die封装的产品，为了控制封装后的整体尺寸，需要降低每个芯片的公摊面积，进而产生了双面封装的需求。SO封装是一种可靠性高，大量用于车规产品的封装形式，如何实现SO封装形式的双面打线，成为了亟待解决的问题。
针对上述技术问题，如图1～图2所示，本发明提供了一种用于将芯片打线至框架的载具组件，包括沿一层叠方向X层叠设置的第一载具1与第二载具2。其中，框架3被夹设在第一载具1与第二载具2之间。框架3具有彼此相背离的第一面31与第二面32，第一面31与第二面32分别朝向第一载具1与第二载具2。第一载具1开设有若干个第一打线通孔11，第二载具2开设有若干个第二打线通孔21。
图3为垂直于第一载具1所在平面，沿第一载具1至第二载具2方向的正视图，图4为沿图3的线A-A截取的剖视图，每一第一打线通孔11和相应一个第二打线通孔21沿框架3彼此背离的两面交错设置。
在一些实施例中，第一面31具有若干个第一打线区311，第二面32具有若干个第二打线区321，每个第一打线区311与相应一个第二打线区321沿层叠方向X的投影至少部分重合。图5为某一第一打线通孔11和相应一个第二打线通孔21所在区域沿层叠方向X的分解图，图5中示出了框架3朝向第一载具1的第一面31上的第一打线区311，相应一个第二打线区321在第一打线区311的背面(图中未示出)沿层叠方向X重合。
如图6～图8所示，图6为框架3被第一载具1和第二载具2夹紧后某一第一打线通孔11和相应一个第二打线通孔21所在区域的示意图。每个第一打线通孔11与相应一个第一打线区311相对齐，以致该第一打线区311的至少部分通过该第一打线通孔11向外露出。相应的，每个第二打线通孔21与相应一个第二打线区321相对齐，以致该第二打线区321的至少部分通过该第二打线通孔21向外露出。
图7为垂直于第一载具1所在平面，沿第一载具1至第二载具2方向的打线通孔区域正视图，图8为沿图7的线B-B截取的剖视图。图8中第一打线通孔11和第二打线通孔21位置交错对应，相应的，通过第一打线通孔11露出的第一打线区311的部分与通过第二打线通孔21露出的第二打线区321的部分亦交错对应。
在一些实施例中，如图9所示，第一打线区311包括第一芯片区312。以及围绕第一芯片区312的第一引线引出区313。其中，每个第一打线通孔11至少暴露出相应一个第一打线区311的第一芯片区312及至少部分第一引线引出区313。
在一些实施例中，如图10所示，第二打线区321包括：第二芯片区322。以及围绕第二芯片区322的第二引线引出区323。其中，每个第二打线通孔21至少暴露出相应一个第一打线区311的第二芯片区322及至少部分第二引线引出区323。
在一些实施例中，如图11所示，第一载具1面向第二载具2的一侧，和/或，第二载具2面向第一载具1的一侧开设有夹持槽12，框架3至少部分容置于夹持槽12中。
在一些实施例中，如图6～图7所示，第一打线通孔11的口径在第一载具1朝向第二载具2的方向上逐渐缩小。相应地，第二打线通孔21的口径在第二载具2朝向第一载具1的方向上逐渐缩小。与框架相接触的通孔口径逐渐缩小，增大了第一载具1和第二载具2的夹持面积，增加了对框架3的夹持稳定性，有效防止框架3窜动或滑移。
在一些实施例中，上述用于将芯片打线至框架的载具组件还包括连接件，连接件连接于第一载具1和第二载具2之间，以将第一载具1和第二载具2朝向彼此紧固。
根据实施例，连接件可以为磁连接件，如图12所示，第一载具1上设置有围绕第一打线通孔11的多个磁孔13，第二载具2上设置有围绕多个第二打线通孔21的多个磁孔13，将框架3夹持于第一载具1和第二载具2中间时，第一载具1上的多个磁孔13与第二载具2上的多个磁孔13一一对应，通过磁力相互吸合，以将第一载具1和第二载具2朝向彼此紧固。
根据实施例，连接件可以为金属连接件，如图12所示，距第一载具1和第二载具2的边缘预设距离处设置有多个连接孔14，连接孔14内具有贯穿第一载具1和第二载具2的插针。
在一些实施例中，第一载具1和第二载具2为合金材质。合金材质的载具可以实现导热到框架3上，有促进打线焊接的效果。根据实施例，可以为铝合金材质，铝合金具有不易氧化，抗形变能力强，热传导能力强等优点，适用于制作载具。
在一些实施例中，框架3具有金属镀层。
在本发明所公开的技术方案中，第一载具和第二载具将需要进行打线操作的带有芯片的框架保护在中间，通过第一载具和第二载具上设置的打线通孔，暴露出芯片的待打线区域，实现了双面打线时对芯片和框架的支撑和固定。并且通过在单个载具上设置多个打线通孔，实现了一次对多个产品的批量打线，提高了生产效率。
本发明实施例还提供一种芯片打线方法，适用于上述用于将芯片打线至框架的载具组件，参见图13，上述芯片打线方法包括步骤S20至步骤S90。
步骤S30：将第一载具和第二载具分别固定至框架的第一面和第二面，通过第一载具上的第一打线通孔露出第一面上的第一打线区，通过第二载具上的第二打线通孔露出第二面上的第二打线区。
图14为芯片打线方法的工艺流程图，根据实施例，如图14中所示，通过连接件将第一载具1和第二载具2朝向彼此紧固，使得，当框架3布置于第一载具1和第二载具2之间时，框架3能够被第一载具1和第二载具2夹紧，第一载具1和第二载具2分别固定至框架3的第一面31和第二面32。
根据实施例，框架3可以为镂空框架，框架3的第一面和第二面结构完全相同，对框架3的第一面和第二面进行金属镀层，用于后续打线。将第一载具1和第二载具2固定至框架3彼此背离的两面，固定方式可以为采用磁吸固定，在第一载具1和第二载具2的相应位置设置磁孔13，通过磁力吸附将载具和框架限位固定。另外，还可以在第一载具1和第二载具2的相应位置设置连接孔14，通过pin针插入连接孔进行固定。或者，可以采取多种固定方式相结合进行固定，例如，将第一载具1的磁孔与第二载具2的磁孔对齐，通过磁力吸附固定在框架的第一面31和第二面32。然后将插针插入贯穿第一载具1、框架3和第二载具2的连接孔14，锁定框架和载具的相对位置。
固定好的载具能够为框架提供支撑，提升在框架上进行打线工艺时的操作稳定性，防止框架和芯片发生晃动使得打线出现误差。通过对称设计的载具和打线通孔，保证了上下两面芯片在垂直方向位置一致，翻转后可以直接进行打线操作，不用再次对位。
步骤S40：将第一芯片贴装至第一打线区。
根据实施例，如图14所示，芯片贴装可以采用常规贴装方法，通过粘接或者焊接的方式将第一芯片4贴装至框架3第一面31的第一打线区311上。
步骤S50：对第一芯片进行打线。
根据实施例，如图14所示，第一打线区311包括第一芯片区312和围绕第一芯片区312的第一引线引出区313，第一芯片4固定于第一芯片区312内，将引线41的第一端固定于第一芯片区312上，将引线41的第二端固定于第一引线引出区313上，对第一芯片4进行打线。通常采用金线进行打线作业，由于载具的传热能力有限，使用金线的可靠性最高。
步骤S60：翻转框架。
根据实施例，如图14所示，框架3翻转后，第一载具1为另一面的打线焊接提供支撑。对于如图5中所示的具有双侧引脚的框架，当第一面打线完成后，该侧引脚的另一面不能再进行打线，此时将框架翻转，暴露出第二面上的另一侧引脚，载具在另一侧引脚下方起支撑作用，进行后续的打线操作。
步骤S70：将第二芯片贴装至第二打线区。
根据实施例，如图14所示，芯片贴装可以采用常规贴装方法，通过粘接或者焊接的方式将第二芯片5贴装至框架3第二面32的第二打线区321上。
步骤S80：对第二芯片进行打线。
根据实施例，如图14所示，第二打线区321包括第二芯片区322和围绕第二芯片区322的第二引线引出区323，第二芯片5固定于第二芯片区322内，对第二芯片5进行打线，将引线51的第二端固定于第二芯片区322上，将引线51的第二端固定于第二引线引出区323上，对第二芯片5进行打线。通常采用金线进行打线作业，由于载具的传热能力有限，使用金线的可靠性最高。
步骤S90：将第一载具和第二载具与框架分离。
根据实施例，第一载具1和第二载具2的左右两侧各具有一个安装孔15，拆卸载具时可以通过安装孔15将载具打开取下，载具为可重复使用的载具，在进行下一批芯片打线时，可以再次使用。
如图15～图17，在打线工艺完成后，再根据需要对芯片和框架进行外部封装，图15为外封结构6的示意图，图16为框架3的一种结构示意图，图17为外封结构6结合到打线完成后的框架3的示意图。通过外封结构6，对上下两面的芯片进行保护封装，芯片被保护在外封结构6内，框架3的引脚露出在外侧，可以与外界电路进行电连接。
通过上述方法对芯片进行打线，实现了对同一框架上正反两面的芯片稳定的打线工艺，提升了单位面积内芯片的集成度。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (13)
1.一种用于将芯片打线至框架的载具组件，其特征在于，包括：沿一层叠方向(X)层叠设置的第一载具(1)与第二载具(2)；
其中，所述框架(3)被夹设在所述第一载具(1)与第二载具(2)之间，所述框架(3)具有彼此相背离的第一面(31)与第二面(32)，所述第一面(31)与第二面(32)分别朝向所述第一载具(1)与第二载具(2)；
所述第一面(31)具有若干个第一打线区(311)，所述第二面(32)具有若干个第二打线区(321)，每个所述第一打线区(311)与相应一个所述第二打线区(321)沿所述层叠方向(X)的投影至少部分重合；
所述第一载具(1)开设有若干个第一打线通孔(11)，所述第二载具(2)开设有若干个第二打线通孔(21)；
每个所述第一打线通孔(11)与相应一个所述第一打线区(311)相对齐，以致该第一打线区(311)的至少部分通过该第一打线通孔(11)向外露出；
每个所述第二打线通孔(21)与相应一个所述第二打线区(321)相对齐，以致该第二打线区(321)的至少部分通过该第二打线通孔(21)向外露出。
2.如权利要求1所述的用于将芯片打线至框架的载具组件，其特征在于，所述第一打线区(311)包括：
第一芯片区(312)；以及
围绕所述第一芯片区(312)的第一引线引出区(313)；
其中，每个所述第一打线通孔(11)至少暴露出相应一个所述第一打线区(311)的所述第一芯片区(312)及至少部分第一引线引出区(313)。
3.如权利要求1所述的用于将芯片打线至框架的载具组件，其特征在于，所述第二打线区(321)包括：
第二芯片区(322)；以及
围绕所述第二芯片区(322)的第二引线引出区(323)；
其中，每个所述第二打线通孔(21)至少暴露出相应一个所述第一打线区(311)的所述第二芯片区(322)及至少部分第二引线引出区(323)。
4.如权利要求1所述的用于将芯片打线至框架的载具组件，其特征在于，所述第一载具(1)面向所述第二载具(2)的一侧，和/或，所述第二载具(2)面向所述第一载具(1)的一侧开设有夹持槽(12)，所述框架(3)至少部分容置于所述夹持槽(12)中。
5.如权利要求1所述的用于将芯片打线至框架的载具组件，其特征在于，所述第一打线通孔(11)的口径在所述第一载具(1)朝向所述第二载具(2)的方向上逐渐缩小。
6.如权利要求1所述的用于将芯片打线至框架的载具组件，其特征在于，所述第二打线通孔(21)的口径在所述第二载具(2)朝向所述第一载具(1)的方向上逐渐缩小。
7.如权利要求1所述的用于将芯片打线至框架的载具组件，其特征在于，还包括连接件，所述连接件连接于所述第一载具(1)和第二载具(2)之间，以将所述第一载具(1)和第二载具(2)朝向彼此紧固。
8.如权利要求1所述的用于将芯片打线至框架的载具组件，其特征在于，所述第一载具(1)和所述第二载具(2)为合金材质。
9.如权利要求1所述的用于将芯片打线至框架的载具组件，其特征在于，所述框架(3)具有金属镀层。
10.一种芯片打线方法，适用于如权利要求1至9中任一项所述的用于将芯片打线至框架的载具组件，其特征在于，包括如下步骤：
将第一载具(1)和第二载具(2)分别固定至框架(3)的第一面(31)和第二面(32)，通过所述第一载具(1)上的第一打线通孔(11)露出所述第一面(31)上的第一打线区(311)，通过所述第二载具(2)上的第二打线通孔(21)露出所述第二面(32)上的第二打线区(321)；
将第一芯片(4)贴装至所述第一打线区(311)；
对所述第一芯片(4)进行打线；
翻转所述框架(3)；
将第二芯片(5)贴装至所述第二打线区(321)；
对所述第二芯片(5)进行打线；
将所述第一载具(1)和所述第二载具(2)与所述框架(40)分离。
11.如权利要求10所述的芯片打线方法，其特征在于，所述将第一载具(1)和第二载具(2)分别固定至框架(3)的第一面(31)和第二面(32)，包括：
通过连接件将第一载具(1)和第二载具(2)朝向彼此紧固，使得，当框架(3)布置于第一载具(1)和第二载具(2)之间时，框架(3)能够被第一载具(1)和第二载具(2)夹紧，第一载具(1)和第二载具(2)分别固定至框架(3)的第一面(31)和第二面(32)。
12.如权利要求10所述的芯片打线方法，其特征在于，所述第一打线区(311)包括第一芯片区(312)和围绕所述第一芯片区(312)的第一引线引出区(313)，所述第一芯片(4)固定于所述第一芯片区(312)内，对所述第一芯片(4)进行打线，包括：将引线(41)的第一端固定于所述第一芯片区(312)上，将引线(41)的第二端固定于所述第一引线引出区(313)上。
13.如权利要求10所述的芯片打线方法，其特征在于，所述第二打线区(321)包括第二芯片区(322)和围绕所述第二芯片区(322)的第二引线引出区(323)，所述第二芯片(5)固定于所述第二芯片区(322)内，对所述第二芯片(5)进行打线，包括：将引线(51)的第二端固定于所述第二芯片区(322)上，将引线(51)的第二端固定于所述第二引线引出区(323)上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311051692.8A CN117038623A (zh) | 2023-08-18 | 2023-08-18 | 用于将芯片打线至框架的载具组件和芯片打线方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311051692.8A CN117038623A (zh) | 2023-08-18 | 2023-08-18 | 用于将芯片打线至框架的载具组件和芯片打线方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117038623A true CN117038623A (zh) | 2023-11-10 |
Family
ID=88635157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311051692.8A Pending CN117038623A (zh) | 2023-08-18 | 2023-08-18 | 用于将芯片打线至框架的载具组件和芯片打线方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117038623A (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163811A (ja) * | 1992-11-26 | 1994-06-10 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| CN1162366A (zh) * | 1994-06-28 | 1997-10-15 | 英特尔公司 | 利用偏离连线和支撑块空腔制造双面连线集成电路封装 |
| US5780926A (en) * | 1996-02-17 | 1998-07-14 | Samsung Electronics Co., Ltd. | Multichip package device having a lead frame with stacked patterned metallization layers and insulation layers |
| JP2012178607A (ja) * | 2012-05-18 | 2012-09-13 | Lapis Semiconductor Co Ltd | リードフレーム |
| CN107093588A (zh) * | 2017-04-21 | 2017-08-25 | 中航（重庆）微电子有限公司 | 一种芯片双面垂直封装结构及封装方法 |
| CN214797365U (zh) * | 2021-06-16 | 2021-11-19 | 甬矽电子(宁波)股份有限公司 | 一种载具结构 |
| CN216793659U (zh) * | 2022-02-21 | 2022-06-21 | 度亘激光技术（苏州）有限公司 | 打线夹具及打线设备 |
| CN114725035A (zh) * | 2022-04-06 | 2022-07-08 | 甬矽半导体(宁波)有限公司 | 扇出型双面封装结构和扇出型双面封装结构的制备方法 |
| CN116435293A (zh) * | 2023-06-15 | 2023-07-14 | 广东气派科技有限公司 | 双面打线的键合、倒装组合堆叠芯片结构及制备方法 |
-
2023
- 2023-08-18 CN CN202311051692.8A patent/CN117038623A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163811A (ja) * | 1992-11-26 | 1994-06-10 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| CN1162366A (zh) * | 1994-06-28 | 1997-10-15 | 英特尔公司 | 利用偏离连线和支撑块空腔制造双面连线集成电路封装 |
| US5780926A (en) * | 1996-02-17 | 1998-07-14 | Samsung Electronics Co., Ltd. | Multichip package device having a lead frame with stacked patterned metallization layers and insulation layers |
| JP2012178607A (ja) * | 2012-05-18 | 2012-09-13 | Lapis Semiconductor Co Ltd | リードフレーム |
| CN107093588A (zh) * | 2017-04-21 | 2017-08-25 | 中航（重庆）微电子有限公司 | 一种芯片双面垂直封装结构及封装方法 |
| CN214797365U (zh) * | 2021-06-16 | 2021-11-19 | 甬矽电子(宁波)股份有限公司 | 一种载具结构 |
| CN216793659U (zh) * | 2022-02-21 | 2022-06-21 | 度亘激光技术（苏州）有限公司 | 打线夹具及打线设备 |
| CN114725035A (zh) * | 2022-04-06 | 2022-07-08 | 甬矽半导体(宁波)有限公司 | 扇出型双面封装结构和扇出型双面封装结构的制备方法 |
| CN116435293A (zh) * | 2023-06-15 | 2023-07-14 | 广东气派科技有限公司 | 双面打线的键合、倒装组合堆叠芯片结构及制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100299949B1 (ko) | 박형반도체장치,그것을이용한모듈구조체및그반도체장치의기판실장방법 | |
| KR20000005751A (ko) | 반도체장치및그제조방법 | |
| JPS6134963A (ja) | 集積回路チツプ・キヤリア | |
| KR20040008827A (ko) | 듀얼 다이 패키지 제조 방법 | |
| JPH11289024A (ja) | 半導体装置及びその製造方法 | |
| KR20070009428A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2014236056A (ja) | 半導体装置 | |
| JP2005183951A (ja) | 熱放出型積層パッケージ及びそれが実装されたモジュール | |
| JPH05152375A (ja) | フイルムキヤリア半導体装置及びその製造方法 | |
| JP2779620B2 (ja) | 半導体装置の保持器および集積回路をプラスチック・パッケージの内部に収納する方法 | |
| JP3437477B2 (ja) | 配線基板および半導体装置 | |
| JP3042613B2 (ja) | 半導体装置およびその製造方法 | |
| JP3497775B2 (ja) | 半導体装置 | |
| CN117038623A (zh) | 用于将芯片打线至框架的载具组件和芯片打线方法 | |
| JP2981194B2 (ja) | 半導体チップパッケージ | |
| JPH01184860A (ja) | 半導体装置の製造方法 | |
| JPH02134859A (ja) | マルチチップ半導体装置とその製造方法 | |
| JP4174008B2 (ja) | 半導体装置 | |
| JP3490601B2 (ja) | フィルムキャリアおよびそれを用いた積層型実装体 | |
| JPH02343A (ja) | 電子部品搭載用基板 | |
| JPH05343602A (ja) | 高集積半導体装置及びそれを用いた半導体モジュール | |
| JPH04280696A (ja) | 高集積半導体装置 | |
| JP2001110981A (ja) | 半導体装置及びその製造方法 | |
| JPH0922959A (ja) | 半導体装置及び半導体装置ユニット | |
| JP2003007954A (ja) | 樹脂封止型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |