CN116597772A - 像素电路以及显示面板 - Google Patents

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CN116597772A CN202310635501.6A CN202310635501A CN116597772A CN 116597772 A CN116597772 A CN 116597772A CN 202310635501 A CN202310635501 A CN 202310635501A CN 116597772 A CN116597772 A CN 116597772A
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黄逸辰
陈松骏
邓名扬
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Abstract

本发明公开一种像素电路以及显示面板。像素电路包括发光元件、驱动晶体管、第一驱动电路以及第二驱动电路。发光元件以及驱动晶体管串联耦接在电源电压以及参考接地电压间。第一驱动电路基于第一参考电压以及第二参考电压提供驱动电流控制信号至驱动晶体管的控制端。第二驱动电路耦接第一驱动电路。第二驱动电路根据调制信号提供驱动时间控制信号至第一驱动电路。第一驱动电路根据驱动时间控制信号以决定是否致能驱动电流控制信号。

Description

像素电路以及显示面板
技术领域
本发明涉及一种像素电路以及显示面板，且特别涉及一种能够减少功耗的像素电路以及显示面板。
背景技术
一般而言，应用次毫米发光二极管(Mini LED)的显示面板可通过开关以及驱动晶体管控制发光路径的导通与否，以控制驱动电流是否输出至发光元件。然而，由于发光路径上配置多个电子元件(包括开关、驱动晶体管以及发光元件)造成驱动电流的功耗增加，同时也可能导致驱动晶体管操作于线性区而不易控制驱动电流。
在另一方面，一些应用可通过增加驱动晶体的跨压来使驱动晶体管操作于饱和区以控制驱动电流的大小。然而，前述关于提高电压的方式会提高显示面板的消耗功率。
发明内容
本发明实施例提供一种像素电路，能够减少发光路径上的电子元件数量以降低操作时的消耗功率。
本发明实施例的像素电路包括发光元件、驱动晶体管、第一驱动电路以及第二驱动电路。发光元件以及驱动晶体管串联耦接在电源电压以及参考接地电压间。第一驱动电路基于第一参考电压以及第二参考电压提供驱动电流控制信号至驱动晶体管的控制端。第二驱动电路耦接第一驱动电路。第二驱动电路根据调制信号提供驱动时间控制信号至第一驱动电路。第一驱动电路根据驱动时间控制信号以决定是否致能驱动电流控制信号。
本发明实施例还提供一种显示面板。显示面板包括像素阵列以及控制电路。像素阵列包括多个如上述的像素电路。控制电路耦接像素阵列。控制电路提供电源电压、参考接地电压、第一参考电压、第二参考电压、以及调制信号至像素阵列。
基于上述，本发明实施例的像素电路以及显示面板在发光路径上配置单一个驱动晶体管能够降低发光路径上的电子元件数量，以降低操作时的消耗功率。此外，像素电路通过第一驱动电路提供具有固定电流大小的驱动电流控制信号，并且通过第二驱动电路决定是否致能驱动电流控制信号，能够准确地控制驱动电流的大小与输出时间，以提高显示面板的亮度的一致性并降低操作时的消耗功率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1是依据本发明一实施例所示出的像素电路的方框图。
图2是依据本发明一实施例所示出的像素电路的电路图。
图3是依据本发明图2实施例所示出的像素电路的动作示意图。
图4A至图4E是依据本发明图3实施例所示出的像素电路的动作示意图。
图5是依据本发明一实施例所示出的显示面板的方框图。
附图标记说明：
100、200、500：像素电路
110、210：发光元件
120、230：驱动晶体管
130、230：第一驱动电路
140、240：第二驱动电路
50：显示面板
510：像素阵列
520：控制电路
C1～C2：电容器
EM[N]：发光信号
F1～F2：图像框周期
N1～N5：节点
P_RT、P_CT、P_EM、P_TF：期间
S1[N]、S2[N]：控制信号
T1～T11：晶体管
t1～t6：时间
TD：驱动晶体管
VDATA：数据信号
VDD：电源电压
VGH、VGL、VSWEEP_H、VSWEEP_M、VSWEEP_L：电压电平
VREF、VREF2、VL、VLL：参考电压
VSS：参考接地电压
VSWEEP：调制信号
具体实施方式
本发明的部分实施例接下来将会配合附图来详细描述，以下的描述所引用的元件符号，当不同附图出现相同的元件符号将视为相同或相似的元件。这些实施例只是本发明的一部分，并未公开所有本发明的可实施方式。更确切的说，这些实施例只是本发明的专利申请范围中的范例。
图1是依据本发明一实施例所示出的像素电路的方框图。请参考图1，像素电路100可应用于次毫米发光二极管(Mini LED)的显示装置(可例如是显示面板)中。显示装置可包括以阵列排列的多个像素电路100以及控制电路，以根据控制电路所提供的多个信号及/或电压来驱动像素电路100。
在图1所示实施例中，像素电路100包括发光元件110、驱动晶体管120、第一驱动电路130以及第二驱动电路140。发光元件110以及驱动晶体管120串联耦接在电源电压VDD以及参考接地电压VSS间。
应注意的是，在电源电压VDD至参考接地电压VSS间仅配置单一个驱动晶体管120来驱动发光元件110。也就是说，在发光路径上，驱动电流仅流过单一个驱动晶体管120以及发光元件110，而不会再流经其他颗晶体管。如此一来，电源电压VDD至参考接地电压VSS间所需的跨压可以被降低，以降低像素电路100的功率消耗。
在本实施例中，第一驱动电路130耦接驱动晶体管120。第一驱动电路130可接收参考电压VREF、VREF2。第一驱动电路130可基于参考电压VREF以及参考电压VREF2提供驱动电流控制信号(未示出)至驱动晶体管120的控制端。也就是说，第一驱动电路130可产生具有固定电流值的驱动电流控制信号，以使驱动晶体管120根据此驱动电流控制信号来操作。前述的固定电流值相关于参考电压VREF以及参考电压VREF2。在本实施例中，第一驱动电路150可例如是脉冲振幅调制(Pulse-amplitude modulation，PAM)电路，以控制驱动电流的电流大小。
在本实施例中，第二驱动电路140耦接第一驱动电路130。第二驱动电路140可接收调制信号VSWEEP。第二驱动电路140可根据调制信号VSWEEP提供驱动时间控制信号(未示出)至第一驱动电路130。在本实施例中，第一驱动电路130可根据驱动时间控制信号以决定是否致能驱动电流控制信号，以决定是否导通或切断发光路径。也就是说，第二驱动电路140可根据调制信号VSWEEP来控制第一驱动电路130是否致能驱动电流控制信号，以进一步控制发光路径被致能的时间长度。前述的时间长度相关于调制信号VSWEEP的电压变化幅度。
举例来说，当调制信号VSWEEP的电压值在第一电压范围时可使第一驱动电路130禁能驱动电流控制信号以禁能发光路径。当调制信号VSWEEP的电压值在第二电压范围时可使第一驱动电路130致能驱动电流控制信号被以致能发光路径。当调制信号VSWEEP的电压值在第一电压范围与第二电压范围之间切换时可使第一驱动电路130在禁能与致能之间转换以控制驱动电流控制信号。在本实施例中，第二驱动电路140可例如是脉冲宽度调制(Pulse-width modulation，PWM)电路，以控制驱动电流流通的时间长度以进一步控制所显示的灰阶值。
在此值得一提的是，像素电路100通过单一个驱动晶体管120与发光元件110串联耦接在发光路径上，能够减少发光路径上所需的电子元件(例如是晶体管或开关)的数量，以精简晶体管及其所需的信号线并且降低操作时的消耗功率。此外，像素电路100通过第一驱动电路130控制驱动电流控制信号的电流值，并且通过第二驱动电路140控制驱动电流控制信号被致能的时间，能够避免驱动电流的电流值过大而使驱动晶体管120操作于线性区，并能够准确地控制驱动电流的大小与输出时间(即，脉冲宽度)。如此一来，像素电路100能够减少驱动电流的误差以提高亮度的一致性，例如是能够显示全黑画面，并降低操作时的消耗功率。
图2是依据本发明一实施例所示出的像素电路的电路图。请参考图2，像素电路200所包括的发光元件210、驱动晶体管220、第一驱动电路230以及第二驱动电路240可以参照像素电路100的相关说明并且加以类推，故在此不另重述。
发光元件210的第一端(即，阳极端)耦接驱动晶体管220。发光元件210的第二端(即，阴极端)接收参考接地电压VSS。在本实施例中，发光元件210可例如是以次毫米发光二极管来被实现。
驱动晶体管220可例如是以P型金属氧化物半导体场效晶体管(p-type Metal-Oxide-Semiconductor Field-Effect Transistor，PMOSFET)来被实现，且以下实施例以驱动晶体管TD为示例说明。驱动晶体管TD的控制端(即，栅极端)在第一节点N1上耦接第一驱动电路230。驱动晶体管TD的第一端(即，源极端/漏极端)接收电源电压VDD。驱动晶体管TD的第二端(即，源极端/漏极端)耦接发光元件210的第一端(即，阳极端)。
第一驱动电路230可包括第一晶体管T1至第七晶体管T7以及第一电容器C1。在本实施例中，第一晶体管T1至第四晶体管T4以及第六晶体管T6可例如是以N型金属氧化物半导体场效晶体管(n-type Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET)来被实现。第五晶体管T5以及七晶体管T7可例如是以PMOSFET来被实现。第一晶体管T1的控制端(即，栅极端)耦接第三节点N3。第一晶体管T1的第一端(即，源极端/漏极端)在第一节点N1上耦接驱动晶体管TD的控制端(即，源极端/漏极端)。第一晶体管T1的第二端(即，源极端/漏极端)耦接第二节点N2。第二晶体管T2的控制端(即，栅极端)接收发光信号EM[N]。第二晶体管T2的第一端(即，源极端/漏极端)在第二节点N2上耦接第一晶体管T1的第二端(即，源极端/漏极端)。第二晶体管T2的第二端(即，源极端/漏极端)接收参考电压VREF。第三晶体管T3的控制端(即，栅极端)接收发光信号EM[N]。第三晶体管T3的第一端(即，源极端/漏极端)耦接第一节点N1。第三晶体管T3的第二端(即，源极端/漏极端)接收参考电压VREF。第四晶体管T4的控制端(即，栅极端)接收发光信号EM[N]。第四晶体管T4的第一端(即，源极端/漏极端)在第三节点N3上耦接第一晶体管T1的控制端(即，栅极端)。第四晶体管T4的第二端(即，源极端/漏极端)接收参考电压VLL。
继续上述的说明，第一电容器C1的第一端耦接第二节点N2。第一电容器C1的第一端耦接第四节点N4。第五晶体管T5的控制端(即，栅极端)接收发光信号EM[N]。第五晶体管T5的第一端(即，源极端/漏极端)在第四节点N4上耦接第一电容器C1的第二端。第五晶体管T5的第二端(即，源极端/漏极端)耦接驱动晶体管TD的第一端(即，源极端/漏极端)。第六晶体管T6的控制端(即，栅极端)接收发光信号EM[N]。第六晶体管T6的第一端(即，源极端/漏极端)耦接第四节点N4。第七晶体管T7的控制端(即，栅极端)接收参考电压VREF2。第七晶体管T7的第一端(即，源极端/漏极端)耦接第六晶体管T6的第二端(即，源极端/漏极端)。第七晶体管T7的第二端(即，源极端/漏极端)接收第一控制信号S1[N]。
在本实施例中，第一驱动电路230可在发光阶段时通过第一晶体管T1在第一节点N1上提供信号(即，驱动电流控制信号)以控制驱动晶体管TD的导通与否。也就是说，在发光阶段时，第一节点N1上的电压可例如是驱动电流控制信号。
在本实施例中，驱动晶体管TD与第七晶体管T7互相匹配。具体来说，驱动晶体管TD与第七晶体管T7具有相同尺寸、临界电压值以及其他晶体管相关参数。
第二驱动电路240可包括第八晶体管T8至第十一晶体管T11以及第二电容器C2。在本实施例中，第八晶体管T8至第十一晶体管T11可例如是以PMOSFET来被实现。第八晶体管T8的控制端(即，栅极端)耦接第五节点N5。第八晶体管T8的第一端(即，源极端/漏极端)耦接第三节点N3。第八晶体管T8的第二端(即，源极端/漏极端)接收参考电压VL。第二电容器C2的第一端在第五节点N5上耦接第八晶体管T8的控制端(即，栅极端)。第二电容器C2的第二端接收调制信号VSWEEP。第九晶体管T9的控制端(即，栅极端)接收第二控制信号S2[N]。第九晶体管T9的第一端(即，源极端/漏极端)耦接第五节点N5。第九晶体管T9的第二端(即，源极端/漏极端)接收参考电压VL。第十晶体管T10的控制端(即，栅极端)接收第一控制信号S1[N]。第十晶体管T10的第一端(即，源极端/漏极端)耦接第五节点N5。第十晶体管T10的第二端(即，源极端/漏极端)耦接第十一晶体管T11的控制端(即，栅极端)以及第一端(即，源极端/漏极端)。第十一晶体管T11的第二端(即，源极端/漏极端)接收数据信号VDATA。
在本实施例中，第二驱动电路240可在发光阶段时通过第八晶体管T8在第三节点N3上提供信号(即，驱动时间控制信号)以控制第一晶体管T1的导通与否。也就是说，在发光阶段时，第三节点N3上的电压可例如是驱动时间控制信号。在本实施例中，第八晶体管T8可以作为第二驱动电路240的控制开关。
在本实施例中，第八晶体管T8与十一晶体管T11互相匹配。具体来说，第八晶体管T8与十一晶体管T11具有相同尺寸、临界电压值以及其他晶体管相关参数。
图3是依据本发明图2实施例所示出的像素电路的动作示意图。图4A至图4E是依据本发明图3实施例所示出的像素电路的动作示意图。在图3中，横轴为像素电路200的操作时间，纵轴为电压值。
在本实施例中，参考电压VREF以及参考电压VREF2可分别例如是不同于电源电压VDD的高电源信号。参考电压VLL以及参考电压VL可分别例如是不同于参考接地电压VSS的低电压源信号。
在本实施例中，发光信号EM[N]、第一控制信号S1[N]以及第二控制信号S2[N]可分别例如是独立的控制信号。发光信号EM[N]、第一控制信号S1[N]以及第二控制信号S2[N]可在第一电压电平VGH以及第二电压电平VGL之间切换。第一电压电平VGH可例如是逻辑高电平，并且第二电压电平VGL可例如是逻辑低电平。在本实施例中，第一控制信号S1[N]可例如是第二控制信号S2[N]的后级信号(即，后级第二控制信号S2[N+1])。
在本实施例中，调制信号VSWEEP可具有三角脉冲或其他斜波。电压电平VSWEEP_H可相同于第一电压电平VGH。电压电平VSWEEP_L可相同于第二电压电平VGL。电压电平VSWEEP_M在第一电压电平VGH与第二电压电平VGL间的范围内。
关于像素电路200在重置阶段的期间P_RT内的操作细节，请同时参照图3以及图4A。在时间t1，在第一图像框周期F1中，第二控制信号S2[N]产生下降缘以由第一电压电平VGH被拉至第二电压电平VGL，并且开始重置阶段。在时间t2，结束重置阶段。
详细而言，在重置阶段的期间P_RT内(即，时间t1至t2)，发光信号具有第一电压电平VGH以关断第五晶体管T5并导通第二晶体管T2、第三晶体管T3、第四晶体管T4以及第六晶体管T6。第七晶体管T7受控于参考电压VREF2而被导通。此时，第一节点N1上的电压被拉至被拉至参考电压VREF，以使驱动晶体管TD被关断。第二节点N2以及第三节点N3上的电压分别被拉至参考电压VREF以及参考电压VLL，以使第一晶体管T1被关断。第四节点N4上的电压被拉至第一控制信号S1[N](即，第一电压电平VGH)减去第六晶体管T6的临界电压值。第一控制信号S1[N]具有第一电压电平VGH以关断第十晶体管T10。第十一晶体管T11操作为二极管，并受控于数据信号VDATA而被导通。第二控制信号S2[N]具有第二电压电平VGL以导通第九晶体管T9，以使第五节点N5上的电压被拉至参考电压VL。由于第五节点N5上的电压被拉至参考电压VL，第八晶体管被关断。在此期间P_RT内，第一节点N1至第五节点N5上的电压分别被重置。
关于像素电路200在补偿阶段及数据写入的期间P_CT内的操作细节，请同时参照图3以及图4B。在时间t2，第二控制信号S2[N]产生上升缘以由第二电压电平VGL被拉至第一电压电平VGH，第一控制信号S1[n]产生下降缘，并且开始补偿阶段。在时间t3，结束补偿阶段。
详细而言，在补偿阶段及数据写入的期间P_CT内(即，时间t2至t3)，发光信号具有第一电压电平VGH以关断第五晶体管T5并导通第二晶体管T2、第三晶体管T3、第四晶体管T4以及第六晶体管T6。第七晶体管T7受控于参考电压VREF2而被导通。此时，第一节点N1上的电压维持在参考电压VREF以关断驱动晶体管TD。第二节点N2以及第三节点N3上的电压分别维持在参考电压VREF以及参考电压VLL以关断第一晶体管T1。第四节点N4上的电压可以被实现为下述公式(1)所示。公式(1)中的VN4为第四节点N4上的电压，VREF2为参考电压VREF2的电压值，VTH_T7为第七晶体管T7的临界电压值。
VN4＝VREF2+|VTH_T7| 公式(1)
应注意的是，由于驱动晶体管TD与第七晶体管T7具有相同的临界电压值，因此驱动晶体管TD的临界电压值(即，公式(1)中的VTH_T7)被补偿至第四节点N4上，以对驱动晶体管TD进行补偿而能够确保驱动电流控制信号输出至驱动晶体管TD的电流大小一致以使发光亮度一致，而能够精准控制灰阶值。
继续上述的说明，第二控制信号S2[N]具有第一电压电平VGH以关断第九晶体管T9。第一控制信号S1[N]具有第二电压电平VGL以导通第十晶体管T10，并且第十一晶体管T11受控于数据信号VDATA而被导通，以使第五节点N5上的电压可以被实现为下述公式(2)所示。由于第五节点N5上的电压被拉至公式(2)所示电压，第八晶体管被关断。公式(2)中的VN5为第五节点N5上的电压，VTH_T11为第十一晶体管T11的临界电压值。
VN5＝VDATA-|VTH_T11| 公式(2)
应注意的是，由于第八晶体管T8与十一晶体管T11具有相同的临界电压值，因此第八晶体管T8的临界电压值(即，公式(1)中的VTH_T11)被补偿至第五节点N5上，以对第二驱动电路240的控制开关(即，第八晶体管T8)进行补偿而能够确保在同一灰阶下的发光时间一致以使发光亮度一致，而能够精准控制灰阶值。
关于像素电路200在发光阶段的期间P_EM内的操作细节，请同时参照图3以及图4C、4D。在时间t3，第一控制信号S1[n]产生上升缘，发光信号EM[n]产生下降缘，调制信号VSWEEP开始产生三角脉冲以由电压电平VSWEEP_H线性地被拉至电压电平VSWEEP_L，并且开始发光阶段。在时间t4，结束发光阶段。
在本实施例中，发光阶段的期间P_EM可被分为第一期间(时间t3至t3-1)以及第二期间(时间t3-1至t4)。在时间t3-1，调制信号VSWEEP具有电压电平VSWEEP_M以切换第八晶体管T8的导通状态(例如是关断切换至导通)，以进一步通过第一晶体管T1切换驱动晶体管TD的导通状态。
详细而言，如图3以及图4C所示，在发光阶段的期间P_EM的第一期间内(即，时间t3至t3-1)，发光信号具有第二电压电平VGL以导通第五晶体管T5并关断第二晶体管T2、第三晶体管T3、第四晶体管T4以及第六晶体管T6。第七晶体管T7受控于参考电压VREF2而被导通。此时，第一节点N1上的电压(即，驱动电流控制信号)维持在参考电压VREF以关断驱动晶体管TD。第三节点N3上的电压(即，驱动时间控制信号)维持在参考电压VLL以关断第一晶体管T1，以进一步关断驱动晶体管TD。第四节点N4上的电压被拉电源电压VDD。第四节点N4上的电压变化量通过第一电容器C1被耦合至第二节点N2，以使第二节点N2上的电压可以被实现为下述公式(3)所示。公式(3)中的VN2为第二节点N2上的电压，VREF为参考电压VREF的电压值，VDD为电源电压VDD的电压值，VTH_T7为第七晶体管T7的临界电压值。
VN2＝VREF+VDD-VREF2-|VTH-T7| 公式(3)
继续上述的说明，第十一晶体管T11受控于数据信号VDATA而被导通。第一控制信号S1[N]具有第一电压电平VGH以关断第十晶体管T10。第二控制信号S2[N]具有第一电压电平VGH以关断第九晶体管T9。调制信号VSWEEP具有部分的三角脉冲，并且调制信号VSWEEP的变化量通过第二电容器C2被耦合至第五节点N5，以逐渐导通第八晶体管T8。此时，调制信号VSWEEP的变化量通过第二电容器C2被耦合至第五节点N5，以使第五节点N5上的电压可以被实现为下述公式(4)所示。公式(4)可参照公式(2)的相关说明，其中的ΔVSWEEP为第五节点N5上的电压变化量，也就是调制信号VSWEEP的变化量。
VN5＝VDATA-|VTHT11|+ΔVSWEEP 公式(4)
如图3以及图4D所示，在发光阶段的期间P_EM的第二期间内(即，时间t3-1至t4)，与前述的第一期间的差异为调制信号VSWEEP具有另一部分的三角脉冲，并且调制信号VSWEEP的变化量通过第二电容器C2被耦合至第五节点N5，以完全导通第八晶体管T8。前述另一部分的三角脉冲为电压电平VSWEEP_M至致能电压电平VSWEEP_L间的线性波型。此时，第三节点N3上的电压(即，驱动时间控制信号)被拉至参考电压VL以导通第一晶体管T1，以使第一节点N1上的电压(即，驱动电流控制信号)被拉至第二节点N2上的电压(即，公式(3)所示电压)。因此，驱动晶体管TD被导通以根据第一节点N1上的电压输出驱动电流。
应注意的是，当第八晶体管T8被完全导通时，参考电压VL可快速地被写入第三节点N3以通过第一晶体管T1导通驱动晶体管TD，因此能够降低驱动电流的转态时间。在另一方面，第八晶体管T8是先被关断而后被导通，能够防止驱动晶体管TD被误导通而使发光单元210产生闪烁。
在本实施例中，电源电压VDD与发光元件210的电压差间的差值(即，电流电阻电压降(IR Drop))以及驱动晶体管TD的临界电压值(即，公式(3)所示VTH_T7)皆被补偿至第一节点N1上，能够减少驱动电流的误差并提升亮度的均匀性。此外，驱动电流具有固定大小的电流值，并且前述的电流值相关于参考电压VREF以及VREF2间的差值。
关于像素电路200在关断阶段的期间P_TF内的操作细节，请同时参照图3以及图4E。在时间t4，发光信号EM[n]以及调制信号VSWEEP产生上升缘，并且开始关断阶段。在时间t5，第一图像框周期F1被切换至第二图像框周期F2。在时间t6，在第二图像框周期F2中，第二控制信号S2[N]产生下降缘，并且结束关断阶段。
详细而言，在关断阶段的期间P_TF内(即，时间t4至t6)，发光信号具有第一电压电平VGH以关断第五晶体管T5并导通第二晶体管T2、第三晶体管T3、第四晶体管T4以及第六晶体管T6。第七晶体管T7受控于参考电压VREF2而被导通。此时，第一节点N1上的电压维持在参考电压VREF以关断驱动晶体管TD。第二节点N2以及第三节点N3上的电压分别维持在参考电压VREF以及参考电压VLL以关断第一晶体管T1。第四节点N4上的电压被拉至第一控制信号S1[N](即，第一电压电平VGH)。第一控制信号S1[N]具有第一电压电平VGH以关断第十晶体管T10。第十一晶体管T11受控于数据信号VDATA而被导通。第二控制信号S2[N]具有第一电压电平VGH以关断第九晶体管T9。调制信号VSWEEP的变化量通过第二电容器C2被耦合至第五节点N5，以使第五节点N5上的电压可以被实现为下述公式(5)所示，并且关断第八晶体管T8。公式(5)可参照公式(4)的相关说明。
VN5＝VDATA-|VTHT11| 公式(5)
图5是依据本发明一实施例所示出的显示面板的方框图。请参考图5，显示面板50包括像素阵列510以及控制电路520。控制电路520耦接像素阵列510。控制电路520可提供多个参考电压及控制信号至像素阵列510。前述的电压及信号可包括电源电压VDD、参考电压VSS、VREF、VREF2、VL及VLL、调制信号VSWEEP及信号S1[N]、S2[N]、EM[N]及VDATA。
在本实施例中，像素阵列510可包括以阵列排列的多个像素电路500。各个像素电路500可以参照像素电路100的相关说明并且加以类推，故在此不另重述。
综上所述，本发明实施例的像素电路以及显示面板可以在发光路径上配置单一颗驱动晶体管，而不须另串联耦接其他的晶体管或开关，而能够降低发光路径的跨压以减少消耗功率。像素电路以及显示面板还可以通过PAM电路(即，第一驱动电路)以及PWM电路(即，第二驱动电路)分别控制驱动电流的大小与输出时间，能够提高发光亮度的精准度以及一致性并且降低消耗功率。在部分实施例中，通过PAM电路以及PWM电路中分别相互匹配的晶体管(及驱动晶体管)进行补偿能够提升补偿精准度以增加亮度的均匀性与一致性。在部分实施例中，通过PWM电路中的开关(即，第八晶体管)在发光阶段的期间的操作，能够降低驱动电流的转态时间并且避免闪烁。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (12)

1.一种像素电路，包括：
一发光元件以及一驱动晶体管，串联耦接在一电源电压以及一参考接地电压间；
一第一驱动电路，基于一第一参考电压以及一第二参考电压提供一驱动电流控制信号至该驱动晶体管的控制端；以及
一第二驱动电路，耦接该第一驱动电路，根据一调制信号提供一驱动时间控制信号至该第一驱动电路，
其中该第一驱动电路根据该驱动时间控制信号以决定是否致能该驱动电流控制信号。
2.如权利要求1所述的像素电路，其中该第一驱动电路包括：
一第一晶体管，具有第一端在一第一节点上耦接该驱动晶体管的控制端；
一第二晶体管，具有控制端接收一发光信号，该第二晶体管的第一端在一第二节点上耦接该第一晶体管的第二端，该第二晶体管的第二端接收该第一参考电压；
一第三晶体管，具有控制端接收该发光信号，该第三晶体管的第一端耦接该第一节点，该第三晶体管的第二端接收该第一参考电压；
一第四晶体管，具有控制端接收该发光信号，该第四晶体管的第一端在一第三节点上耦接该第一晶体管的控制端，该第四晶体管的第二端接收一第三参考电压；
一第一电容器，具有第一端耦接该第二节点；
一第五晶体管，具有控制端接收该发光信号，该第五晶体管的第一端在一第四节点上耦接该第一电容器的第二端，该第五晶体管的第二端耦接该驱动晶体管的第一端；
一第六晶体管，具有控制端接收该发光信号，该第六晶体管的第一端耦接该第四节点；以及
一第七晶体管，具有控制端接收该第二参考电压，该第七晶体管的第一端耦接该第六晶体管的第二端，该第七晶体管的第二端接收一第一控制信号。
3.如权利要求2所述的像素电路，其中该驱动晶体管与该第七晶体管互相匹配。
4.如权利要求2所述的像素电路，其中该第二驱动电路包括：
一第八晶体管，具有第一端耦接该第三节点，该第八晶体管的第二端接收一第四参考电压；
一第二电容器，具有第一端在一第五节点上耦接该第八晶体管的控制端，该第二电容器的第二端接收该调制信号；
一第九晶体管，具有控制端接收一第二控制信号，该第九晶体管的第一端耦接该第五节点，该第九晶体管的第二端接收该第四参考电压；
一第十晶体管，具有控制端接收该第一控制信号，该第十晶体管的第一端耦接该第五节点；以及
一第十一晶体管，具有控制端以及第一端耦接该第十晶体管的第二端，该第十一晶体管的第二端接收一数据信号。
5.如权利要求4所述的像素电路，其中该第八晶体管与该第十一晶体管互相匹配。
6.如权利要求4所述的像素电路，其中该驱动晶体管的第一端接收该电源电压，该驱动晶体管的第二端耦接该发光元件的第一端，该发光元件的第二端接收该参考接地电压。
7.如权利要求4所述的像素电路，其中在一重置阶段的期间内，该发光信号具有一第一电压电平以关断该第五晶体管并导通该第二晶体管、该第三晶体管、该第四晶体管以及该第六晶体管，该第七晶体管被导通，该第一控制信号具有该第一电压电平以关断该第十晶体管，该第十一晶体管被导通，该第二控制信号具有一第二电压电平以导通该第九晶体管，该第八晶体管、该第一晶体管以及该驱动晶体管被关断。
8.如权利要求7所述的像素电路，其中在一补偿阶段及数据写入的期间内，该发光信号具有该第一电压电平以关断该第五晶体管并导通该第二晶体管、该第三晶体管、该第四晶体管以及该第六晶体管，该第七晶体管被导通，该第一控制信号具有该第二电压电平以导通该第十晶体管，该第十一晶体管被导通，该第二控制信号具有该第一电压电平以关断该第九晶体管，该第八晶体管、该第一晶体管以及该驱动晶体管被关断。
9.如权利要求7所述的像素电路，其中在一发光阶段的第一期间内，该发光信号具有该第二电压电平以导通该第五晶体管并关断该第二晶体管、该第三晶体管、该第四晶体管以及该第六晶体管，该第七晶体管被导通，该第一控制信号具有该第一电压电平以关断该第十晶体管，该第十一晶体管被导通，该第二控制信号具有该第一电压电平以关断该第九晶体管，该调制信号具有部分的三角脉冲以逐渐导通该第八晶体管，该第一晶体管被关断以关断该驱动晶体管。
10.如权利要求9所述的像素电路，其中在该发光阶段的第二期间内，该发光信号具有该第二电压电平以导通该第五晶体管并关断该第二晶体管、该第三晶体管、该第四晶体管以及该第六晶体管，该第七晶体管被导通，该第一控制信号具有该第一电压电平以关断该第十晶体管，该第十一晶体管被导通，该第二控制信号具有该第一电压电平以关断该第九晶体管，该调制信号具有部分的三角脉冲以完全导通该第八晶体管，该第一晶体管体被导通以导通该驱动晶体管。
11.如权利要求10所述的像素电路，其中在一关断阶段的期间内，该发光信号具有该第一电压电平以关断该第五晶体管并导通该第二晶体管、该第三晶体管、该第四晶体管以及该第六晶体管，该第七晶体管被导通，该第一控制信号具有该第一电压电平以关断该第十晶体管，该第十一晶体管被导通，该第二控制信号具有该第一电压电平以关断该第九晶体管，该第八晶体管、该第一晶体管以及该驱动晶体管被关断。
12.一种显示面板，包括：
一像素阵列，包括多个如权利要求1所述的像素电路；以及
一控制电路，耦接该像素阵列，用以提供该电源电压、该参考接地电压、该第一参考电压、该第二参考电压、以及该调制信号至该像素阵列。
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