CN116682362A - 像素电路以及显示面板 - Google Patents

Abstract

本发明提供一种像素电路以及显示面板。像素电路包括发光元件、电流源、开关、重置电路、第一驱动电路以及第二驱动电路。电流源、开关以及重置电路串接在发光元件与第一参考电压间。第一驱动电路耦接电流源以及开关。第一驱动电路基于第二参考电压以及第三参考电压来输出控制信号至电流源。电流源根据控制信号产生驱动电流。第二驱动电路耦接开关或者通过第一驱动电路耦接开关。第二驱动电路根据调制信号来控制开关的导通与否。

Description

像素电路以及显示面板

技术领域

本发明涉及一种像素电路以及显示面板，且特别涉及一种以多种调制驱动的像素电路以及显示面板。

背景技术

一般而言，应用次毫米发光二极管(Mini LED)的显示面板可利用脉冲振幅调制(Pulse-amplitude modulation，PAM)的方法来进行驱动。然而，在显示高亮度的情况下，PAM的驱动方法所产生的驱动电流过大而使驱动晶体管操作在线性区，因此驱动电流不易被控制。

在另一方面，一些应用可通过增加驱动晶体的跨压来使驱动晶体管操作在饱和区以控制驱动电流的大小。然而，前述关于提高电压的方式会提高显示面板的消耗功率。

发明内容

本发明实施例提供一种像素电路，能够准确地控制驱动电流并降低操作时的消耗功率。

本发明实施例的像素电路包括发光元件、电流源、开关、重置电路、第一驱动电路以及第二驱动电路。电流源以及开关串接在发光元件与第一参考电压间。重置电路与电流源以及开关串接在发光元件与第一参考电压间。第一驱动电路耦接电流源以及开关。第一驱动电路用以基于第二参考电压以及第三参考电压来输出控制信号至电流源。电流源用以根据控制信号产生驱动电流。第二驱动电路耦接开关或者通过第一驱动电路耦接开关。第二驱动电路用以根据调制信号来控制开关的导通与否。

本发明实施例还提供一种显示面板。显示面板包括像素阵列以及控制电路。像素阵列包括多个如上述的像素电路。控制电路耦接像素阵列。控制电路用以提供第一参考电压、第二参考电压、第三参考电压以及调制信号至像素阵列。

基于上述，本发明实施例的像素电路以及显示面板通过第一驱动电路使驱动电流具有固定电流大小，并通过第二驱动电路控制开关的导通与否来控制驱动电流被致能的期间，能够准确地控制驱动电流的大小与输出时间，以提高显示面板的亮度的一致性并降低操作时的消耗功率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依据本发明一实施例所绘示的像素电路的方块图。

图2A是依据本发明一实施例所绘示的像素电路的电路图。

图2B是依据本发明一实施例所绘示的像素电路的电路图。

图3是依据本发明图2A实施例所绘示的像素电路的动作示意图。

图4A至图4E是依据本发明图3实施例所绘示的像素电路的动作示意图。

图5是依据本发明另一实施例所绘示的像素电路的电路图。

图6是依据本发明图5实施例所绘示的像素电路的动作示意图。

图7A至图7F是依据本发明图6实施例所绘示的像素电路的动作示意图。

图8是依据本发明一实施例所绘示的显示面板的方块图。

【符号说明】

100、200A、200B、500、800:像素电路

110、210、510:发光元件

120、220、520:电流源

130、230、530:开关

140、240、540:重置电路

150、250、550:第一驱动电路

160、260、560:第二驱动电路

261:调制电路

80:显示面板

810:像素阵列

820:控制电路

C1～C4:电容器

EM[n]:发光信号

F1～F2:图像框周期

N1～N6:节点

P_RT、P_CT、P_EM、P_TF、P_DT:期间

S1[n]:第一控制信号

S1[n+1]:后级第一控制信号

S2[n]:第二控制信号

T1～T13:晶体管

t1～t7:时间

VDATA:数据信号

VDD、VSS、VREF～VREF3、VH、VL:参考电压

VGH、VGL、VSWEEP_H、VSWEEP_M、VSWEEP_L:电压电平

VSWEEP:调制信号

具体实施方式

本发明的部分实施例接下来将会配合附图来详细描述，以下的描述所引用的元件符号，当不同附图出现相同的元件符号将视为相同或相似的元件。这些实施例只是本发明的一部分，并未揭示所有本发明的可实施方式。更确切的说，这些实施例只是本发明的专利申请范围中的范例。

图1是依据本发明一实施例所绘示的像素电路的方块图。请参考图1，像素电路100可应用于次毫米发光二极管(Mini LED)的显示装置(可例如是显示面板)中。显示装置可包括以阵列排列的多个像素电路100以及控制电路，以根据控制电路所提供的多个信号和/或电压来驱动像素电路100。

在图1所示实施例中，像素电路100包括发光元件110、电流源120、开关130、重置电路140、第一驱动电路150以及第二驱动电路160。发光元件110的一端耦接电流源120以及开关130、以及重置电路140。发光元件110的另一端接收参考电压VDD。

电流源120以及开关130可串接在发光元件110与参考电压VSS间。具体来说，在本实施例中(或如图2实施例)，发光元件110、电流源120以及开关130依序串接在参考电压VDD至参考电压VSS间。在一些实施例中(如图5实施例)，发光元件110、开关130以及电流源120依序串接在参考电压VDD至参考电压VSS间。

重置电路140可与电流源120以及开关130串接在发光元件110与参考电压VSS间。

第一驱动电路150可耦接电流源120以及开关130。第一驱动电路150可接收参考电压VREF、VREF2。在本实施例中，第一驱动电路150可基于参考电压VREF以及参考电压VREF2来输出控制信号(未绘示)至电流源120，以使电流源120根据控制信号产生驱动电流并使驱动电流流经由发光元件110、电流源120以及开关130所形成的发光路径。也就是说，第一驱动电路150可使电流源120产生具有固定电流值的驱动电流。前述的固定电流值相关于参考电压VREF以及参考电压VREF2。在本实施例中，第一驱动电路150可例如是脉冲振幅调制(Pulse-amplitude modulation，PAM)电路，以控制驱动电流的电流大小。

第二驱动电路160可耦接第一驱动电路150以通过第一驱动电路150耦接开关130，如图1或图2实施例所示。第二驱动电路160可接收调制信号VSWEEP。在一些实施例中(如图5实施例)，第二驱动电路160可直接耦接开关130。

第二驱动电路160可根据调制信号VSWEEP来控制开关130的导通与否。具体来说，第二驱动电路160可根据具有第一电压范围的调制信号VSWEEP来导通开关130以导通驱动电流所流经的发光路径。此外，第二驱动电路160可根据具有第二电压范围的调制信号VSWEEP来关断开关130以切断驱动电流所流经的发光路径。也就是说，第二驱动电路160可根据调制信号VSWEEP来控制发光路径被流通的时间长度。前述的时间长度相关于调制信号VSWEEP的电压变化幅度。

举例来说，当调制信号VSWEEP的电压值在第一电压范围时可使开关130被导通。当调制信号VSWEEP的电压值在第二电压范围时可使开关130被关断。当调制信号VSWEEP的电压值在第一电压范围与第二电压范围之间切换时可使开关130在被导通与被关断之间转换。在本实施例中，第二驱动电路160可例如是脉冲宽度调制(Pulse-width modulation，PWM)电路，以控制输出驱动电流的时间长度以进一步控制所显示的灰阶值。

在此值得一提的是，通过第一驱动电路150控制驱动电流的电流值，并且通过第二驱动电路160控制驱动电流被致能的时间，能够避免驱动电流的电流值过大而使电流源120操作在线性区。此外，本实施例的像素电路不须另外对电流源120升压或降压即可准确地控制驱动电流的大小与输出时间(即，脉冲宽度)，而能够减少驱动电流的误差以提高亮度的一致性，并且降低操作时的消耗功率。

图2A是依据本发明一实施例所绘示的像素电路的电路图。请参考图2A，像素电路200A所包括的发光元件210、电流源220、开关230、重置电路240、第一驱动电路250以及第二驱动电路260可以参照像素电路100的相关说明并且加以类推，故在此不另重述。

发光元件210的第一端(即，阴极端)耦接电流源220以及重置电路240。发光元件210的第二端(即，阳极端)接收参考电压VDD。在本实施例中，发光元件210可例如是以次毫米发光二极管来被实现。

电流源220可包括第一晶体管T1(即，驱动晶体管)。在本实施例中，第一晶体管T1可例如是以P型金属氧化物半导体场效晶体管(p-type Metal-Oxide-SemiconductorField-Effect Transistor，PMOSFET)来被实现。第一晶体管T1的控制端(即，栅极端)在第一节点N1上耦接第一驱动电路250。第一晶体管T1的第一端(即，源极端)耦接发光元件210的第一端(即，阴极端)以及重置电路240。第一晶体管T1的第二端(即，漏极端)耦接开关230。

开关230可包括第二晶体管T2。在本实施例中，第二晶体管T2可例如是以PMOSFET来被实现。第二晶体管T2的控制端(即，栅极端)在第二节点N2上耦接第二驱动电路260。第二晶体管T2的第一端(即，源极端)耦接第一晶体管T1的第二端(即，漏极端)。第二晶体管T2的第二端(即，漏极端)接收参考电压VSS。

第一驱动电路250可包括第三晶体管T3至第六晶体管T6以及第一电容器C1。在本实施例中，第三晶体管T3至第六晶体管T6可例如是以PMOSFET来被实现。第三晶体管T3的控制端(即，栅极端)接收发光信号EM[n]。第三晶体管T3的第一端(即，源极端)耦接第一晶体管T1的第一端(即，源极端)。第三晶体管T3的第二端(即，漏极端)耦接第三节点N3。第四晶体管T4的控制端(即，栅极端)接收后级第一控制信号S1[n+1]。第四晶体管T4的第一端(即，源极端)耦接第一晶体管T1的第二端(即，漏极端)以及第二晶体管T2的第一端(即，源极端)。第四晶体管T4的第二端(即，漏极端)耦接第一节点N1。

接续上述的说明，第一电容器C1的第一端耦接第一节点N1。第一电容器C1的第二端在第三节点N3上耦接第三晶体管T3的第二端(即，漏极端)。第五晶体管T5的控制端(即，栅极端)接收第二控制信号S2[n]。第五晶体管T5的第一端(即，源极端)耦接第三节点N3。第五晶体管T5的第二端(即，漏极端)接收参考电压VREF2。第六晶体管T6的控制端(即，栅极端)接收第一控制信号S1[n]。第六晶体管T6的第一端(即，源极端)接收参考电压VL。第六晶体管T6的第二端(即，漏极端)耦接第一节点N1。

第二驱动电路260可包括第七晶体管T7至第十一晶体管T11、调制电路261、第二电容器C2以及第三电容器C3。调制电路261可包括第十二晶体管T12。在本实施例中，第七晶体管T7至第十二晶体管T12可例如是以PMOSFET来被实现。第二电容器C2的第一端在第二节点N2上耦接第二晶体管T2的控制端(即，栅极端)。第二电容器C2的第二端接收发光信号EM[n]。第七晶体管T7的控制端(即，栅极端)耦接第四节点N4。第七晶体管T7的第一端(即，源极端)耦接第二节点N2。第七晶体管T7的第二端(即，漏极端)接收参考电压VREF。第八晶体管T8的控制端(即，栅极端)接收第一控制信号S1[n]。第八晶体管T8的第一端(即，源极端)接收参考电压VL。第八晶体管T8的第二端(即，漏极端)在第四节点N4上耦接第七晶体管T7的控制端(即，栅极端)。第九晶体管T9的控制端(即，栅极端)接收后级第一控制信号S1[n+1]。第九晶体管T9的第一端(即，源极端)耦接第四节点N4。第十晶体管T10的控制端(即，栅极端)以及第一端(即，源极端)耦接在一起，并耦接第九晶体管T9的第二端(即，漏极端)。第十晶体管T10的第二端(即，漏极端)接收数据信号VDATA。

接续上述的说明，第三电容器C3的第一端耦接第四节点N4。第三电容器C3的第二端耦接第五节点N5。第十一晶体管T11的控制端(即，栅极端)接收第二控制信号S2[n]。第十一晶体管T11的第一端(即，源极端)在第五节点N5上耦接第三电容器C3的第二端。第十一晶体管T11的第二端(即，漏极端)接收参考电压VH。第十二晶体管T12的控制端(即，栅极端)接收调制信号VSWEEP。第十二晶体管T12的第一端(即，源极端)耦接第五节点N5。第十二晶体管T12的第二端(即，漏极端)接收参考电压VL。

在本实施例中，第七晶体管T7与第十晶体管T10互相匹配。具体来说，第七晶体管T7与第十晶体管T10具有相同尺寸、临界电压值以及其他晶体管相关参数。

重置电路240可包括第十三晶体管T13。在本实施例中，第十三晶体管T13可例如是以PMOSFET来被实现。第十三晶体管T13的控制端(即，栅极端)接收后级第一控制信号S1[n+1]。第十三晶体管T13的第一端(即，源极端)接收参考电压VREF。第十三晶体管T13的第二端(即，漏极端)耦接第一晶体管T1的第一端(即，源极端)、发光元件210的第一端(即，阴极端)以及第三晶体管T3的第一端(即，源极端)。

在一些实施例中，第一晶体管T1至第十三晶体管T13可例如是以N型金属氧化物半导体场效晶体管(n-type Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET)来被实现。在一些实施例中的信号反向在本实施例中对应的信号。

图2B是依据本发明一实施例所绘示的像素电路的电路图。请参考图2B，像素电路200B所包括的发光元件210、电流源220、开关230、重置电路240、第一驱动电路250以及第二驱动电路260可以参照像素电路200A的相关说明并且加以类推，故在此不另重述。

相较于图2A的实施例，调制电路261可包括第四电容器C4，并且第十二晶体管T12可由第四电容器C4来取代。第四电容器C4的第一端耦接第五节点N5。第四电容器C4的第二端接收调制信号VSWEEP。

图3是依据本发明图2A实施例所绘示的像素电路的动作示意图。图4A至图4E是依据本发明图3实施例所绘示的像素电路的动作示意图。在图3中，横轴为像素电路200A的操作时间，纵轴为电压值。在一些实施例中，像素电路200B的操作可以参照像素电路200A的相关说明并且加以类推，故在此不另重述。

关于像素电路200A在重置阶段的期间P_RT内的操作细节，请同时参照图3以及图4A。在时间t1，在第一图像框周期F1中，第一控制信号S1[n]以及第二控制信号S2[N]分别产生下降沿以由禁能电压电平VGH被拉至致能电压电平VGL，并且开始重置阶段。在时间t2，结束重置阶段。

在本实施例中，参考信号VDD可例如是第一高电压源信号。参考信号VSS可例如是第一低电压源信号或接地信号。参考信号VH可例如是第二高电压源信号。参考信号VL可例如是第二低电压源信号或接地信号。禁能电压电平VGH可高于参考信号VDD和/或VH的电压值，或者可例如是逻辑高电平。致能电压电平VGL可低于参考信号VSS和/或VL的电压值，或者可例如是逻辑低电平。参考信号VREF及VREF2可例如是具有不同电压值的信号，并且前述的电压值可在参考信号VDD、VGH和/或VH的电压值与参考信号VSS、VGL和/或VL的电压值间的范围内。

详细而言，在重置阶段的期间P_RT内(即，时间t1至t2)，后级第一控制信号S1[n+1]具有禁能电压电平VGH而被禁能以关断第十三晶体管T13、第四晶体管T4、第九晶体管T9以及第十晶体管T10。发光信号EM[n]具有禁能电压电平VGH而被禁能以关断第三晶体管T3。调制信号VSWEEP具有禁能电压电平VSWEEP_H而被禁能以关断第十二晶体管T12。第一控制信号S1[n]具有致能电压电平VGL而被致能以导通第六晶体管T6以及第八晶体管T8，以使第一节点N1以及第四节点N4上的电压分别被拉至参考电压VL。第二控制信号S2[N]具有致能电压电平VGL而被致能以导通第五晶体管T5以及第十一晶体管T11，以使第三节点N3上的电压被拉至参考电压VREF2，并使第五节点N5上的电压被拉至参考电压VH。由于第四节点N4上的电压被拉至参考电压VL，第七晶体管T7被导通，以使第二节点N2上的电压被拉至参考电压VREF，进而使第二晶体管T2被关断。由于第一节点N1上的电压被拉至参考电压VL，第一晶体管T1被导通。在此期间P_RT内，第一节点N1至第五节点N5上的电压分别被重置。

关于像素电路200A在补偿阶段的期间P_CT内的操作细节，请同时参照图3以及图4B。在时间t2，第一控制信号S1[n]产生上升沿以由致能电压电平VGL被拉至禁能电压电平VGH，后级第一控制信号S1[n+1]产生下降沿，并且开始补偿阶段。在时间t3，结束补偿阶段。

在本实施例中，调制信号VSWEEP可具有三角脉冲或其他斜波。禁能电压电平VSWEEP_H可相同于禁能电压电平VGH。致能电压电平VSWEEP_L可相同于致能电压电平VGL。在本实施例中，调制信号VSWEEP可例如是与其他像素电路所共用的信号，以应用于同步式发光显示面板。

详细而言，在补偿阶段的期间P_CT内(即，时间t2至t3)，后级第一控制信号S1[n+1]具有致能电压电平VGL而被致能以导通第十三晶体管T13、第四晶体管T4、第九晶体管T9以及第十晶体管T10。此时，第四节点N4上的电压可以被实现为下述公式(1)所示。公式(1)中的VN4为第四节点N4上的电压，VTH_T10为第十晶体管T10的临界电压值。

VN4＝VDATA-|VTH_T10| 公式(1)

应注意的是，由于第七晶体管T7与第十晶体管T10具有相同的临界电压值，因此第七晶体管T7的临界电压值(即，公式(1)中的VTH_T10)被补偿至第四节点N4上，以确保在同一灰阶下的发光时间一致而使发光亮度一致。

接续上述的说明，第四节点N4上的电压使第七晶体管T7被关断。第二节点N2上的电压维持在参考电压VREF以关断第二晶体管T2。发光信号EM[n]具有禁能电压电平VGH而被禁能以关断第三晶体管T3。调制信号VSWEEP具有禁能电压电平VSWEEP_H而被禁能以关断第十二晶体管T12。第一控制信号S1[n]具有禁能电压电平VGH而被禁能以关断第六晶体管T6以及第八晶体管T8。第二控制信号S2[N]具有致能电压电平VGL而被致能以导通第五晶体管T5以及第十一晶体管T11，以使第三节点N3上的电压被拉至参考电压VREF2，并使第五节点N5上的电压被拉至参考电压VH。第一晶体管T1被导通。此时，第一节点N1上的电压可以被实现为下述公式(2)所示。公式(2)中的VN1为第一节点N1上的电压，VTH_T2为第一晶体管T1的临界电压值。

VN1＝VREF-|VTH_T1| 公式(2)

应注意的是，在此期间P_CT内，第十三晶体管T13、第一晶体管T1、第四晶体管T4皆被导通而依序连接而形成二极管连接(diode connection)架构，使得第一晶体管T1的临界电压值被补偿至第一节点N1上。因此，通过前述的连接架构能够对自身(即，第一晶体管T1)进行补偿以提升补偿精准度。

关于像素电路200A在发光阶段的期间P_EM内的操作细节，请同时参照图3以及图4C、4D。在时间t3，后级第一控制信号S1[n+1]以及第二控制信号S2[N]分别产生上升沿，发光信号EM[n]产生下降沿，调制信号VSWEEP开始产生三角脉冲以由禁能电压电平VSWEEP_H线性地被拉至致能电压电平VSWEEP_L，并且开始发光阶段。在时间t4，结束发光阶段。

在本实施例中，发光阶段的期间P_EM可被分为第一期间(时间t3至t3-1)以及第二期间(时间t3-1至t4)。在时间t3-1，调制信号VSWEEP具有电压电平VSWEEP_M以切换第七晶体管T7的导通状态(例如是关断切换至导通)。电压电平VSWEEP_M在禁能电压电平VSWEEP_H与致能电压电平VSWEEP_L间的范围内。

详细而言，如图3以及图4C所示，在发光阶段的期间P_EM的第一期间内(即，时间t3至t3-1)，后级第一控制信号S1[n+1]具有禁能电压电平VGH而被禁能以关断第十三晶体管T13、第四晶体管T4、第九晶体管T9以及第十晶体管T10。第一控制信号S1[n]具有禁能电压电平VGH而被禁能以关断第六晶体管T6以及第八晶体管T8。发光信号EM[n]具有致能电压电平VGL而被致能以导通第三晶体管T3。第二控制信号S2[N]具有禁能电压电平VGH而被禁能以关断第五晶体管T5以及第十一晶体管T11。此时，第三节点N3上的电压被拉至参考电压VDD与发光元件210的电压差间的差值(即，电流电阻电压降(IR Drop))。第三节点N3上的电压变化量通过第一电容器C1被耦合至第一节点N1以导通第一晶体管T1并产生驱动电流。第一节点N1上的电压可以被实现为下述公式(3)所示。公式(3)可参照公式(2)的相关说明，其中的VLED为发光元件210的电压差。

VN1＝VREF-|VTH_T2|+(VDD-VLED-VREF2) 公式(3)

应注意的是，在此期间P_EM的前期内，流经发光元件210的驱动电流随着参考电压VDD受到的IR Drop被补偿至第三节点N3上，以减少驱动电流的误差并提升亮度的均匀性。此时，发光元件210可操作在最高发光效率点，以节省功率消耗。此外，驱动电流具有固定大小的电流值，并且前述的电流值相关于参考电压VREF以及VREF2间的差值。

接续上述的说明，调制信号VSWEEP具有部分的三角脉冲以逐渐导通第十二晶体管T12。前述部分的三角脉冲为禁能电压电平VSWEEP_H至电压电平VSWEEP_M间的线性波型，以使第五节点N5上的电压逐渐下降。第五节点N5上的电压变化量通过第三电容器C3被耦合至第四节点N4以关断第七晶体管T7。发光信号EM[n]的电压变化量通过第二电容器C2被耦合至第二节点N2以导通第二晶体管T2，以输出驱动电流至发光元件210。

如图3以及图4D所示，在发光阶段的期间P_EM的第二期间内(即，时间t3-1至t4)，与前述的第一期间的差异为调制信号VSWEEP具有另一部分的三角脉冲以完全导通第十二晶体管T12。前述另一部分的三角脉冲为电压电平VSWEEP_M至致能电压电平VSWEEP_L间的线性波型，以使第五节点N5上的电压更加逐渐下降。第五节点N5上的电压变化量通过第三电容器C3被耦合至第四节点N4以导通第七晶体管T7。此时，第二节点N2上的电压被拉至参考电压VREF以关断第二晶体管T2，以切断输出至发光元件210的驱动电流。

在本实施例中，调制信号VSWEEP能够控制在发光阶段的期间P_EM内何时导通第十二晶体管T12，以进一步控制何时切断驱动电流。也就是说，调制信号VSWEEP能够控制发光元件210的发光时间以准确地调整灰阶值。

关于像素电路200A在关断阶段的期间P_TF内的操作细节，请同时参照图3以及图4E。在时间t4，发光信号EM[n]以及调制信号VSWEEP分别产生上升沿，并且开始关断阶段。在时间t5，第一图像框周期F1被切换至第二图像框周期F2。在时间t6，在第二图像框周期F2中，结束关断阶段。

详细而言，在关断阶段的期间P_TF内(即，时间t4至t6)，后级第一控制信号S1[n+1]具有禁能电压电平VGH而被禁能以关断第十三晶体管T13、第四晶体管T4、第九晶体管T9以及第十晶体管T10。发光信号EM[n]具有禁能电压电平VGH而被禁能以关断第三晶体管T3。调制信号VSWEEP具有禁能电压电平VSWEEP_H而被禁能以关断第十二晶体管T12。第一控制信号S1[n]具有禁能电压电平VGH而被禁能以关断第六晶体管T6以及第八晶体管T8。第二控制信号S2[N]具有禁能电压电平VGH而被禁能以关断第五晶体管T5以及第十一晶体管T11。此时，第四节点N4上的电压维持在前一期间P_EM的电压以导通第七晶体管T7。第二节点N2上的电压维持在参考电压VREF以关断第二晶体管T2。

图5是依据本发明另一实施例所绘示的像素电路的电路图。请参考图5，像素电路500所包括的发光元件510、电流源520、开关530、重置电路540、第一驱动电路550以及第二驱动电路560可以参照像素电路100及200A的相关说明并且加以类推，故在此不另重述。

发光元件510的第一端(即，阴极端)耦接开关530。发光元件510的第二端(即，阳极端)接收参考电压VDD。

电流源520可包括第一晶体管T1(即，驱动晶体管)。在本实施例中，第一晶体管T1可例如是以PMOSFET来被实现。第一晶体管T1的控制端(即，栅极端)在第一节点N1上耦接第一驱动电路550。第一晶体管T1的第一端(即，源极端)耦接第三节点N3。第一晶体管T1的第二端(即，漏极端)接收参考电压VSS。

开关530可包括第二晶体管T2。在本实施例中，第二晶体管T2可例如是以PMOSFET来被实现。第二晶体管T2的控制端(即，栅极端)在第二节点N2上耦接第一驱动电路550以及第二驱动电路560。第二晶体管T2的第一端(即，源极端)耦接发光元件510的第一端(即，阴极端)。第二晶体管T2的第二端(即，漏极端)在第三节点N3上耦接第一晶体管T1的第一端(即，源极端)、第一驱动电路550以及重置电路540。

第一驱动电路550可包括第三晶体管T3至第五晶体管T5以及第一电容器C1至第二电容器C2。在本实施例中，第三晶体管T3可例如是以NMOSFET来被实现。第四晶体管T4以及第五晶体管T5可例如是以PMOSFET来被实现。第三晶体管T3的控制端(即，栅极端)接收发光信号EM[n]。第三晶体管T3的第一端(即，源极端)接收参考电压VREF2。第三晶体管T3的第二端(即，漏极端)耦接第四节点N4。第四晶体管T4的控制端(即，栅极端)耦接第二节点N2。第四晶体管T4的第一端(即，源极端)在第四节点N4上耦接第三晶体管T3的第二端(即，漏极端)。第四晶体管T4的第二端(即，漏极端)耦接第一节点N1。

接续上述的说明，第五晶体管T5的控制端(即，栅极端)接收第一控制信号S1[n]。第五晶体管T5的第一端(即，源极端)耦接第一节点N1。第五晶体管T5的第二端(即，漏极端)接收参考电压VREF。第一电容器C1的第一端以及第二电容器C2的第一端皆耦接第三节点N3。第一电容器C1的第二端耦接第四节点N4。第二电容器C2的第二端接收参考电压VREF。

第二驱动电路560可包括第六晶体管T6至第十一晶体管T11以及第三电容器C3。在本实施例中，第六晶体管T6、第七晶体管T7、第八晶体管T8以及第十晶体管T10可例如是以NMOSFET来被实现。第九晶体管T9以及第十一晶体管T11可例如是以PMOSFET来被实现。第六晶体管T6的控制端(即，栅极端)耦接第五节点N5。第六晶体管T6的第一端(即，源极端)接收参考电压VREF2。第六晶体管T6的第二端(即，漏极端)耦接第二节点N2。第七晶体管T7的控制端(即，栅极端)接收发光信号EM[n]。第七晶体管T7的第一端(即，源极端)耦接第二节点N2。第七晶体管T7的第二端(即，漏极端)接收参考电压VREF3。第八晶体管T8的控制端(即，栅极端)接收发光信号EM[n]。第八晶体管T8的第一端(即，源极端)接收参考电压VREF2。第八晶体管T8的第二端(即，漏极端)在第五节点N5上耦接第六晶体管T6的控制端(即，栅极端)。第九晶体管T9的控制端(即，栅极端)接收调制信号VSWEEP。第九晶体管T9的第一端(即，源极端)耦接第五节点N5。第九晶体管T9的第二端(即，漏极端)耦接第六节点N6。

接续上述的说明，第三电容器C3的第一端在第六节点N6上耦接第九晶体管T9的第二端(即，漏极端)。第三电容器C3的第二端接收参考电压VREF2。第十晶体管T10的控制端(即，栅极端)接收发光信号EM[n]。第十晶体管T10的第一端(即，源极端)耦接第六节点N6。第十晶体管T10的第二端(即，漏极端)耦接第十一晶体管T11的第一端(即，源极端)。第十一晶体管T11的控制端(即，栅极端)接收数据信号VDATA。第十一晶体管T11的第二端(即，漏极端)接收后级第一控制信号S1[n+1]。

在本实施例中，第九晶体管T9与第十一晶体管T11互相匹配。具体来说，第九晶体管T9与第十一晶体管T11具有相同尺寸、临界电压值以及其他晶体管相关参数。

重置电路540可包括第十二晶体管T12以及第十三晶体管T13。在本实施例中，第十二晶体管T12以及第十三晶体管T13可例如是以PMOSFET来被实现。第十二晶体管T12的控制端(即，栅极端)接收第二控制信号S2[n]。第十二晶体管T12的第一端(即，源极端)耦接第三节点N3。第十二晶体管T12的第二端(即，漏极端)接收参考电压VREF3。第十三晶体管T13的控制端(即，栅极端)接收第二控制信号S2[n]。第十三晶体管T13的第一端(即，源极端)耦接第一节点N1。第十三晶体管T13的第二端(即，漏极端)接收参考电压VREF3。

在一些实施例中，这些晶体管T1至T13可例如是以另一种类型的金属氧化物半导体场效应晶体管来被实现，例如图5所示的PMOSFET被替换为NMOSFET，且NMOSFET被替换为PMOSFET。在一些实施例中的信号反向在本实施例中对应的信号。

图6是依据本发明图5实施例所绘示的像素电路的动作示意图。图7A至图7F是依据本发明图6实施例所绘示的像素电路的动作示意图。在图6中，横轴为像素电路500的操作时间，纵轴为电压值。

关于像素电路500在重置阶段的期间P_RT内的操作细节，请同时参照图6以及图7A。在时间t1，在第一图像框周期F1中，第二控制信号S2[N]产生上升沿以由致能电压电平VGL被拉至禁能电压电平VG，并且开始重置阶段。在时间t2，第一图像框周期F1被切换至第二图像框周期F2。在时间t3，结束重置阶段。

详细而言，在重置阶段的期间P_RT内(即，时间t1至t3)，第二控制信号S2[N]具有禁能电压电平VGH而被禁能以关断第十二晶体管T12以及第十三晶体管T13。发光信号EM[n]具有致能电压电平VGH而被致能以导通第三晶体管T3、第七晶体管T7、第八晶体管T8以及第十晶体管T10，以使第四节点N4上的电压被拉至参考电压VREF2，第二节点N2上的电压被拉至参考电压VREF3，并且第五节点N5上的电压被拉至参考电压VREF2。由于第二节点N2上的电压被拉至参考电压VREF3，第二晶体管T2被关断以避免发光元件510发光，并且第四晶体管T4被关断。由于第五节点N5上的电压被拉至参考电压VREF2，第六晶体管T6被关断。数据信号VDATA(未绘示于图6)具有致能电压电平VGL而被致能以导通第十一晶体管T11，以使第六节点N6上的电压为电压电平VGH与第十晶体管T10的临界电压值间的差值。调制信号VSWEEP具有禁能电压电平VSWEEP_H而被禁能以关断第九晶体管T9。第一控制信号S1[n]具有禁能电压电平VGH而被禁能以关断第五晶体管T5。此时，第一晶体管T1被关断。

关于像素电路500在补偿阶段的期间P_CT内的操作细节，请同时参照图6以及图7B。在时间t3，第一控制信号S1[n]产生下降沿以由禁能电压电平VGH被拉至致能电压电平VGL，并且开始补偿阶段。在时间t4，结束补偿阶段。

详细而言，在补偿阶段的期间P_CT内(即，时间t3至t4)，第二控制信号S2[N]具有禁能电压电平VGH而被禁能以关断第十二晶体管T12以及第十三晶体管T13。发光信号EM[n]具有致能电压电平VGH而被致能以导通第三晶体管T3、第七晶体管T7、第八晶体管T8以及第十晶体管T10，以使第四节点N4上的电压被拉至参考电压VREF2，第二节点N2上的电压被拉至参考电压VREF3，并且第五节点N5上的电压被拉至参考电压VREF2。由于第二节点N2上的电压被拉至参考电压VREF3，第二晶体管T2以及第四晶体管T4被关断。由于第五节点N5上的电压被拉至参考电压VREF2，第六晶体管T6被关断。数据信号VDATA具有致能电压电平VGL而被致能以导通第十一晶体管T11。调制信号VSWEEP具有禁能电压电平VSWEEP_H而被禁能以关断第九晶体管T9。第一控制信号S1[n]具有致能电压电平VGL而被致能以导通第五晶体管T5，以使第一节点N1上的电压被拉至参考电压VREF。由于第一节点N1上的电压被拉至参考电压VREF，第一晶体管T1被导通而操作为源极随耦器(Source follower)。此时，第三节点N3上的电压可以被实现为下述公式(4)所示。公式(4)中的VN3为第三节点N3上的电压，VTH_T1为第一晶体管T1的临界电压值。

VN3＝VREF+|VTH_T1| 公式(4)

应注意的是，通过第一晶体管T1操作为源极随耦器，第一晶体管T1的临界电压值(即，公式(4)中的VTH_T1)被补偿至第三节点N3上，以确保在同一灰阶下的发光时间一致而使发光亮度一致。

关于像素电路500在数据写入阶段的期间P_DT内的操作细节，请同时参照图6以及图7C。在时间t4，后级第一控制信号S1[n+1]产生下降沿，并且开始补偿阶段。在时间t5，结束数据写入阶段。

在数据写入阶段的期间P_DT内(即，时间t4至t5)，像素电路500的操作可以参照像素电路500在重置阶段的期间P_RT的操作。不同的是，第六节点N6上的电压逐渐被放电至特定电压值，并可以被实现为下述公式(5)所示。公式(5)中的VN6为第六节点N6上的电压，VTH_T11为十一晶体管T11的临界电压值。

VN6＝VDATA+|VTH_T11| 公式(5)

应注意的是，由于第九晶体管T9与第十一晶体管T11具有相同的临界电压值，因此第九晶体管T9的临界电压值(即，公式(5)中的VTH_T11)被补偿至第六节点N6上，以提升补偿精准度，并能够精简第二驱动电路560(即，PWM电路)的架构。

关于像素电路500在发光阶段的期间P_EM内的操作细节，请同时参照图6以及图7D、7E。在时间t5，第一控制信号S1[n]产生上升沿，发光信号EM[n]产生下降沿，调制信号VSWEEP开始产生三角脉冲以由禁能电压电平VSWEEP_H线性地被拉至致能电压电平VSWEEP_L，并且开始发光阶段。在时间t6，结束发光阶段。

在本实施例中，发光阶段的期间P_EM可被分为第一期间(时间t5至t5-1)以及第二期间(时间t5-1至t6)。在时间t5-1，调制信号VSWEEP具有电压电平VSWEEP_M以切换第九晶体管T9的导通状态(例如是导通切换至关断)。

详细而言，如图6以及图7D所示，在发光阶段的期间P_EM的第一期间内(即，时间t5至t5-1)，第二控制信号S2[N]具有禁能电压电平VGH而被禁能以关断第十二晶体管T12以及第十三晶体管T13。发光信号EM[n]具有禁能电压电平VGL而被禁能以关断第三晶体管T3、第七晶体管T7、第八晶体管T8以及第十晶体管T10。数据信号VDATA具有禁能电压电平VGH而被禁能以关断第十一晶体管T11。第一控制信号S1[n]具有禁能电压电平VGH而被禁能以关断第五晶体管T5。此时，第二晶体管T2以及第一晶体管T1被关断。

接续上述的说明，调制信号VSWEEP具有部分的三角脉冲以逐渐导通第九晶体管T9。前述部分的三角脉冲为禁能电压电平VSWEEP_H至电压电平VSWEEP_M间的线性波型，以使第五节点N5上的电压逐渐被拉至第六节点N6上的电压。此时，第六晶体管T6被关断。

如图6以及图7E所示，在发光阶段的期间P_EM的第二期间内(即，时间t5-1至t6)，与前述的第一期间的差异为调制信号VSWEEP具有另一部分的三角脉冲以完全导通第九晶体管T9。前述另一部分的三角脉冲为电压电平VSWEEP_M至致能电压电平VSWEEP_L间的线性波型，以使第五节点N5上的电压被拉至第六节点N6上的电压(即，公式(5)所示的电压)。

应注意的是，当第九晶体管T9被完全导通时，第五节点N5与第六节点N6通过电荷分享(charge sharing)可快速导通第六晶体管T6。据此，被导通的第六晶体管T6能够避免受到第六晶体管T6的临界电压值的影响而快速地操作在线性区，以使第二节点N2上的电压被拉至参考电压VREF2而达到快速抬升电压的效果，以加快驱动发光元件510的时间。

由于第二节点N2上的电压被拉至参考电压VREF2，第二晶体管T2被导通，以使第三节点N3上的电压为电压电平VDD与发光元件510的电压差间的差值。此外，第四晶体管T4被导通。第三节点N3上的电压变化量通过第一电容器C1被耦合至第四节点N4以导通第七晶体管T7。此时，第一节点N1与第四节点N4具有相同电压，以使第一晶体管T1被导通以输出驱动电流至发光元件510。

应注意的是，通过第二节点N2上的电压可以同时导通第二晶体管T2以及第四晶体管T4，并通过电容耦合现象来导通第一晶体管T1，能够快速输出驱动电流以驱动发光元件510。

此时，第一节点N1上电压可以被实现为下述公式(6)所示。公式(6)中的VN1为第一节点N1上的电压，VTH_T1为第一晶体管T1的临界电压值，VLED为发光元件510的电压差。

VN1＝VREF2+(VDD-VLED-VREF)-|VTH_T1| 公式(6)

在此期间P_EM的后期内，流经发光元件510的驱动电流随着参考电压VDD受到的IRDrop被补偿至第一节点N1上，以减少驱动电流的误差并提升亮度的均匀性。此时，发光元件510可操作在最高发光效率点，以节省功率消耗。此外，驱动电流具有固定大小的电流值，并且前述的电流值相关于参考电压VREF以及VREF2间的差值。

在本实施例中，调制信号VSWEEP能够控制在发光阶段的期间P_EM内何时导通第六晶体管T6以通过第二节点N2上的电压同时导通第二晶体管T2以及第四晶体管T4，以进一步控制何时输出驱动电流。也就是说，调制信号VSWEEP能够控制发光元件510的发光时间以准确地调整灰阶值。

关于像素电路500在关断阶段的期间P_TF内的操作细节，请同时参照图6以及图7F。在时间t6，第二控制信号S2[N]产生下降沿，发光信号EM[n]以及调制信号VSWEEP分别产生上升沿，并且开始关断阶段。在时间t7，第二控制信号S2[N]产生上升沿，并且结束关断阶段。

详细而言，在关断阶段的期间P_TF内(即，时间t6至t7)，第二控制信号S2[N]具有致能电压电平VGL而被致能以导通第十二晶体管T12以及第十三晶体管T13，以使第三节点N3上的电压被拉至参考电压VREF3，并且第一节点N1上的电压被拉至参考电压VREF3。由于第一节点N1上的电压被拉至参考电压VREF3，第一晶体管T1被关断。发光信号EM[n]具有致能电压电平VGH而被致能以导通第三晶体管T3、第七晶体管T7、第八晶体管T8以及第十晶体管T10，以使第四节点N4上的电压被拉至参考电压VREF2，第二节点N2上的电压被拉至参考电压VREF3，并且第五节点N5上的电压被拉至参考电压VREF2。由于第二节点N2上的电压被拉至参考电压VREF3，第二晶体管T2以及第四晶体管T4被关断。由于第五节点N5上的电压被拉至参考电压VREF2，第六晶体管T6被关断。数据信号VDATA具有致能电压电平VGL而被致能以导通第十一晶体管T11。调制信号VSWEEP具有禁能电压电平VSWEEP_H而被禁能以关断第九晶体管T9。第一控制信号S1[n]具有禁能电压电平VGL而被禁能以关断第五晶体管T5。

图8是依据本发明一实施例所绘示的显示面板的方块图。请参考图8，显示面板80包括像素阵列810以及控制电路820。控制电路820耦接像素阵列810。控制电路820可提供多个参考电压及控制信号至像素阵列810。前述的电压及信号可包括参考电压VDD、VSS、VREF、VREF2及VREF3、调制信号VSWEEP及信号S1[n]、S1[n+1]、S2[n]、EM[n]及VDATA。

在本实施例中，像素阵列810可包括以阵列排列的多个像素电路800。各个像素电路800可以参照像素电路100的相关说明并且加以类推，故在此不另重述。

综上所述，本发明实施例的像素电路以及显示面板可以通过PAM电路(即，第一驱动电路)以及PWM电路(即，第二驱动电路)分别控制驱动电流的大小与输出时间，以准确地控制发光亮度，而能够提高亮度的一致性并且降低操作时的消耗功率。在部分实施例中，通过PWM电路中相互匹配的晶体管进行补偿能够提升补偿精准度以增加亮度的均匀性，并能够精简PWM电路的配置。在部分实施例中，通过对电流源(即，驱动晶体管)的临界电压值进行补偿能够提升补偿精准度以增加亮度的均匀性。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

Claims (23)

1.一种像素电路，包括：

发光元件；

电流源以及开关，串接在该发光元件与第一参考电压间；

重置电路，与该电流源以及该开关串接在该发光元件与该第一参考电压间；

第一驱动电路，耦接该电流源以及该开关，用以基于第二参考电压以及第三参考电压来输出控制信号至该电流源，其中该电流源用以根据该控制信号产生驱动电流；以及

第二驱动电路，耦接该开关或者通过该第一驱动电路耦接该开关，用以根据调制信号来控制该开关的导通与否。

2.如权利要求1所述的像素电路，其中该电流源包括：

第一晶体管，具有控制端在第一节点上耦接该第一驱动电路，该第一晶体管的第一端耦接该发光元件的第一端以及该重置电路，其中该发光元件的第二端接收第四参考电压，

其中该开关包括：

第二晶体管，具有控制端在第二节点上耦接该第二驱动电路，该第二晶体管的第一端耦接该第一晶体管的第二端，该第二晶体管的第二端接收该第一参考电压。

3.如权利要求2所述的像素电路，其中该第一驱动电路包括：

第三晶体管，具有控制端接收发光信号，该第三晶体管的第一端耦接该第一晶体管的第一端；

第四晶体管，具有控制端接收后级第一控制信号，该第四晶体管的第一端耦接该第一晶体管的第二端以及该第二晶体管的第一端，该第四晶体管的第二端耦接该第一节点；

第一电容器，具有第一端耦接该第一节点，该第一电容器的第二端在第三节点上耦接该第三晶体管的第二端；

第五晶体管，具有控制端接收第二控制信号，该第五晶体管的第一端耦接该第三节点，该第五晶体管的第二端接收该第三参考电压；以及

第六晶体管，具有控制端接收第一控制信号，该第六晶体管的第一端接收第五参考电压，该第六晶体管的第二端耦接该第一节点。

4.如权利要求3所述的像素电路，其中该第二驱动电路包括：

第二电容器，具有第一端耦接该第二节点，该第二电容器的第二端接收该发光信号；

第七晶体管，具有第一端耦接该第二节点，该第七晶体管的第二端接收该第二参考电压；

第八晶体管，具有控制端接收该第一控制信号，该第八晶体管的第一端接收该第五参考电压，该第八晶体管的第二端在第四节点上耦接该第七晶体管的控制端；

第九晶体管，具有控制端接收该后级第一控制信号，该第九晶体管的第一端耦接该第四节点；

第十晶体管，具有控制端以及第一端耦接该第九晶体管的第二端，该第十晶体管的第二端接收数据信号；

第三电容器，具有第一端耦接该第四节点；

第十晶体管，具有控制端接收该第二控制信号，该第十晶体管的第一端在第五节点上耦接该第三电容器的第二端，该第十晶体管的第二端接收第六参考电压；以及

调制电路，具有第一端耦接该第五节点，该调制电路的第二端接收该调制信号。

5.如权利要求4所述的像素电路，其中该调制电路包括：

第十二晶体管，具有控制端接收该调制信号，该第十二晶体管的第一端耦接该第五节点，该第十二晶体管的第二端接收该第五参考电压；或者

第四电容器，具有第一端耦接该第五节点，该第四电容器的第二端接收该调制信号。

6.如权利要求4所述的像素电路，其中该第七晶体管与该第十晶体管互相匹配。

7.如权利要求4所述的像素电路，其中该重置电路包括：

第十三晶体管，具有控制端接收该后级第一控制信号，该第十三晶体管的第一端接收该第二参考电压，该第十三晶体管的第二端耦接该第一晶体管的第一端。

8.如权利要求7所述的像素电路，其中在重置阶段的期间内，该后级第一控制信号被禁能以关断该第十三晶体管、该第四晶体管、该第九晶体管以及该第十晶体管，该发光信号被禁能以关断该第三晶体管，该调制信号被禁能以关断该调制信号，该第一控制信号被致能以导通该第六晶体管以及该第八晶体管，该第二控制信号被致能以导通该第五晶体管以及该第十晶体管，该第七晶体管被导通，该第二晶体管被关断，并且该第一晶体管被导通。

9.如权利要求8所述的像素电路，其中在补偿阶段的期间内，该后级第一控制信号被致能以导通该第十三晶体管、该第四晶体管、该第九晶体管以及该第十晶体管，该发光信号被禁能以关断该第三晶体管，该调制信号被禁能以关断该调制电路，该第一控制信号被禁能以关断该该第六晶体管以及第八晶体管，该第二控制信号被致能以导通该第五晶体管以及第十晶体管，第七晶体管被关断，该第二晶体管被关断，并且该第一晶体管被导通。

10.如权利要求9所述的像素电路，其中在发光阶段的第一期间内，该后级第一控制信号被禁能以关断该第十三晶体管、该第四晶体管、该第九晶体管以及该第十晶体管，该发光信号被致能以导通该第三晶体管，该调制信号具有部分的三角脉冲以逐渐导通该调制电路，该第一控制信号被禁能以关断该该第六晶体管以及第八晶体管，该第二控制信号被禁能以关断该第五晶体管以及第十晶体管，第七晶体管被关断，该第二晶体管以及该第一晶体管被导通以输出该驱动电流至该发光元件。

11.如权利要求10所述的像素电路，其中在该发光阶段的第二期间内，该后级第一控制信号被禁能以关断该第十三晶体管、该第四晶体管、该第九晶体管以及该第十晶体管，该发光信号被致能以导通该第三晶体管，该调制信号具有部分的三角脉冲以完全导通该调制电路，该第一控制信号被禁能以关断该该第六晶体管以及第八晶体管，该第二控制信号被禁能以关断该第五晶体管以及第十晶体管，第七晶体管被导通，该第一晶体管被导通，该第二晶体管被关断以切断输出至该发光元件的该驱动电流。

12.如权利要求11所述的像素电路，其中在关断阶段的期间内，该后级第一控制信号被禁能以关断该第十三晶体管、该第四晶体管、该第九晶体管以及该第十晶体管，该发光信号被禁能以关断该第三晶体管，该调制信号被禁能以关断该调制电路，该第一控制信号被禁能以关断该该第六晶体管以及第八晶体管，该第二控制信号被禁能以关断该第五晶体管以及第十晶体管，第七晶体管被导通，该第一晶体管被导通，该第二晶体管被关断。

13.如权利要求1所述的像素电路，其中该电流源包括：

第一晶体管，具有控制端在第一节点上耦接该第一驱动电路，

其中该开关包括：

第二晶体管，具有控制端在第二节点上耦接该第一驱动电路以及该第二驱动电路，该第二晶体管的第一端耦接该发光元件的第一端，该第二晶体管的第二端在第三节点上耦接该第一晶体管的第一端、该第一驱动电路以及该重置电路，

其中该第一晶体管的第二端接收该第一参考电压，并且该发光元件的第二端接收第四参考电压。

14.如权利要求13所述的像素电路，其中该第一驱动电路包括：

第三晶体管，具有控制端接收发光信号，该第三晶体管的第一端接收该第三参考电压；

第四晶体管，具有控制端耦接该第二节点，该第四晶体管的第一端在第四节点上耦接该第三晶体管的第二端，该第四晶体管的第二端耦接该第一节点；

第五晶体管，具有控制端接收第一控制信号，该第五晶体管的第一端耦接该第一节点，该第五晶体管的第二端接收该第二参考电压；

第一电容器，具有第一端耦接该第三节点，该第一电容器的第二端耦接该第四节点；以及

第二电容器，具有第一端耦接该第三节点，该第二电容器的第二端接收该第二参考电压。

15.如权利要求14所述的像素电路，其中该第二驱动电路包括：

第六晶体管，具有第一端接收该第三参考电压，该第六晶体管的第二端耦接该第二节点；

第七晶体管，具有控制端接收该发光信号，该第七晶体管的第一端耦接该第二节点，该第七晶体管的第二端接收第七参考电压；

第八晶体管，具有控制端接收该发光信号，该第八晶体管的第一端接收该第三参考电压，该第八晶体管的第二端在第五节点上耦接该第六晶体管的控制端；

第九晶体管，具有控制端接收该调制信号，该第九晶体管的第一端耦接该第五节点；

第三电容器，具有第一端在第六节点上该第九晶体管的第二端，该第三电容器的第二端接收该第三参考电压；

第十晶体管，具有控制端接收该发光信号，该第十晶体管的第一端耦接该第六节点；以及

第十晶体管，具有控制端接收数据信号，该第十晶体管的第一端耦接该第十晶体管的第二端，该第十晶体管的第二端接收后级第一控制信号。

16.如权利要求15所述的像素电路，其中该第九晶体管与该第十晶体管互相匹配。

17.如权利要求16所述的像素电路，其中该重置电路包括：

第十二晶体管，具有控制端接收第二控制信号，该第十二晶体管的第一端耦接该第三节点，该第十二晶体管的第二端接收该第七参考电压；以及

第十三晶体管，具有控制端接收该第二控制信号，该第十三晶体管的第一端耦接该第一节点，该第十三晶体管的第二端接收该第七参考电压。

18.如权利要求17所述的像素电路，其中在重置阶段的期间内，该第二控制信号被禁能以关断该第十二晶体管以及该第十三晶体管，该发光信号被致能以导通该第三晶体管、该第七晶体管、该第八晶体管以及该第十晶体管，该数据信号被致能以导通该第十晶体管，该调制信号被禁能以关断该第九晶体管，该第一控制信号被禁能以关断该第五晶体管，该第四晶体管被关断，该第六晶体管被关断，该第二晶体管以及该第一晶体管被关断。

19.如权利要求18所述的像素电路，其中在补偿阶段以及数据写入的期间内，该第二控制信号被禁能以关断该第十二晶体管以及该第十三晶体管，该发光信号被致能以导通该第三晶体管、该第七晶体管、该第八晶体管以及该第十晶体管，该数据信号被致能以导通该第十晶体管，该调制信号被禁能以关断该第九晶体管，该第一控制信号被致能以导通该第五晶体管，该第四晶体管被关断，该第六晶体管被关断，该第二晶体管被关断，并且该第一晶体管被导通。

20.如权利要求19所述的像素电路，其中在发光阶段的第一期间内，该第二控制信号被禁能以关断该第十二晶体管以及该第十三晶体管，该发光信号被禁能以关断该第三晶体管、该第七晶体管、该第八晶体管以及该第十晶体管，该数据信号被禁能以关断该第十晶体管，该调制信号具有部分的三角脉冲以逐渐导通该第九晶体管，该第一控制信号被禁能以关断该第五晶体管，该第六晶体管被关断，该第二晶体管以及该第一晶体管被关断。

21.如权利要求20所述的像素电路，其中在该发光阶段的第二期间内，该第二控制信号被禁能以关断该第十二晶体管以及该第十三晶体管，该发光信号被禁能以关断该第三晶体管、该第七晶体管、该第八晶体管以及该第十晶体管，该数据信号被禁能以关断该第十晶体管，该调制信号具有部分的三角脉冲以完全导通该第九晶体管，该第一控制信号被禁能以关断该第五晶体管，该第六晶体管被导通，该第二晶体管以及该第一晶体管被导通以输出该驱动电流至该发光元件。

22.如权利要求21所述的像素电路，其中在关断阶段的期间内，该第二控制信号被致能以导通该第十二晶体管以及该第十三晶体管，该发光信号被致能以导通该第三晶体管、该第七晶体管、该第八晶体管以及该第十晶体管，该数据信号被致能以导通该第十晶体管，该调制信号被禁能以关断该第九晶体管，该第一控制信号被禁能以关断该第五晶体管，该第二晶体管以及该第一晶体管被关断。

23.一种显示面板，包括：

像素阵列，包括多个如权利要求1所述的像素电路；以及

控制电路，耦接该像素阵列，用以提供该第一参考电压、该第二参考电压、该第三参考电压以及该调制信号至该像素阵列。