TWI829428B - 畫素電路 - Google Patents

Abstract

一種畫素電路。在畫素電路中，脈波振幅控制電路依據第一及第二控制信號、發光控制信號及脈波寬度控制信號產生發光二極體的驅動電流，依據第一及第二參考電壓控制驅動電流的大小。脈波寬度控制電路包括開關電晶體。脈波寬度控制電路依據第一及第二控制信號、發光控制信號、資料電壓及掃描電壓調整開關電晶體的一端的電壓位準，依據第二控制信號及資料電壓調整開關電晶體的控制端的電壓位準，並依據所述一端的電壓位準、控制端的電壓位準及發光控制信號在開關電晶體的另一端產生脈波寬度控制信號以控制驅動電流的上升速度及單次提供時間。

Description

畫素電路

本發明是有關於一種顯示裝置，且特別是有關於一種畫素電路。

有機發光二極體（OLED）、次毫米發光二極體（Mini LED）及微型發光二極體（Micro LED）為現今使用於自發光顯示面板的主要元件。然而，次毫米發光二極體及微型發光二極體與有機發光二極體的發光亮度曲線不一樣，亦即操作於相同亮度下，次毫米發光二極體及微型發光二極體的發光效率點會改變而造成發光效率差及功率消耗大的情況。

此外，次毫米發光二極體及微型發光二極體需要較大的驅動電流，然而，系統高電壓容易因傳遞路徑的線阻產生電壓降（IR drop），而導致每一畫素的端點電壓不同，進而使得每一畫素中流經發光二極體的驅動電流會發生誤差。且在習知的顯示技術中，顯示面板容易受到畫素電路中的電晶體的臨界電壓（threshold voltage）變異影響而降低顯示畫面的顯示品質。

有鑑於此，如何有效地改善發光效率、功率消耗、電壓降及電晶體的臨界電壓變異對於畫素電路的影響，將是本領域相關技術人員重要的課題。

本發明提供一種畫素電路，其能夠快速抬升驅動電流的幅度來縮短驅動電流的上升時間，使發光二極體操作於最佳發光效率點以降低功率消耗且提升灰階控制的精準度。

本發明的畫素電路包括發光二極體、脈波振幅控制電路以及脈波寬度控制電路。發光二極體的陽極端耦接至系統高電壓。脈波振幅控制電路耦接於發光二極體的陰極端與系統低電壓之間，依據第一控制信號、第二控制信號、發光控制信號及脈波寬度控制信號產生發光二極體的驅動電流，並依據第一參考電壓及第二參考電壓控制驅動電流的大小。脈波寬度控制電路包括開關電晶體，開關電晶體具有耦接至第一節點的第一端、耦接至第二節點的第二端及耦接至第三節點的控制端，開關電晶體的第一端耦接至脈波振幅控制電路。脈波寬度控制電路依據第一控制信號、第二控制信號、發光控制信號、資料電壓及掃描電壓調整第二節點的電壓位準，依據第二控制信號及資料電壓調整第三節點的電壓位準，並依據第二節點的電壓位準、第三節點的電壓位準及發光控制信號在第一節點產生脈波寬度控制信號以控制驅動電流的上升速度及驅動電流的單次提供時間。

基於上述，本發明諸實施例的畫素電路可以透過脈波振幅控制電路來控制驅動電流的大小（發光二極體的發光亮度），且透過脈波寬度控制電路中快速上升架構來控制驅動電流的上升速度及驅動電流的單次提供時間（發光二極體的暫態時間及發光時間）。如此一來，本發明的畫素電路可藉由減少驅動電流的上升時間而使發光二極體操作於最佳發光效率點以降低功率消耗且大幅提升灰階控制的精準度。並且本發明的畫素電路可藉由電晶體的自身補償而達到改善電晶體的臨界電壓變異以及系統高電壓因傳遞路徑的線阻所產生電壓降的效果，藉此提升顯示畫面的顯示品質。

在本案說明書全文(包括申請專利範圍)中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

圖1是依照本發明一實施例的畫素電路的示意圖。請參照圖1，在本實施例中，畫素電路100包括發光二極體LD1、脈波振幅控制電路120及脈波寬度控制電路140。發光二極體LD1的陽極端耦接至系統高電壓VDD。脈波振幅控制電路120耦接於發光二極體LD1的陰極端與系統低電壓VSS之間。脈波寬度控制電路140耦接至脈波振幅控制電路120。在一實施例中，發光二極體LD1例如是有機發光二極體、次毫米發光二極體或其他微型發光二極體，但本發明實施例不以此為限。

在本實施例中，脈波振幅控制電路120依據控制信號S[N]、控制信號S[N+1]、發光控制信號EM及脈波寬度控制信號PWCS產生發光二極體LD1的驅動電流Id，並依據參考電壓VREF1及參考電壓VREF2控制驅動電流Id的大小（即發光二極體LD1的發光亮度）。

並且，脈波寬度控制電路140包括開關電晶體ST。開關電晶體ST具有耦接至節點N1的第一端、耦接至節點N2的第二端及耦接至節點N3的控制端，開關電晶體ST的第一端（即節點N1）耦接至脈波振幅控制電路120。脈波寬度控制電路140依據控制信號S[N]、控制信號S[N+1]、發光控制信號EM、資料電壓VDATA及掃描電壓VSWEEP調整節點N2的電壓位準。此外，脈波寬度控制電路140依據控制信號S[N+1]及資料電壓VDATA調整節點N3的電壓位準。脈波寬度控制電路140還依據節點N2的電壓位準、節點N3的電壓位準及發光控制信號EM在節點N1產生脈波寬度控制信號PWCS以控制驅動電流Id的上升速度及驅動電流Id的單次提供時間（即發光二極體LD1的暫態時間及發光時間）。

具體而言，脈波寬度控制電路140還包括電晶體T1-T6及電容器C1。電晶體T1的第一端耦接至低電壓VL，電晶體T1的第二端耦接至節點N4，電晶體T1的控制端接收發光控制信號EM。電晶體T2的第一端耦接至節點N4，電晶體T2的第二端耦接至掃描電壓VSWEEP，電晶體T2的控制端接收發光控制信號EM。電容器C1的第一端耦接至節點N4，電容器C1的第二端耦接至節點N2。電晶體T3的第一端耦接至節點N2，電晶體T2的第二端耦接至高電壓VH，電晶體T2的控制端接收控制信號S[N]。電晶體T4的第一端耦接至高電壓VH，電晶體T4的第二端耦接至節點N3，電晶體T4的控制端接收控制信號S[N+1]。電晶體T5的第一端耦接至節點N3，電晶體T5的第二端耦接至資料電壓VDATA，電晶體T5的控制端接收控制信號S[N+1]。電晶體T6的第一端耦接至低電壓VL，電晶體T6的第二端耦接至節點N1，電晶體T6的控制端接收發光控制信號EM。

在一實施例中，開關電晶體ST、電晶體T1、電晶體T3、電晶體T5及電晶體T6個別為P型電晶體，並且電晶體T2及電晶體T4個別為N型電晶體，但本發明實施例不以此為限。在一實施例中，資料電壓VDATA是依據灰階狀態而決定的。

脈波振幅控制電路120包括電晶體T7-T12、驅動電晶體DT及電容器C2。電晶體T7的第一端耦接至節點N5，電晶體T7的第二端耦接至發光二極體LD1的陰極端，電晶體T7的控制端耦接至節點N1以接收脈波寬度控制信號PWCS。電晶體T8的第一端耦接至發光二極體LD1的陰極端，電晶體T8的第二端耦接至參考電壓VREF2，電晶體T8的控制端接收控制信號S[N+1]。電晶體T9的第一端耦接至參考電壓VREF1，電晶體T9的第二端耦接至節點N5，電晶體T9的控制端接收發光控制信號EM。電容器C2的第一端耦接至節點N5，電容器C2的第二端耦接至節點N6。驅動電晶體DT的第一端耦接至發光二極體LD1的陰極端，驅動電晶體DT的第二端耦接至節點N7，驅動電晶體DT的控制端耦接至節點N6。電晶體T10的第一端耦接至低電壓VL，電晶體T10的第二端耦接至節點N6，電晶體T10的控制端接收控制信號S[N]。電晶體T11的第一端耦接至節點N6，電晶體T11的第二端耦接至節點N7，電晶體T11的控制端接收控制信號S[N+1]。電晶體T12的第一端耦接至節點N7，電晶體T12的第二端耦接至系統低電壓VSS，電晶體T12的控制端接收發光控制信號EM。

在一實施例中，驅動電晶體DT、電晶體T8、電晶體T9、電晶體T10及電晶體T11個別為P型電晶體，並且電晶體T7及電晶體T12個別為N型電晶體，但本發明實施例不以此為限。在一實施例中，控制信號S[N+1]為下一級的控制信號S[N]。

值得注意的是，由於節點N1上無任何電容器，脈波寬度控制電路140可在開關電晶體ST充電時快速提升節點N1的電壓位準，以減少電流的暫態時間，此可大幅提升灰階控制的精準度。

由此可知，脈波寬度控制電路140利用上述快速上升架構控制並提高驅動電流Id的上升速度（即發光二極體LD1的暫態時間），使發光二極體LD1操作於最佳發光效率點以降低畫素電路100於低灰階時的功率消耗、更精準地控制畫素電路100的灰階亮度並改善發光二極體LD1色偏及發光效率非線性的問題。值得一提的是，脈波寬度控制電路140可以使驅動電流Id的上升時間達4微秒（μs）內以提高灰階控制的精準度。此外，開關電晶體ST及驅動電晶體DT均為自身補償，可達到改善電晶體的臨界電壓變異以及系統高電壓因傳遞路徑的線阻所產生電壓降的效果。

圖2是依照本發明圖1實施例的畫素電路的驅動波形示意圖。請參照圖2，在本實施例中，畫素電路100的一個畫素期間TFR可以區分為重置階段RP、補償階段CP、發光階段EP以及截止階段TP。畫素電路100可以依序操作於重置階段RP、補償階段CP、發光階段EP以及截止階段TP。重置階段RP、補償階段CP、發光階段EP以及截止階段TP彼此不相互重疊。特別地，發光階段EP可以包括子階段EP1以及子階段EP2。

關於畫素電路100操作於各階段的實施細節，請同時參照圖2以及圖3A至圖3E，圖3A至圖3E是依照本發明圖1實施例的畫素電路的等效電路圖。需注意到的是，為了方便示意，在圖3A至圖3E中，斷開的電晶體以打叉示意，而導通的電晶體以未打叉來示意。

請同時照圖2以及圖3A，在本實施例中，圖3A為畫素電路100操作在重置階段RP時的等效電路圖。具體而言，在重置階段RP中，控制信號S[N]、發光控制信號EM以及掃描電壓VSWEEP可以被設定為低電壓位準（例如，分別為低電壓VL及掃描低電壓VSWL），而控制信號S[N+1]可以被設定為高電壓位準（例如，高電壓VH）。

詳細來說，在重置階段RP中，脈波寬度控制電路140可依據被拉低的控制信號S[N]及被拉低的發光控制信號EM而透過電晶體T3的導通路徑來提供高電壓VH至節點N2以拉高節點N2的電壓位準，且透過電晶體T1的導通路徑來提供低電壓VL至節點N4以拉低節點N4的電壓位準。脈波寬度控制電路140可依據被拉高的控制信號S[N+1]而透過電晶體T4的導通路徑來提供高電壓VH至節點N3以拉高節點N3的電壓位準並斷開開關電晶體ST。此外，脈波寬度控制電路140還可依據被拉低的發光控制信號EM而提供低電壓VL作為脈波寬度控制信號PWCS以斷開電晶體T7。

脈波振幅控制電路120可依據被拉低的發光控制信號EM而透過電晶體T9的導通路徑來提供參考電壓VREF1至節點N5，藉以使節點N5的電壓位準對應地被拉高至等於參考電壓VREF1的電壓值。脈波振幅控制電路120可依據被拉低的控制信號S[N]而透過電晶體T10的導通路徑來提供低電壓VL至節點N6以拉低節點N6的電壓位準。

在完成各節點的重置動作之後，接著請同時參照圖2以及圖3B，在本實施例中，圖3B為畫素電路100操作在補償階段CP時的等效電路圖。具體而言，在補償階段CP中，控制信號S[N]可以被設定為高電壓位準（例如，高電壓VH），而控制信號S[N+1]、發光控制信號EM以及掃描電壓VSWEEP可以被設定為低電壓位準（例如，分別為低電壓VL及掃描低電壓VSWL）。

詳細來說，在補償階段CP中，脈波寬度控制電路140可依據被拉低的發光控制信號EM而維持節點N4及N1的電壓位準為低電壓VL，且可依據被拉低的控制信號S[N+1]而透過電晶體T5的導通路徑（源極追隨器（source follower）架構）來對節點N3進行放電，使得節點N3的電壓位準被調整為資料電壓VDATA並導通開關電晶體ST，並且節點N2的電壓位準被調整為資料電壓VDATA與開關電晶體ST的臨界電壓VTHST的總和的電壓值（亦即，VL+|VTHST|）以儲存開關電晶體ST的臨界電壓，藉此對開關電晶體ST進行補償。

脈波振幅控制電路120可依據被拉低的發光控制信號EM而維持節點N5的電壓位準為參考電壓VREF1，且依據被拉高的控制信號S[N]、被拉低的控制信號S[N+1]及被拉低的發光控制信號EM而透過電晶體T8及T11及驅動電晶體DT的導通路徑來對節點N6進行充電，使得節點N6的電壓位準被調整為參考電壓VREF2與驅動電晶體DT的臨界電壓VTHDT之間的電壓差值（亦即，VREF2-|VTHDT|），以使驅動電晶體DT操作於次臨界點而理想上視為斷開。藉此，依據二極體組態（diode connection）的連接方式來形成一個二極體，以對驅動電晶體DT進行補償。

在完成各節點的補償動作之後，接著請同時參照圖2、圖3C以及圖3D，在本實施例中，圖3C為畫素電路100操作在發光階段EP的子階段EP1時的等效電路圖，圖3D為畫素電路100操作在發光階段EP的子階段EP2時的等效電路圖。具體而言，在發光階段EP中，控制信號S[N]、控制信號S[N+1]以及發光控制信號EM可以被設定為高電壓位準（例如，高電壓VH），而掃描電壓VSWEEP可以被設定為以預定斜率上升的電壓。在此，本發明實施例對所述預定斜率的值並不設限。

詳細來說，在發光階段EP的子階段EP1中，脈波寬度控制電路140可依據被拉高的發光控制信號EM而透過電晶體T2的導通路徑來提供掃描電壓VSWEEP至節點N4，使得節點N4的電壓位準被調整為掃描電壓VSWEEP，且藉由電容器C1的耦合效應而使節點N2的電壓位準被調整為資料電壓VDATA、開關電晶體ST的臨界電壓VTHST與掃描電壓VSWEEP的總和減去低電壓VL的電壓值（亦即，VDATA+|VTHST|+VSWEEP-VL）。也就是說，在此階段，掃描電壓VSWEEP的變化會影響節點N2的電壓位準。此外，脈波寬度控制電路140可依據被拉高的控制信號S[N+1]而透過電晶體T4的導通路徑來提供高電壓VH至節點N3以拉高節點N3的電壓位準並斷開開關電晶體ST。此時，節點N1的電壓位準維持在低電壓VL。

脈波振幅控制電路120可依據被拉高的控制信號S[N]、被拉高的控制信號S[N+1]及被拉高的發光控制信號EM而維持節點N5的電壓位準為參考電壓VREF1，節點N6的電壓位準為參考電壓VREF2與驅動電晶體DT的臨界電壓VTHDT之間的電壓差值（亦即，VREF2-|VTHDT|）。

接著，在發光階段EP的子階段EP2中，當脈波寬度控制電路140的開關電晶體ST的第二端（節點N2）的電壓位準大於預定電壓位準時，導通開關電晶體ST以使節點N1的電壓位準幾乎等於節點N2的電壓位準而快速導通電晶體T7。舉例來說，在本實施例中，當節點N2的電壓位準（VDATA+|VTHST|+VSWEEP-VL）大於高電壓與開關電晶體ST的臨界電壓的總和（亦即， VH+|VTHST|）時，開關電晶體ST被導通。在此，本發明實施例對所述預定電壓位準的值並不設限。

脈波振幅控制電路120透過電晶體T7的導通路徑來提供系統高電壓VDD與發光二極體LD1的發光偏壓VLED之間的電壓差值（亦即，VDD-VLED）至節點N5。並且，脈波振幅控制電路120可藉由電容器C2的耦合效應而使節點N6的電壓位準被調整為節點N5的電壓位準與參考電壓VREF1之間的電壓差值及參考電壓VREF2與驅動電晶體DT的臨界電壓VTHDT之間的電壓差值的總和（亦即，VDD-VLED-VREF1+VREF2-|VTHDT|）。

在此情況下，脈波振幅控制電路120的驅動電晶體DT可依據節點N6的電壓位準而導通，並且透過驅動電晶體DT、電晶體T12的導通路徑來產生驅動電流Id。此時，流經發光二極體LD1的驅動電流Id的大小可基於下列式子（1）計算並得出。 （1）

其中，上述的 為驅動電晶體DT的製程參數。依據上述的式子可以得知，當畫素電路100操作於發光階段EP時，畫素電路100所產生的驅動電流Id能夠與驅動電晶體DT的臨界電壓VTHDT以及系統高電壓VDD的電壓值無關。如此一來，畫素電路100可以改善驅動電晶體DT因製程上的差異或長時間操作所導致臨界電壓的偏移量的影響。並且，畫素電路100所產生的驅動電流Id也較不容易受到系統高電壓VDD以及系統低電壓VSS的路徑中的線阻影響而發生誤差。

在完成各節點的發光動作之後，接著請同時參照圖2、圖3E，在本實施例中，圖3E為畫素電路100操作在截止階段TP時的等效電路圖。具體而言，在截止階段TP中，控制信號S[N]以及控制信號S[N+1]可以被設定為高電壓位準（例如，高電壓VH），而發光控制信號EM以及掃描電壓VSWEEP可以被設定為低電壓位準（例如，分別為低電壓VL及掃描低電壓VSWL）。

詳細來說，在截止階段TP中，脈波寬度控制電路140再次藉由電容器C1的耦合效應而使節點N1及N2的電壓位準被調整為高電壓VH與開關電晶體ST的臨界電壓VTHST的總和（亦即，VH+|VTHST|）以作為脈波寬度控制信號PWCS並導通電晶體T7。脈波寬度控制電路140可依據被拉高的控制信號S[N+1]而維持節點N3的電壓位準為高電壓VH以斷開開關電晶體ST。

脈波振幅控制電路120透過電晶體T7的導通路徑來提供系統高電壓VDD與發光二極體LD1的臨界電壓VTHLD1之間的電壓差值（亦即，VDD-VTHLD1）至節點N5，且藉由電容器C2的耦合效應而使節點N6的電壓位準被調整為節點N5的電壓位準與參考電壓VREF1之間的電壓差值及參考電壓VREF2與驅動電晶體DT的臨界電壓VTHDT之間的電壓差值的總和（亦即，VDD-VTHLD1- VREF1+ VREF2-|VTHDT|）。然而，脈波振幅控制電路120依據被拉低的發光控制信號EM斷開電晶體T12以停止驅動電流Id的產生。

依據上述，本發明實施例可針對微型發光二極體畫素電路提出14T2C的電路架構，其應用於微型發光二極體拼接顯示器。畫素電路100可透過脈波寬度調變（pulse-width modulation，PWM）控制將發光二極體操作於最佳發光效率點，以降低低灰階時的功率消耗，並且補償開關電晶體ST及驅動電晶體DT的臨界電壓變異及系統高電壓VDD的電源電壓降的變異，可增加驅動電流的一致性，且改善顯示品質。

綜上所述，本發明諸實施例的畫素電路可以透過脈波振幅控制電路來控制驅動電流的大小（發光二極體的發光亮度），且透過脈波寬度控制電路中快速上升架構來控制驅動電流的上升速度及驅動電流的單次提供時間（發光二極體的暫態時間及發光時間）。如此一來，本發明的畫素電路可藉由減少驅動電流的上升時間而使發光二極體操作於最佳發光效率點以降低功率消耗且大幅提升灰階控制的精準度。並且本發明的畫素電路可藉由電晶體的自身補償而達到改善電晶體的臨界電壓變異以及系統高電壓因傳遞路徑的線阻所產生電壓降的效果，藉此提升顯示畫面的顯示品質。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:畫素電路 120:脈波振幅控制電路 140:脈波寬度控制電路 C1、C2:電容器 CP:補償階段 DT:驅動電晶體 EM:發光控制信號 EP:發光階段 EP1、EP2:子階段 Id:驅動電流 LD1:發光二極體 N1、N2、N3、N4、N5、N6、N7:節點 PWCS:脈波寬度控制信號 RP:重置階段 ST:開關電晶體 S[N]、S[N+1]:控制信號 T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12:電晶體 TFR:畫素期間 TP:截止階段 VDATA:資料電壓 VDD:系統高電壓 VH:高電壓 VL:低電壓 VREF1、VREF2:參考電壓 VSS:系統低電壓 VSWEEP:掃描電壓 VSWH:掃描高電壓 VSWL:掃描低電壓

圖1是依照本發明一實施例的畫素電路的示意圖。 圖2是依照本發明圖1實施例的畫素電路的驅動波形示意圖。 圖3A至圖3E是依照本發明圖1實施例的畫素電路的等效電路圖。

100:畫素電路

120:脈波振幅控制電路

140:脈波寬度控制電路

C1、C2:電容器

DT:驅動電晶體

EM:發光控制信號

Id:驅動電流

LD1:發光二極體

N1、N2、N3、N4、N5、N6、N7:節點

PWCS:脈波寬度控制信號

ST:開關電晶體

S[N]、S[N+1]:控制信號

T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12:電晶體

VDATA:資料電壓

VDD:系統高電壓

VH:高電壓

VL:低電壓

VREF1、VREF2:參考電壓

VSS:系統低電壓

VSWEEP:掃描電壓

Claims (10)

1. 一種畫素電路，包括：一發光二極體，其陽極端耦接至一系統高電壓；一脈波振幅控制電路，具有一驅動電晶體，所述脈波振幅控制電路耦接於所述發光二極體的陰極端與一系統低電壓之間，依據一第一控制信號、一第二控制信號、一發光控制信號及一脈波寬度控制信號產生所述發光二極體的一驅動電流，並依據一第一參考電壓及一第二參考電壓控制所述驅動電流的大小；以及一脈波寬度控制電路，包括一開關電晶體，所述開關電晶體具有耦接至一第一節點的第一端、耦接至一第二節點的第二端及耦接至一第三節點的控制端，所述開關電晶體的第一端耦接至所述脈波振幅控制電路，所述脈波寬度控制電路依據所述第一控制信號、所述第二控制信號、所述發光控制信號、一資料電壓及一掃描電壓調整所述第二節點的電壓位準，依據所述第二控制信號及所述資料電壓調整第三節點的電壓位準，並依據所述第二節點的電壓位準、所述第三節點的電壓位準及所述發光控制信號在所述第一節點產生所述脈波寬度控制信號以控制所述驅動電流的上升速度及所述驅動電流的一單次提供時間。
2. 如請求項1所述的畫素電路，其中所述脈波寬度控制電路包括：一第一電晶體，其第一端耦接至一低電壓，其第二端耦接至一第四節點，其控制端接收所述發光控制信號； 一第二電晶體，其第一端耦接至所述第四節點，其第二端耦接至所述掃描電壓，其控制端接收所述發光控制信號；一第一電容器，其第一端耦接至所述第四節點，其第二端耦接至所述第二節點；一第三電晶體，其第一端耦接至所述第二節點，其第二端耦接至一高電壓，其控制端接收所述第一控制信號；一第四電晶體，其第一端耦接至所述高電壓，其第二端耦接至所述第三節點，其控制端接收所述第二控制信號；一第五電晶體，其第一端耦接至所述第三節點，其第二端耦接至所述資料電壓，其控制端接收所述第二控制信號；以及一第六電晶體，其第一端耦接至所述低電壓，其第二端耦接至所述第一節點，其控制端接收所述發光控制信號。
3. 如請求項2所述的畫素電路，其中所述開關電晶體、所述第一電晶體、所述第三電晶體、所述第五電晶體及所述第六電晶體個別為一P型電晶體，並且所述第二電晶體及所述第四電晶體個別為一N型電晶體。
4. 如請求項1所述的畫素電路，其中所述脈波振幅控制電路包括：一第七電晶體，其第一端耦接至一第五節點，其第二端耦接至所述發光二極體的所述陰極端，其控制端耦接至所述第一節點以接收所述脈波寬度控制信號； 一第八電晶體，其第一端耦接至所述發光二極體的所述陰極端，其第二端耦接至所述第二參考電壓，其控制端接收所述第二控制信號；一第九電晶體，其第一端耦接至所述第一參考電壓，其第二端耦接至所述第五節點，其控制端接收所述發光控制信號；一第二電容器，其第一端耦接至所述第五節點，其第二端耦接至一第六節點；所述驅動電晶體，其第一端耦接至所述發光二極體的所述陰極端，其第二端耦接至一第七節點，其控制端耦接至所述第六節點；一第十電晶體，其第一端耦接至一低電壓，其第二端耦接至所述第六節點，其控制端接收所述第一控制信號；一第十一電晶體，其第一端耦接至所述第六節點，其第二端耦接至所述第七節點，其控制端接收所述第二控制信號；以及一第十二電晶體，其第一端耦接至所述第七節點，其第二端耦接至所述系統低電壓，其控制端接收所述發光控制信號。
5. 如請求項4所述的畫素電路，其中所述驅動電晶體、所述第八電晶體、所述第九電晶體、所述第十電晶體及所述第十一電晶體個別為一P型電晶體，並且所述第七電晶體及所述第十二電晶體個別為一N型電晶體。
6. 如請求項1所述的畫素電路，其中所述第二控制信號為下一級的所述第一控制信號。
7. 如請求項1所述的畫素電路，其中當所述畫素電路操作在一重置階段時，所述脈波寬度控制電路依據被拉高的所述第二控制信號而提供一高電壓至所述第三節點以斷開所述開關電晶體，依據被拉低的所述第一控制信號及被拉低的所述發光控制信號而提供所述高電壓至所述第二節點，並依據被拉低的所述發光控制信號而提供一低電壓作為所述脈波寬度控制信號。
8. 如請求項1所述的畫素電路，其中當所述畫素電路操作在一補償階段時，所述脈波寬度控制電路依據被拉低的所述第二控制信號而提供所述資料電壓至所述第三節點以導通所述開關電晶體且提供所述資料電壓與所述開關電晶體的臨界電壓的總和的電壓值至所述第二節點，並依據被拉低的所述發光控制信號而提供一低電壓作為所述脈波寬度控制信號。
9. 如請求項8所述的畫素電路，其中當所述畫素電路操作在一發光階段的一第一子階段時，所述脈波寬度控制電路依據被拉高的所述第二控制信號而提供一高電壓至所述第三節點，依據被拉高的所述發光控制信號而提供所述資料電壓、所述開關電晶體的臨界電壓與所述掃描電壓的總和再減去所述低電壓的電壓值至所述第二節點，並維持提供所述低電壓作為所述脈波寬度控制信號。
10. 如請求項9所述的畫素電路，其中當所述畫素電路操作在所述發光階段的一第二子階段時，所述脈波寬度控制電路判斷所述第二節點的電壓位準大於一預定電壓位準而導通所述 開關電晶體，並提供所述第二節點的電壓位準作為所述脈波寬度控制信號。

Images