TWI712026B - 畫素電路 - Google Patents

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Abstract

本發明提供畫素電路。畫素電路包括第一電壓調整電路、發光元件、補償電路以及第二電壓調整電路。第一電壓調整電路具有第一節點以及第二節點，並依據第一控制信號、第三控制信號以及發光信號以調整第一節點以及第二節點的電壓準位。發光元件具有陽極端以及陰極端。補償電路具有第三節點，並依據第二控制信號以及第三節點的電壓準位以調整第一節點的電壓準位。第二電壓調整電路具有第四節點，並依據第一控制信號、第三控制信號、發光信號以及開關控制信號以調整第三節點以及第四節點的電壓準位。

Description

畫素電路
本發明是有關於一種顯示裝置，且特別是有關於一種畫素電路。
隨著電子技術的進步，顯示裝置已成為人們生活中不可或缺的工具。為提供良好的人機介面，高品質的顯示面板已成為顯示裝置中必要的設備。
在習知技術中，在畫素電路操作於不同灰階程度的顯示畫面(例如：低灰階狀態、中灰階狀態或高灰階狀態)下，當驅動電晶體的導通電流皆處於大電流狀態，且發光元件長時間的被點亮時，將會使得畫素電路整體的功率消耗過高。此外，畫素電路中的系統低電壓也容易受到傳遞路徑的線阻影響，導致每一畫素的端點電壓不同，進而使得每一畫素中流經發光元件的導通電流會發生誤差。
本發明提供一種畫素電路，能夠透過電晶體相互匹配的 方式來補償驅動電晶體的臨界電壓。並且，在操作於不同灰階程度的顯示畫面時，透過開關控制信號的電壓大小以控制發光元件的發光時間，藉以降低整體的功率消耗。
本發明的畫素電路，包括：第一電壓調整電路，具有第一節點以及第二節點，第一電壓調整電路耦接至系統低電壓、第一參考電壓以及第二參考電壓，依據第一控制信號、第三控制信號以及發光信號以調整第一節點以及第二節點的電壓準位；發光元件，具有耦接至系統高電壓的陽極端以及耦接至第一電壓調整電路的陰極端；補償電路，具有第三節點，補償電路耦接至第一節點以及第三參考電壓，依據第二控制信號以及第三節點的電壓準位以調整第一節點的電壓準位；以及第二電壓調整電路，具有第四節點，第二電壓調整電路耦接至第三節點、系統高電壓以及資料電壓，依據第一控制信號、第三控制信號、發光信號以及開關控制信號以調整第三節點以及第四節點的電壓準位。
本發明的畫素電路，包括：第一電壓調整電路，具有第一節點以及第二節點，第一電壓調整電路耦接至系統高電壓以及資料電壓，依據第一控制信號、第三控制信號、發光信號以及開關控制信號以調整第一節點以及第二節點的電壓準位；第一補償電路，耦接至第二節點以及系統低電壓，依據第二控制信號以調整第二節點的電壓準位；第二電壓調整電路，具有第三節點以及第四節點，第二電壓調整電路耦接至第一補償電路、系統低電壓以及第一參考電壓，依據第一控制信號、第三控制信號以及發光 信號以調整第三節點以及第四節點的電壓準位；第二補償電路，耦接至第四節點以及第二參考電壓，依據第二控制信號以調整第四節點的電壓準位；以及發光元件，具有耦接至系統高電壓的陽極端以及耦接至第二電壓調整電路的陰極端。
基於上述，本發明諸實施例所述畫素電路可以在顯示畫面為高灰階狀態時，透過開關控制信號來提升導通電流的輸出時間，以使發光元件操作在最佳發光效率。並且，在顯示畫面為低灰階狀態以及/或中灰階狀態時，畫素電路可以透過開關控制信號來降低導通電流的輸出時間，以使發光元件能夠有效地降低發光的時間。如此一來，本發明的畫素電路可以降低整體的功率消耗，並藉以提升顯示品質。
100、500:畫素電路
110、120、510、540:電壓調整電路
130、520、530:補償電路
C1、C2:電容
D:發光元件
EM:發光信號
ID:導通電流
P1~P4:節點
S1~S3:控制信號
T11~T91、T12~T122:電晶體
TFR:畫素期間
TR:重置階段
TC:補償階段
TE:發光階段
TON:輸出時間
VDD:系統高電壓
VSS:系統低電壓
VGH:閘極高電壓
VGL:閘極低電壓
VS:電壓值
VDATA:資料電壓
VREF1~VREF3:參考電壓
VSWEEP:開關控制信號
圖1是依照本發明一實施例的畫素電路的示意圖。
圖2是依照本發明圖1實施例的畫素電路的動作波形圖。
圖3A至圖3D是依照本發明圖1實施例的畫素電路的等效電路圖。
圖4A至圖4C是說明本發明的開關控制信號以及導通電流之間的關係的示意圖。
圖5是依照本發明另一實施例的畫素電路的示意圖。
圖6是依照本發明圖5實施例的畫素電路的動作波形圖。
圖7A至圖7D是依照本發明圖5實施例的畫素電路的等效電路圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照本發明一實施例的畫素電路100的示意圖。請參照圖1，畫素電路100包括電壓調整電路110、電壓調整電路120、補償電路130以及發光元件D。發光元件D的陽極端耦接至系統高電壓VDD，發光元件D的陰極端耦接至電壓調整電路110。發光元件D可以依據導通電流ID來對應的被點亮。其中，本實施例的發光元件D可以例如是有機發光二極體(Organic Light Emitting Diode，OLED)、次毫米發光二極體(mini LED)或其他微型發光元件，本發明並未特別限制。
電壓調整電路110具有第一節點P1以及第二節點P2。電壓調整電路110耦接至系統低電壓VSS、參考電壓VREF1以及參 考電壓VREF2。其中，電壓調整電路110可以依據控制信號S1、控制信號S3以及發光信號EM以調整(拉高或拉低)第一節點P1以及第二節點P2的電壓準位。
具體而言，電壓調整電路110包括電晶體T11~T41以及電容C1。電晶體T11的第一端耦接至系統低電壓VSS，電晶體T11的第二端耦接至發光元件D的陰極端，電晶體T11的控制端耦接至第一節點P1。其中，電晶體T11可以作為畫素電路100的驅動電晶體，並且依據第一節點P1的電壓準位來產生導通電流ID。
電晶體T21的第一端耦接至第二節點P2，電晶體T21的第二端耦接至系統低電壓VSS，電晶體T21的控制端接收發光信號EM。電晶體T31的第一端耦接至第一節點P1，電晶體T31的第二端耦接至參考電壓VREF1，電晶體T31的控制端接收控制信號S1。電晶體T41的第一端耦接至參考電壓VREF2，電晶體T41的第二端耦接至第二節點P2，電晶體T41的控制端接收控制信號S3。電容C1耦接於第一節點P1以及第二節點P2之間。
補償電路130具有第三節點P3。補償電路130耦接至第一節點P1以及參考電壓VREF3。其中，補償電路130可以依據控制信號S2以及第三節點P3的電壓準位以調整(拉高或拉低)第一節點P1的電壓準位。具體而言，補償電路130包括電晶體T51、T61。電晶體T51的第一端耦接至參考電壓VREF3，電晶體T51的第二端耦接至第一節點P1，電晶體T51的控制端耦接至第三節 點P3。電晶體T61的第一端耦接至第一節點P1，電晶體T61的第二端耦接至第三節點P3，電晶體T61的控制端接收控制信號S2。
另一方面，電壓調整電路120具有第四節點P4。電壓調整電路120耦接至第三節點P3、系統高電壓VDD以及資料電壓VDATA。其中，電壓調整電路120可以依據控制信號S1、控制信號S3、發光信號EM以及開關控制信號VSWEEP以調整(拉高或拉低)第三節點P3以及第四節點P4的電壓準位。
具體而言，電壓調整電路120包括電晶體T71~T91以及電容C2。電晶體T71的第一端耦接至第三節點P3，電晶體T71的第二端耦接至系統高電壓VDD，電晶體T71的控制端接收控制信號S1。電晶體T81的第一端耦接至第四節點P4，電晶體T81的第二端耦接至資料電壓VDATA，電晶體T81的控制端接收控制信號S3。電晶體T91的第一端接收開關控制信號VSWEEP，電晶體T91的第二端耦接至第四節點P4，電晶體T91的控制端接收發光信號EM。電容C2耦接於第三節點P3以及第四節點P4之間。
順帶一提的是，在參考電壓VREF1~VREF3的設計上，參考電壓VREF1的電壓準位可以相同於參考電壓VREF3的電壓準位，參考電壓VREF1以及參考電壓VREF3的電壓準位可以低於系統高電壓VDD的電壓準位，以及參考電壓VREF2的電壓準位可以低於系統低電壓VSS的電壓準位，但本發明實施例不以此為限。
在電晶體T11~T91的設計上，本實施例的電晶體T11~ T91可以是以N型電晶體為例。此外，電晶體T11以及電晶體T51可以相互匹配(例如，電晶體T11的尺寸相同或相似於電晶體T51的尺寸)，因此，電晶體T11的臨界電壓(Threshold Voltage)可以相同或相似於電晶體T51的臨界電壓，但本發明實施例不以此為限。
關於畫素電路100的動作細節，請同時參照圖2以及圖3A至圖3D，其中，圖2是依照本發明圖1實施例的畫素電路100的動作波形圖，圖3A至圖3D是依照本發明圖1實施例的畫素電路100的等效電路圖。
請參照圖2，在本實施例中，畫素電路100的一個畫素期間TFR可以區分為重置階段TR、補償階段TC以及發光階段TE，並且重置階段TR、補償階段TC以及發光階段TE彼此不相互重疊。
需注意到的是，為了方便示意，在圖3A至圖3D斷開的電晶體以打叉示意，而導通的電晶體以未打叉來示意。
請參照圖2以及圖3A，在重置階段TR中，控制信號S1以及控制信號S3可以被設定為高電壓準位(等於閘極高電壓VGH)，且控制信號S2以及發光信號EM可以被設定為低電壓準位(等於閘極低電壓VGL)。
在重置階段TR中，電壓調整電路120的電晶體T71為導通狀態。電壓調整電路120可以依據被拉高的控制信號S1而提供系統高電壓VDD至第三節點P3，藉以使第三節點P3的電壓準位 對應的被拉高至等於系統高電壓VDD的電壓值，並使電晶體T51於重置階段TR時為導通狀態。
接著，補償電路130可以透過電晶體T51的導通路徑，將第一節點P1的電壓準位對應的拉低至參考電壓VREF3的電壓值，以使電晶體T11於重置階段TR時為斷開狀態。
值得一提的是，此時畫素電路100可以同步的進行資料寫入的操作動作。具體來說，在重置階段TR中，電壓調整電路120的電晶體T81為導通狀態。電壓調整電路120可以依據被拉高的控制信號S3而提供資料電壓VDATA至第四節點P4，以將第四節點P4的電壓準位對應的拉高至等於資料電壓VDATA的電壓值，並使資料電壓VDATA儲存至電容C2中。
附帶一提，在重置階段TR中，電壓調整電路110的電晶體T41為導通狀態。電壓調整電路110可以依據被拉高的控制信號S3而提供參考電壓VREF2至第二節點P2，以將第二節點P2的電壓準位對應的拉高至等於參考電壓VREF2的電壓值。
換言之，在畫素電路100進入補償階段TC之前，畫素電路100可以在重置階段TR時將第一節點P1的電壓準位預先重置為參考電壓VREF3的電壓值，並且將第三節點P3的電壓準位預先重置為系統高電壓VDD的電壓值。
接著請參照圖2以及圖3B，在補償階段TC中，控制信號S1以及發光信號EM可以被設定為低電壓準位(等於閘極低電壓VGL)，且控制信號S2以及控制信號S3可以被設定為高電壓準 位(等於閘極高電壓VGH)。
在補償階段TC中，補償電路130的電晶體T51、T61為導通狀態。此時，第三節點P3的電壓準位可以由先前(重置階段TR時)的系統高電壓VDD的電壓值，被調整至等於參考電壓VREF3以及電晶體T51的臨界電壓VTH51的總和的電壓值(亦即，VREF3+VTH51)。也就是說，電容C2可以在補償階段TC時儲存電晶體T51的臨界電壓VTH51。
在補償電路130依據被拉高的控制信號S2以及第三節點P3的電壓準位而被導通的情況下，補償電路130的電晶體T51、T61可以為二極體組態的耦接形式。並且，補償電路130可以透過偵測電晶體T51的臨界電壓VTH51的方式，來對電晶體T11進行補償，以達到自我補償的效果。
在此同時，補償電路130可以透過電晶體T51、T61的導通路徑，將第一節點P1的電壓準位對應的拉低至等於參考電壓VREF3以及電晶體T51的臨界電壓VTH51的總和的電壓值(亦即，VREF3+VTH51)，以持續地斷開電晶體T11。
附帶一提，在補償階段TC中，電壓調整電路110的電晶體T41可以持續為導通狀態，以使第二節點P2的電壓準位持續維持於參考電壓VREF2的電壓值。並且，電壓調整電路120的電晶體T81也可以持續為導通狀態，以使第四節點P4的電壓準位持續維持於資料電壓VDATA的電壓值。
也就是說，當畫素電路100操作於補償階段TC時，畫素 電路100可以將第一節點P1以及第三節點P3調整至相同的電壓準位(亦即，第一節點P1以及第三節點P3處的電壓值皆為VREF3+VTH51)。
接著請參照圖2以及圖3C，其中，圖3C為表示畫素電路100操作於發光階段TE且顯示畫面為高灰階狀態時所對應的等效電路圖。在發光階段TE中，控制信號S1~S3可以被設定為低電壓準位(等於閘極低電壓VGL)，且發光信號EM可以被設定為高電壓準位(等於閘極高電壓VGH)。
在圖3C中，電壓調整電路120的電晶體T91為導通狀態。此時，第四節點P4的電壓準位可以由先前(補償階段TC時)的資料電壓VDATA的電壓值，被調整至等於開關控制信號VSWEEP的電壓值VS。
並且，透過電容C2的耦合效應，第三節點P3的電壓準位會被進一步的拉升至等於△V+(VREF3+VTH51)的電壓值，其中，△V為第四節點P4操作在補償階段TC以及發光階段TE之間時的電壓值的變化量(亦即，VS-VDATA(其中，VS為開關控制信號VSWEEP的電壓值))。
在此需特別注意到的是，本實施例的開關控制信號VSWEEP的電壓值VS會根據顯示畫面的灰階程度而對應的改變。舉例來說，當顯示畫面為低灰階狀態以及/或中灰階狀態時，開關控制信號VSWEEP的電壓值VS可以被增加。相對的，當顯示畫面為高灰階狀態時，開關控制信號VSWEEP的電壓值VS可以被 降低。
詳細來說，在圖3C所示實施例中，電壓調整電路120可以在顯示畫面為高灰階狀態時，接收具有較低電壓值VS的開關控制信號VSWEEP。此時，第三節點P3的電壓準位會依據電壓值VS的大小而小於參考電壓VREF3以及電晶體T51的臨界電壓VTH51的總和的電壓值(亦即，VREF3+VTH51)。在此情況下，補償電路130會依據被拉低的控制信號S2以及被拉低的第三節點P3的電壓準位而被斷開。亦即，電晶體T51、T61為斷開狀態。
也就是說，當顯示畫面為高灰階狀態時，第三節點P3處的電壓值需要小於參考電壓VREF3以及電晶體T51的臨界電壓VTH51的總和的電壓值，方可使電晶體T51呈現斷開狀態。
另一方面，電壓調整電路110的電晶體T21為導通狀態。電壓調整電路110可以依據被拉高的發光信號EM而提供系統低電壓VSS至第二節點P2，以使第二節點P2的電壓準位可以由先前(補償階段TC時)的參考電壓VREF2的電壓值，被調整至等於系統低電壓VSS的電壓值。
並且，透過電容C1的耦合效應，第一節點P1的電壓準位會被進一步的拉升至等於△V+(VREF3+VTH51)的電壓值，其中，△V為第二節點P2操作在補償階段TC以及發光階段TE之間時的電壓值的變化量(亦即，VSS-VREF2)。
在第一節點P1的電壓準位被拉升的情況下，電晶體T11可以依據第一節點P1的電壓準位而產生導通電流ID，並對應的 點亮發光元件D。
此時，流經發光元件D的導通電流ID可以如下列式子所示：ID=K((VSS-VREF2+VREF3+VTH51-VSS)-VTH11)^2
其中，上述的ID為導通電流ID的電流值；K為電晶體T11的製程參數；VSS為系統低電壓VSS的電壓值；VREF2為參考電壓VREF2的電壓值；VREF3為參考電壓VREF3的電壓值；VTH51為電晶體T51的臨界電壓的電壓值；VTH11為電晶體T11的臨界電壓的電壓值。
依據上述的式子可以得知，當畫素電路100操作於發光階段TE且顯示畫面為高灰階狀態時，由於電晶體T11的臨界電壓VTH11相同於電晶體T51的臨界電壓VTH51，因此，畫素電路100所產生的導通電流ID能夠與電晶體T11的臨界電壓VTH11以及系統低電壓VSS的電壓值無關。如此一來，畫素電路100可以改善電晶體T11因製程上的差異或長時間操作所導致臨界電壓的偏移量的影響。並且，畫素電路100所產生的導通電流ID也較不容易受到系統低電壓VSS中的線阻影響而發生誤差。
此外，由於導通電流ID所流經的路徑僅有一個電晶體(如，電晶體T11)，因此畫素電路100能夠降低系統高電壓VDD以及系統低電壓VSS之間所需要的跨壓，以達到節省功率消耗的效果。
接著請參照圖2以及圖3D，其中，圖3D為表示畫素電 路100操作於發光階段TE且顯示畫面為低灰階狀態或中灰階狀態時所對應的等效電路圖。不同於圖3C的是，在圖3D的實施例中，電壓調整電路120可以在顯示畫面為低灰階狀態或中灰階狀態時，接收具有較高電壓值VS的開關控制信號VSWEEP。
詳細來說，此時第三節點P3的電壓準位會依據電壓值VS的大小而大於參考電壓VREF3以及電晶體T51的臨界電壓VTH51的總和的電壓值(亦即，VREF3+VTH51)。在此情況下，電晶體T51可以依據被拉高的第三節點P3的電壓準位而被導通，並且補償電路130可以透過電晶體T51的導通路徑而拉低第一節點P1的電壓準位，以使第一節點P1的電壓準位等於參考電壓VREF3的電壓值。
在第一節點P1的電壓準位被拉低的情況下，電晶體T11會依據第一節點P1的電壓準位而停止產生導通電流ID，並對應的停止點亮發光元件D。
也就是說，當顯示畫面為低灰階狀態或高灰階狀態時，第三節點P3處的電壓值需要大於參考電壓VREF3以及電晶體T51的臨界電壓VTH51的總和的電壓值，方可使電晶體T51呈現導通狀態。
依據上述圖3C以及圖3D的說明內容可以得知，開關控制信號VSWEEP可用以控制電晶體T51導通的時機，並且可以根據不同灰階程度的顯示畫面，而對應的控制電晶體T11輸出導通電流ID的時間。舉例來說，當顯示畫面為低灰階狀態或中灰階狀 態時，畫素電路100可以透過具有較高電壓值VS的開關控制信號，以使電晶體T51能夠依據被拉高的第三節點的電壓準位而被導通。藉此，畫素電路100可以在顯示畫面為低灰階狀態或中灰階狀態的情況下，停止輸出導通電流ID(或減少導通電流ID的輸出時間)。
相對的，當顯示畫面為高灰階狀態時，畫素電路100可以透過具有較低電壓值VS的開關控制信號，以使電晶體T51能夠依據被拉低的第三節點的電壓準位而被斷開。藉此，畫素電路100可以在顯示畫面為高灰階狀態的情況下，維持輸出導通電流ID(或增加導通電流ID的輸出時間)。
如此一來，畫素電路100可以在低灰階狀態以及/或中灰階狀態時，降低發光元件D的發光時間或是導通電流ID的輸出時間，藉以使發光元件D能夠操作在最佳發光效率，且有效地降低畫素電路100整體的功率消耗。
圖4A至圖4C是說明本發明的開關控制信號VSWEEP以及導通電流ID之間的關係的示意圖。請同時參照圖2、圖3C、圖3D以及圖4A至圖4C，其中，圖4A為表示在顯示畫面為高灰階狀態下，開關控制信號VSWEEP以及導通電流ID之間的關係；圖4B為表示在顯示畫面為中灰階狀態下，開關控制信號VSWEEP以及導通電流ID之間的關係；圖4C為表示在顯示畫面為低灰階狀態下，開關控制信號VSWEEP以及導通電流ID之間的關係。
具體來說，在圖4A中，畫素電路100可以透過開關控制 信號VSWEEP來提升導通電流ID的輸出時間TON，以使發光元件D在顯示畫面為高灰階狀態時，能夠有效地操作在最佳發光效率。而在圖4B以及圖4C中，畫素電路100亦可透過開關控制信號VSWEEP來降低導通電流ID的輸出時間TON，以使發光元件D在顯示畫面為低灰階狀態以及/或中灰階狀態時，能夠有效地降低發光的時間，以達到省電的效果。
圖5是依照本發明另一實施例的畫素電路500的示意圖。請參照圖5，畫素電路500包括電壓調整電路510、補償電路520、補償電路530、電壓調整電路540以及發光元件D。發光元件D的陽極端耦接至系統高電壓VDD，發光元件D的陰極端耦接至電壓調整電路540。發光元件D可以依據導通電流ID來對應的被點亮。
電壓調整電路510具有第一節點P1以及第二節點P2。電壓調整電路510耦接至系統高電壓VDD以及資料電壓VDATA。其中，電壓調整電路510可以依據控制信號S1、控制信號S3、發光信號EM以及開關控制信號VSWEEP以調整第一節點P1以及第二節點P2的電壓準位。
具體而言，電壓調整電路510包括電晶體T12~T32以及電容C1。電晶體T12的第一端耦接至第一節點P1，電晶體T12的第二端接收開關控制信號VSEEP，電晶體T12的控制端接收發光信號EM。電晶體T22的第一端耦接至資料電壓VDATA，電晶體T22的第二端耦接至第一節點P1，電晶體T22的控制端接收控 制信號S1。電晶體T32的第一端耦接至第二節點P2，電晶體T32的第二端耦接至系統高電壓VDD，電晶體T32的控制端接收控制信號S3。電容C1耦接於第一節點P1以及第二節點P2之間。
補償電路520耦接至第二節點P2以及系統低電壓VSS。補償電路520可以依據控制信號S2以調整第二節點P2的電壓準位。具體而言，補償電路520包括電晶體T42~T62。電晶體T42的第二端耦接至第二節點P2，電晶體T42的控制端接收控制信號S2。電晶體T52的第一端耦接至系統低電壓VSS，電晶體T52的第二端以及控制端共同耦接至電晶體T42的第一端。電晶體T62的第一端耦接至系統低電壓VSS，電晶體T62的第二端耦接至第三節點P3，電晶體T62的控制端耦接至第二節點P2。
另一方面，電壓調整電路540具有第三節點P3以及第四節點P4。電壓調整電路540耦接至補償電路520、系統低電壓VSS以及參考電壓VREF1。電壓調整電路540可以依據控制信號S1、控制信號S3以及發光信號EM以調整第三節點P3以及第四節點P4的電壓準位。
具體而言，電壓調整電路540包括電晶體T72~T102以及電容C2。電晶體T72的第一端耦接至第三節點P3，電晶體T72的第二端耦接至參考電壓VREF1，電晶體T72的控制端接收控制信號S1。電晶體T82的第一端耦接至系統低電壓VSS，電晶體T82的第二端耦接至發光元件D的陰極端，電晶體T82的控制端耦接至第三節點P3。其中，電晶體T82可以作為畫素電路500的驅動 電晶體，並且依據第三節點P3的電壓準位來產生導通電流ID。
電晶體T92的第一端耦接至第四節點P4，電晶體T92的第二端耦接至系統低電壓VSS，電晶體T92的控制端接收發光信號EM。電晶體T102的第一端接收發光信號EM，電晶體T102的第二端耦接至第四節點P4，電晶體T102的控制端接收控制信號S3。電容C2耦接於第三節點P3以及第四節點P4之間。
補償電路530耦接至第四節點P4以及參考電壓VREF2。補償電路530可以依據控制信號S2以調整第四節點P4的電壓準位。補償電路530包括電晶體T112、T122。電晶體T112的第二端耦接至第四節點P4。電晶體T122的第一端耦接至參考電壓VREF2，電晶體T122的第二端耦接至電晶體T112的第一端以及控制端，電晶體T122的控制端接收控制信號S2。
順帶一提的是，在參考電壓VREF1、VREF2的設計上，參考電壓VREF1的電壓準位可以小於系統低電壓VSS的電壓準位。參考電壓VREF2的電壓準位可以大於閘極低電壓VGL的電壓準位，但本發明實施例不以此為限。
而在電晶體T12~T122的設計上，本實施例的電晶體T12~T122可以是以N型電晶體為例。其中，電晶體T52以及電晶體T62可以相互匹配(例如，電晶體T52的尺寸相同或相似於電晶體T62的尺寸)，因此，電晶體T52的臨界電壓可以相同或相似於電晶體T62的臨界電壓，但本發明實施例不以此為限。此外，電晶體T82以及電晶體T112可以相互匹配(例如，電晶體T82的尺 寸相同或相似於電晶體T112的尺寸)，因此，電晶體T82的臨界電壓可以相同或相似於電晶體T112的臨界電壓，但本發明實施例不以此為限。另外，本實施例的電晶體T52以及電晶體T112可以為二極體組態的耦接形式。
關於畫素電路500的動作細節，請同時參照圖6以及圖7A至圖7D，其中，圖6是依照本發明圖5實施例的畫素電路的動作波形圖，圖7A至圖7D是依照本發明圖5實施例的畫素電路的等效電路圖。
需注意到的是，為了方便示意，在圖7A至圖7D斷開的電晶體以打叉示意，而導通的電晶體以未打叉來示意。
請參照圖6以及圖7A，在重置階段TR中，控制信號S1以及控制信號S3可以被設定為高電壓準位(等於閘極高電壓VGH)，且控制信號S2以及發光信號EM可以被設定為低電壓準位(等於閘極低電壓VGL)。
在重置階段TR中，電壓調整電路510的電晶體T22、T32為導通狀態。電壓調整電路510可以依據被拉高的控制信號S3而提供系統高電壓VDD至第二節點P2，藉以使第二節點P2的電壓準位對應的被拉高至等於系統高電壓VDD的電壓值，並使電晶體T62於重置階段TR時為導通狀態。
此時，畫素電路500可以同步的進行資料寫入的操作動作。舉例來說，電壓調整電路510可以依據被拉高的控制信號S1而提供資料電壓VDATA至第一節點P1，以將第一節點P1的電壓 準位對應的拉高至等於資料電壓VDATA的電壓值，並使資料電壓VDATA儲存至電容C1中。
另一方面，電壓調整電路540的電晶體T72為導通狀態。電壓調整電路540可以依據被拉高的控制信號S1而提供參考電壓VREF1至第三節點P3，藉以使第三節點P3的電壓準位對應的被拉低至等於參考電壓VREF1的電壓值，並使電晶體T82於重置階段TR時為斷開狀態。
附帶一提，在重置階段TR中，電壓調整電路540的電晶體T102為導通狀態。電壓調整電路540可以依據被拉高的控制信號S3以及被拉低的發光信號EM而將第四節點P4的電壓準位對應的拉低至等於閘極低電壓VGL的電壓值。
接著請參照圖6以及圖7B，在補償階段TC中，控制信號S1以及控制信號S2可以被設定為高電壓準位(等於閘極高電壓VGH)，且控制信號S3以及發光信號EM可以被設定為低電壓準位(等於閘極低電壓VGL)。
在補償階段TC中，補償電路520的電晶體T42、T52為導通狀態。補償電路520可以依據被拉高的控制信號S2而拉低第二節點P2的電壓準位。此時，第二節點的電壓準位可以由先前(重置階段TR時)的系統高電壓VDD的電壓值，被調整至等於系統低電壓VSS以及電晶體T52的臨界電壓VTH52的總和的電壓值(亦即，VSS+VTH52)。也就是說，電容C1可以在補償階段TC時儲存電晶體T52的臨界電壓VTH52。
另一方面，電壓調整電路540的電晶體T72持續的為導通狀態。電壓調整電路540可以持續的依據被拉高的控制信號S1而提供參考電壓VREF1至第三節點P3，以將第三節點P3的電壓準位對應的拉低至等於參考電壓VREF1的電壓值，並持續地斷開電晶體T82。
並且，補償電路530在補償階段TC時被導通。補償電路530可以依據被拉高的控制信號S2而拉低第四節點P4的電壓準位，以將第四節點P4的電壓準位對應的拉低至等於參考電壓VREF2以及電晶體T112的臨界電壓VTH112的差值的電壓值(亦即，VREF2-VTH112)。也就是說，電容C2可以在補償階段TC時儲存電晶體T112的臨界電壓VTH112。
順帶一提，電晶體T22維持導通狀態。並且第一節點P1的電壓準位維持為等於資料電壓VDATA的電壓值。
接著請參照圖6以及圖7C，其中，圖7C為表示畫素電路500操作於發光階段TE且顯示畫面為高灰階狀態時所對應的等效電路圖。在發光階段TE中，控制信號S1~S3可以被設定為低電壓準位(等於閘極低電壓VGL)，且發光信號EM可以被設定為高電壓準位(等於閘極高電壓VGH)。
在圖7C中，電壓調整電路510的電晶體T12為導通狀態。此時，第一節點P1的電壓準位可以由先前(補償階段TC時)的資料電壓VDATA的電壓值，調整至等於開關控制信號VSWEEP的電壓值VS。
並且，透過電容C1的耦合效應，第二節點P2的電壓準位會被進一步的拉升至等於△V+(VSS+VTH52)的電壓值，其中，△V為第一節點P1操作在補償階段TC以及發光階段TE之間時的電壓值的變化量(亦即，VS-VDATA(其中，VS為開關控制信號VSWEEP的電壓值))。
需注意到的是，關於本實施例的開關控制信號VSWEEP與顯示畫面在不同灰階程度下之間的關係，可以參照圖3C的相關說明來類推，故不再贅述。
進一步來說，在圖7C所示實施例中，電壓調整電路510可以在顯示畫面為高灰階狀態時，接收具有較低電壓值VS的開關控制信號VSWEEP。此時，第二節點P2的電壓準位會依據電壓值VS的大小而小於系統低電壓VSS以及電晶體T62的臨界電壓VTH62的總和的電壓值(亦即，VSS+VTH62)。
在此情況下，補償電路520會依據被拉低的控制信號S2以及被拉低的第二節點P2的電壓準位而被斷開。亦即，電晶體T42、T52以及T62為斷開狀態。也就是說，當顯示畫面為高灰階狀態時，第二節點P2處的電壓值需要小於系統低電壓VSS以及電晶體T62的臨界電壓VTH62的總和的電壓值，方可使電晶體T62呈現斷開狀態。
另一方面，電壓調整電路540的電晶體T92為導通狀態。電壓調整電路540可以依據被拉高的發光信號EM而提供系統低電壓VSS至第四節點P4，以使第四節點P4的電壓準位可以由先 前(補償階段TC時)的VREF2-VTH112的電壓值，被調整至等於系統低電壓VSS的電壓值。
並且，透過電容C2的耦合效應，第一節點P1的電壓準位會被進一步的拉升至等於△V+(VREF1)的電壓值，其中，△V為第四節點P4操作在補償階段TC以及發光階段TE之間時的電壓值的變化量(亦即，VSS-(VREF2-VTH112))。
在第一節點P1的電壓準位被拉升的情況下，電晶體T82可以依據第一節點P1的電壓準位而產生導通電流ID，並對應的點亮發光元件D。
此時，流經發光元件D的導通電流ID可以如下列式子所示：ID=K((VREF1+VSS-VREF2+VTH112-VSS)-VTH82)^2
其中，上述的ID為導通電流ID的電流值；K為電晶體T82的製程參數；VREF1為參考電壓VREF1的電壓值；VSS為系統低電壓VSS的電壓值；VREF2為參考電壓VREF2的電壓值；VTH112為電晶體T112的臨界電壓；VTH82為電晶體T82的臨界電壓。
依據上述的式子可以得知，當畫素電路500操作於發光階段TE且顯示畫面為高灰階狀態時，由於電晶體T82的臨界電壓VTH82相同於電晶體T112的臨界電壓VTH112，因此，畫素電路500所產生的導通電流ID能夠與電晶體T82的臨界電壓VTH82以及系統低電壓VSS的電壓值無關。如此一來，畫素電路500可 以改善電晶體T82因製程上的差異或長時間操作所導致臨界電壓的偏移量的影響。並且，畫素電路500所產生的導通電流ID也較不容易受到系統低電壓VSS中的線阻影響而發生誤差。
此外，由於導通電流ID所流經的路徑僅有一個電晶體(如，電晶體T82)，因此畫素電路500能夠降低系統高電壓VDD以及系統低電壓VSS之間所需要的跨壓，以達到節省功率消耗的效果。
接著請參照圖6以及圖7D，其中，圖7D為表示畫素電路500操作於發光階段TE且顯示畫面為低灰階狀態或中灰階狀態時所對應的等效電路圖。不同於圖7C的是，在圖7D的實施例中，電壓調整電路510可以在顯示畫面為低灰階狀態或中灰階狀態時，接收具有較高電壓值VS的開關控制信號VSWEEP。
詳細來說，此時第二節點P2的電壓準位會依據電壓值VS的大小而大於系統低電壓VSS以及電晶體T62的臨界電壓VTH62的總和的電壓值(亦即，VSS+VTH62)。在此情況下，電晶體T62可以依據被拉高的第二節點P2的電壓準位而被導通，並且補償電路520可以透過電晶體T62的導通路徑而拉低第一節點P1的電壓準位，以使第一節點P1的電壓準位等於系統低電壓VSS的電壓值。
在第一節點P1的電壓準位被拉低的情況下，電晶體T82會依據第一節點P1的電壓準位而停止產生導通電流ID，並對應的停止點亮發光元件D。
也就是說，當顯示畫面為低灰階狀態或高灰階狀態時，第二節點P2處的電壓值需要大於系統低電壓VSS以及電晶體T62的臨界電壓VTH62的總和的電壓值，方可使電晶體T62呈現導通狀態。
依據上述圖7C以及圖7D的說明內容可以得知，開關控制信號VSWEEP可用以控制電晶體T62導通的時機，並且可以根據不同灰階程度的顯示畫面，而對應的控制電晶體T82輸出導通電流ID的時間。舉例來說，當顯示畫面為低灰階狀態或中灰階狀態時，畫素電路500可以透過具有較高電壓值VS的開關控制信號，以使電晶體T62能夠依據被拉高的第二節點P2的電壓準位而被導通。藉此，畫素電路500可以在顯示畫面為低灰階狀態或中灰階狀態的情況下，停止輸出導通電流ID(或減少導通電流ID的輸出時間)。
相對的，當顯示畫面為高灰階狀態時，畫素電路500可以透過具有較低電壓值VS的開關控制信號，以使電晶體T62能夠依據被拉低的第二節點P2的電壓準位而被斷開。藉此，畫素電路500可以在顯示畫面為高灰階狀態的情況下，維持輸出導通電流ID(或增加導通電流ID的輸出時間)。
如此一來，畫素電路500可以在低灰階狀態以及/或中灰階狀態時，降低發光元件D的發光時間或是導通電流ID的輸出時間，藉以使發光元件D能夠操作在最佳發光效率，且有效地降低畫素電路500整體的功率消耗。
綜上所述，本發明諸實施例所述畫素電路可以在顯示畫面為高灰階狀態時，透過開關控制信號來提升導通電流的輸出時間，以使發光元件操作在最佳發光效率。並且，在顯示畫面為低灰階狀態以及/或中灰階狀態時，畫素電路可以透過開關控制信號來降低導通電流的輸出時間，以使發光元件能夠有效地降低發光的時間。如此一來，本發明的畫素電路可以降低整體的功率消耗，並藉以提升顯示品質。
100:畫素電路
110、120:電壓調整電路
130:補償電路
C1、C2:電容
D:發光元件
EM:發光信號
ID:導通電流
P1~P4:節點
S1~S3:控制信號
T11~T91:電晶體
VDD:系統高電壓
VSS:系統低電壓
VDATA:資料電壓
VREF1~VREF3:參考電壓
VSWEEP:開關控制信號

Claims (29)

  1. 一種畫素電路，包括： 一第一電壓調整電路，具有一第一節點以及一第二節點，該第一電壓調整電路耦接至一系統低電壓、一第一參考電壓以及一第二參考電壓，依據一第一控制信號、一第三控制信號以及一發光信號以調整該第一節點以及該第二節點的電壓準位； 一發光元件，具有耦接至一系統高電壓的一陽極端以及耦接至該第一電壓調整電路的一陰極端； 一補償電路，具有一第三節點，該補償電路耦接至該第一節點以及一第三參考電壓，依據一第二控制信號以及該第三節點的電壓準位以調整該第一節點的電壓準位；以及 一第二電壓調整電路，具有一第四節點，該第二電壓調整電路耦接至該第三節點、該系統高電壓以及一資料電壓，依據該第一控制信號、該第三控制信號、該發光信號以及一開關控制信號以調整該第三節點以及該第四節點的電壓準位。
  2. 如申請專利範圍第1項所述的畫素電路，其中在一重置階段，該第二電壓調整電路依據被拉高的該第一控制信號而提供該系統高電壓以拉高該第三節點的電壓準位，並且該補償電路依據該第三節點的電壓準位以拉低該第一節點的電壓準位。
  3. 如申請專利範圍第2項所述的畫素電路，其中該第二電壓調整電路依據被拉高的該第三控制信號而提供該資料電壓至該第四節點。
  4. 如申請專利範圍第1項所述的畫素電路，其中在一補償階段，該補償電路依據被拉高的該第二控制信號以及該第三節點的電壓準位而被導通，以拉低該第一節點的電壓準位。
  5. 如申請專利範圍第1項所述的畫素電路，其中在一發光階段，該補償電路依據被拉低的該第二控制信號以及該第三節點的電壓準位而被斷開，該第一電壓調整電路依據被拉高的該發光信號而提供該系統低電壓至該第二節點，並且依據該第一節點的電壓準位而點亮該發光元件。
  6. 如申請專利範圍第1項所述的畫素電路，其中在一發光階段，該第二電壓調整電路依據被拉高的該發光信號以及該開關控制信號的電壓大小以拉高該第三節點以及該第四節點的電壓準位，並且該補償電路依據拉高後的該第三節點的電壓準位而拉低該第一節點的電壓準位，以停止點亮該發光元件。
  7. 如申請專利範圍第1項所述的畫素電路，其中該第一電壓調整電路包括： 一第一電晶體，其第一端耦接至該系統低電壓，其第二端耦接至該發光元件的該陰極端，其控制端耦接至該第一節點； 一第二電晶體，其第一端耦接至該第二節點，其第二端耦接至該系統低電壓，其控制端接收該發光信號； 一第三電晶體，其第一端耦接至該第一節點，其第二端耦接至該第一參考電壓，其控制端接收該第一控制信號； 一第四電晶體，其第一端耦接至該第二參考電壓，其第二端耦接至該第二節點，其控制端接收該第三控制信號；以及 一第一電容，耦接於該第一節點以及該第二節點之間。
  8. 如申請專利範圍第7項所述的畫素電路，其中該補償電路包括： 一第五電晶體，其第一端耦接至該第三參考電壓，其第二端耦接至該第一節點，其控制端耦接至該第三節點；以及 一第六電晶體，其第一端耦接至該第一節點，其第二端耦接至該第三節點，其控制端接收該第二控制信號。
  9. 如申請專利範圍第8項所述的畫素電路，其中該第一電晶體的臨界電壓相同於該第五電晶體的臨界電壓。
  10. 如申請專利範圍第8項所述的畫素電路，其中在一補償階段，該第一節點的電壓準位為該第三參考電壓的電壓值以及該第五電晶體的臨界電壓的電壓值的總和。
  11. 如申請專利範圍第8項所述的畫素電路，其中該第二電壓調整電路包括： 一第七電晶體，其第一端耦接至該第三節點，其第二端耦接至該系統高電壓，其控制端接收該第一控制信號； 一第八電晶體，其第一端耦接至該第四節點，其第二端耦接至該資料電壓，其控制端接收該第三控制信號； 一第九電晶體，其第一端接收該開關控制信號，其第二端耦接至該第四節點，其控制端接收該發光信號；以及 一第二電容，耦接於該第三節點以及第四節點之間。
  12. 如申請專利範圍第8項所述的畫素電路，其中在一發光階段，當該第三節點的電壓準位小於該第三參考電壓的電壓值以及該第五電晶體的臨界電壓的電壓值的總和時，該第五電晶體依據該第三節點的電壓準位而被斷開且該第一電晶體依據該第一節點的電壓準位而被導通，以點亮該發光元件， 而當該第三節點的電壓準位大於該第三參考電壓的電壓值以及該第五電晶體的臨界電壓的電壓值的總和時，該第五電晶體依據該第三節點的電壓準位而被導通且該第一電晶體依據該第一節點的電壓準位而被斷開，以停止點亮該發光元件。
  13. 如申請專利範圍第1項所述的畫素電路，其中該第一參考電壓的電壓準位相同於該第三參考電壓的電壓準位，並且該第一參考電壓以及該第三參考電壓的電壓準位低於該系統高電壓的電壓準位。
  14. 如申請專利範圍第1項所述的畫素電路，其中該第二參考電壓的電壓準位低於該系統低電壓的電壓準位。
  15. 一種畫素電路，包括： 一第一電壓調整電路，具有一第一節點以及一第二節點，該第一電壓調整電路耦接至一系統高電壓以及一資料電壓，依據一第一控制信號、一第三控制信號、一發光信號以及一開關控制信號以調整該第一節點以及該第二節點的電壓準位； 一第一補償電路，耦接至該第二節點以及一系統低電壓，依據一第二控制信號以調整該第二節點的電壓準位； 一第二電壓調整電路，具有一第三節點以及一第四節點，該第二電壓調整電路耦接至該第一補償電路、該系統低電壓以及一第一參考電壓，依據該第一控制信號、該第三控制信號以及該發光信號以調整該第三節點以及該第四節點的電壓準位； 一第二補償電路，耦接至該第四節點以及一第二參考電壓，依據該第二控制信號以調整該第四節點的電壓準位；以及 一發光元件，具有耦接至該系統高電壓的一陽極端以及耦接至該第二電壓調整電路的一陰極端。
  16. 如申請專利範圍第15項所述的畫素電路，其中在一重置階段，該第一電壓調整電路依據被拉高的該第三控制信號而提供該系統高電壓以拉高該第二節點的電壓準位，並且依據被拉高的該第一控制信號而提供該資料電壓至該第一節點。
  17. 如申請專利範圍第16項所述的畫素電路，其中該第二電壓調整電路依據被拉高的該第一控制信號而提供該第一參考電壓以拉低該第三節點的電壓準位，並且依據被拉高的該第三控制信號以及被拉低的該發光信號以拉低該第四節點的電壓準位。
  18. 如申請專利範圍第15項所述的畫素電路，其中在一補償階段，該第一補償電路依據被拉高的該第二控制信號而拉低該第二節點的電壓準位。
  19. 如申請專利範圍第18項所述的畫素電路，該第二補償電路依據被拉高的該第二控制信號而被導通，以拉低該第四節點的電壓準位，該第二電壓調整電路依據被拉高的該第一控制信號而提供該第一參考電壓以拉低該第三節點的電壓準位。
  20. 如申請專利範圍第15項所述的畫素電路，其中在一發光階段，該第一補償電路依據被拉低的該第二控制信號以及該第二節點的電壓準位而被斷開，該第二電壓調整電路依據被拉高的該發光信號而提供該系統低電壓至該第四節點，並且依據該第三節點的電壓準位而點亮該發光元件。
  21. 如申請專利範圍第15項所述的畫素電路，其中在一發光階段，該第一電壓調整電路依據被拉高的該發光信號以及該開關控制信號的電壓大小以拉高該第二節點的電壓準位，並且該第一補償電路依據拉高後的第二節點的電壓準位而拉低該第三節點的電壓準位，以停止點亮該發光元件。
  22. 如申請專利範圍第15項所述的畫素電路，其中該第一電壓調整電路包括： 一第一電晶體，其第一端耦接至該第一節點，其第二端接收該開關控制信號，其控制端接收該發光信號； 一第二電晶體，其第一端耦接至該資料電壓，其第二端耦接至該第一節點，其控制端接收該第一控制信號； 一第三電晶體，其第一端耦接至該第二節點，其第二端耦接至該系統高電壓，其控制端接收該第三控制信號；以及 一第一電容，耦接於該第一節點以及該第二節點之間。
  23. 如申請專利範圍第22項所述的畫素電路，其中該第一補償電路包括： 一第四電晶體，其第二端耦接至該第二節點，其控制端接收該第二控制信號； 一第五電晶體，其第一端耦接至該系統低電壓，其第二端以及控制端共同耦接至該第四電晶體的第一端；以及 一第六電晶體，其第一端耦接至該系統低電壓，其第二端耦接至該第三節點，其控制端耦接至該第二節點。
  24. 如申請專利範圍第23項所述的畫素電路，其中該第五電晶體的臨界電壓相同於該第六電晶體的臨界電壓。
  25. 如申請專利範圍第23項所述的畫素電路，其中該第二電壓調整電路包括： 一第七電晶體，其第一端耦接至該第三節點，其第二端耦接至該第一參考電壓，其控制端接收該第一控制信號； 一第八電晶體，其第一端耦接至該系統低電壓，其第二端耦接至該發光元件的該陰極端，其控制端耦接至該第三節點； 一第九電晶體，其第一端耦接至該第四節點，其第二端耦接至該系統低電壓，其控制端接收該發光信號； 一第十電晶體，其第一端接收該發光信號，其第二端耦接至該第四節點，其控制端接收該第三控制信號；以及 一第二電容，耦接於該第三節點以及該第四節點之間。
  26. 如申請專利範圍第25項所述的畫素電路，其中在一發光階段，當該第二節點的電壓準位小於該系統低電壓的電壓值以及該第六電晶體的臨界電壓的電壓值的總和時，該第六電晶體依據該第二節點的電壓準位而被斷開且該第八電晶體依據該第三節點的電壓準位而被導通，以點亮該發光元件， 而當該第二節點的電壓準位大於該系統低電壓的電壓值以及該第六電晶體的臨界電壓的電壓值的總和時，該第六電晶體依據該第二節點的電壓準位而被導開且該第八電晶體依據該第三節點的電壓準位而被斷開，以停止點亮該發光元件。
  27. 如申請專利範圍第25項所述的畫素電路，其中該第二補償電路包括： 一第十一電晶體，其第二端耦接至該第四節點；以及 一第十二電晶體，其第一端耦接至該第二參考電壓，其第二端耦接至該第十一電晶體的第一端以及控制端，其控制端接收該第二控制信號。
  28. 如申請專利範圍第27項所述的畫素電路，其中該第八電晶體的臨界電壓相同於該第十一電晶體的臨界電壓。
  29. 如申請專利範圍第15項所述的畫素電路，其中該第一參考電壓的電壓準位小於該系統低電壓的電壓準位。
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