TW202414372A - 畫素電路以及顯示面板 - Google Patents

Abstract

本發明提供一種畫素電路以及顯示面板。畫素電路包括發光元件、電流源、開關、重置電路、第一及第二驅動電路。電流源、開關及重置電路串接在發光元件與第一參考電壓間。第一驅動電路耦接電流源及開關。第一驅動電路基於第二及第三參考電壓來輸出控制信號至電流源。電流源根據控制信號產生驅動電流。第二驅動電路耦接開關或透過第一驅動電路耦接開關。第二驅動電路根據調變信號來控制開關的導通與否。電流源的第一電晶體耦接第一驅動電路。開關的電晶體耦接第一及第二驅動電路，且還耦接發光元件、及第一電晶體、第一驅動電路及重置電路。

Description

畫素電路以及顯示面板

本發明是有關於一種畫素電路以及顯示面板，且特別是有關於一種以多種調變驅動的畫素電路以及顯示面板。

一般而言，應用次毫米發光二極體（Mini LED）的顯示面板可利用脈波振幅調變（Pulse-amplitude modulation，PAM）的方法來進行驅動。然而，在顯示高亮度的情況下，PAM的驅動方法所產生的驅動電流過大而使驅動電晶體操作於線性區，因此驅動電流不易被控制。

在另一方面，一些應用可透過增加驅動晶體的跨壓來使驅動電晶體操作於飽和區以控制驅動電流的大小。然而，前述關於提高電壓的方式會提高顯示面板的消耗功率。

本發明實施例提供一種畫素電路，能夠準確地控制驅動電流並降低操作時的消耗功率。

本發明實施例的畫素電路包括發光元件、電流源、開關、重置電路、第一驅動電路以及第二驅動電路。電流源以及開關串接在發光元件與第一參考電壓間。重置電路與電流源以及開關串接在發光元件與第一參考電壓間。第一驅動電路耦接電流源以及開關。第一驅動電路用以基於第二參考電壓以及第三參考電壓來輸出控制信號至電流源。電流源用以根據控制信號產生驅動電流。第二驅動電路耦接開關或者透過第一驅動電路耦接開關。第二驅動電路用以根據調變信號來控制開關的導通與否。電流源包括第一電晶體。第一電晶體具有控制端在第一節點上耦接第一驅動電路。開關包括第二電晶體。第二電晶體具有控制端在第二節點上耦接第一驅動電路以及第二驅動電路。第二電晶體的第一端耦接發光元件的第一端。第二電晶體的第二端在第三節點上耦接第一電晶體的第一端、第一驅動電路以及重置電路。第一電晶體的第二端接收第一參考電壓，並且發光元件的第二端接收第四參考電壓。

本發明實施例還提供一種顯示面板。顯示面板包括畫素陣列以及控制電路。畫素陣列包括多個如上述的畫素電路。控制電路耦接畫素陣列。控制電路用以提供第一參考電壓、第二參考電壓、第三參考電壓以及調變信號至畫素陣列。

基於上述，本發明實施例的畫素電路以及顯示面板透過第一驅動電路使驅動電流具有固定電流大小，並透過第二驅動電路控制開關的導通與否來控制驅動電流被致能的期間，能夠準確地控制驅動電流的大小與輸出時間，以提高顯示面板的亮度的一致性並降低操作時的消耗功率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明的部份實施例接下來將會配合附圖來詳細描述，以下的描述所引用的元件符號，當不同附圖出現相同的元件符號將視為相同或相似的元件。這些實施例只是本發明的一部份，並未揭示所有本發明的可實施方式。更確切的說，這些實施例只是本發明的專利申請範圍中的範例。

圖1是依據本發明一實施例所繪示的畫素電路的方塊圖。請參考圖1，畫素電路100可應用於次毫米發光二極體（Mini LED）的顯示裝置（可例如是顯示面板）中。顯示裝置可包括以陣列排列的多個畫素電路100以及控制電路，以根據控制電路所提供的多個信號及/或電壓來驅動畫素電路100。

在圖1所示實施例中，畫素電路100包括發光元件110、電流源120、開關130、重置電路140、第一驅動電路150以及第二驅動電路160。發光元件110的一端耦接電流源120以及開關130、以及重置電路140。發光元件110的另一端接收參考電壓VDD。

電流源120以及開關130可串接在發光元件110與參考電壓VSS間。具體來說，在本實施例中（或如圖2實施例），發光元件110、電流源120以及開關130依序串接在參考電壓VDD至參考電壓VSS間。在一些實施例中（如圖5實施例），發光元件110、開關130以及電流源120依序串接在參考電壓VDD至參考電壓VSS間。

重置電路140可與電流源120以及開關130串接在發光元件110與參考電壓VSS間。

第一驅動電路150可耦接電流源120以及開關130。第一驅動電路150可接收參考電壓VREF、VREF2。在本實施例中，第一驅動電路150可基於參考電壓VREF以及參考電壓VREF2來輸出控制信號（未繪示）至電流源120，以使電流源120根據控制信號產生驅動電流並使驅動電流流經由發光元件110、電流源120以及開關130所形成的發光路徑。也就是說，第一驅動電路150可使電流源120產生具有固定電流值的驅動電流。前述的固定電流值相關於參考電壓VREF以及參考電壓VREF2。在本實施例中，第一驅動電路150可例如是脈波振幅調變（Pulse-amplitude modulation，PAM）電路，以控制驅動電流的電流大小。

第二驅動電路160可耦接第一驅動電路150以透過第一驅動電路150耦接開關130，如圖1或圖2實施例所示。第二驅動電路160可接收調變信號VSWEEP。在一些實施例中（如圖5實施例），第二驅動電路160可直接耦接開關130。

第二驅動電路160可根據調變信號VSWEEP來控制開關130的導通與否。具體來說，第二驅動電路160可根據具有第一電壓範圍的調變信號VSWEEP來導通開關130以導通驅動電流所流經的發光路徑。此外，第二驅動電路160可根據具有第二電壓範圍的調變信號VSWEEP來關斷開關130以切斷驅動電流所流經的發光路徑。也就是說，第二驅動電路160可根據調變信號VSWEEP來控制發光路徑被流通的時間長度。前述的時間長度相關於調變信號VSWEEP的電壓變化幅度。

舉例來說，當調變信號VSWEEP的電壓值在第一電壓範圍時可使開關130被導通。當調變信號VSWEEP的電壓值在第二電壓範圍時可使開關130被關斷。當調變信號VSWEEP的電壓值在第一電壓範圍與第二電壓範圍之間切換時可使開關130在被導通與被關斷之間轉換。在本實施例中，第二驅動電路160可例如是脈波寬度調變（Pulse-width modulation，PWM）電路，以控制輸出驅動電流的時間長度以進一步控制所顯示的灰階值。

在此值得一提的是，透過第一驅動電路150控制驅動電流的電流值，並且透過第二驅動電路160控制驅動電流被致能的時間，能夠避免驅動電流的電流值過大而使電流源120操作於線性區。此外，本實施例的畫素電路不須另外對電流源120升壓或降壓即可準確地控制驅動電流的大小與輸出時間（即，脈波寬度），而能夠減少驅動電流的誤差以提高亮度的一致性，並且降低操作時的消耗功率。

圖2A是依據本發明一實施例所繪示的畫素電路的電路圖。請參考圖2A，畫素電路200A所包括的發光元件210、電流源220、開關230、重置電路240、第一驅動電路250以及第二驅動電路260可以參照畫素電路100的相關說明並且加以類推，故在此不另重述。

發光元件210的第一端（即，陰極端）耦接電流源220以及重置電路240。發光元件210的第二端（即，陽極端）接收參考電壓VDD。在本實施例中，發光元件210可例如是以次毫米發光二極體來被實現。

電流源220可包括第一電晶體T1（即，驅動電晶體）。在本實施例中，第一電晶體T1可例如是以P型金氧半場效電晶體（p-type Metal-Oxide-Semiconductor Field-Effect Transistor，PMOSFET）來被實現。第一電晶體T1的控制端（即，閘極端）在第一節點N1上耦接第一驅動電路250。第一電晶體T1的第一端（即，源極端）耦接發光元件210的第一端（即，陰極端）以及重置電路240。第一電晶體T1的第二端（即，汲極端）耦接開關230。

開關230可包括第二電晶體T2。在本實施例中，第二電晶體T2可例如是以PMOSFET來被實現。第二電晶體T2的控制端（即，閘極端）在第二節點N2上耦接第二驅動電路260。第二電晶體T2的第一端（即，源極端）耦接第一電晶體T1的第二端（即，汲極端）。第二電晶體T2的第二端（即，汲極端）接收參考電壓VSS。

第一驅動電路250可包括第三電晶體T3至第六電晶體T6以及第一電容器C1。在本實施例中，第三電晶體T3至第六電晶體T6可例如是以PMOSFET來被實現。第三電晶體T3的控制端（即，閘極端）接收發光信號EM[n]。第三電晶體T3的第一端（即，源極端）耦接第一電晶體T1的第一端（即，源極端）。第三電晶體T3的第二端（即，汲極端）耦接第三節點N3。第四電晶體T4的控制端（即，閘極端）接收後級第一控制信號S1[n+1]。第四電晶體T4的第一端（即，源極端）耦接第一電晶體T1的第二端（即，汲極端）以及第二電晶體T2的第一端（即，源極端）。第四電晶體T4的第二端（即，汲極端）耦接第一節點N1。

接續上述的說明，第一電容器C1的第一端耦接第一節點N1。第一電容器C1的第二端在第三節點N3上耦接第三電晶體T3的第二端（即，汲極端）。第五電晶體T5的控制端（即，閘極端）接收第二控制信號S2[n]。第五電晶體T5的第一端（即，源極端）耦接第三節點N3。第五電晶體T5的第二端（即，汲極端）接收參考電壓VREF2。第六電晶體T6的控制端（即，閘極端）接收第一控制信號S1[n]。第六電晶體T6的第一端（即，源極端）接收參考電壓VL。第六電晶體T6的第二端（即，汲極端）耦接第一節點N1。

第二驅動電路260可包括第七電晶體T7至第十一電晶體T11、調變電路261、第二電容器C2以及第三電容器C3。調變電路261可包括第十二電晶體T12。在本實施例中，第七電晶體T7至第十二電晶體T12可例如是以PMOSFET來被實現。第二電容器C2的第一端在第二節點N2上耦接第二電晶體T2的控制端（即，閘極端）。第二電容器C2的第二端接收發光信號EM[n]。第七電晶體T7的控制端（即，閘極端）耦接第四節點N4。第七電晶體T7的第一端（即，源極端）耦接第二節點N2。第七電晶體T7的第二端（即，汲極端）接收參考電壓VREF。第八電晶體T8的控制端（即，閘極端）接收第一控制信號S1[n]。第八電晶體T8的第一端（即，源極端）接收參考電壓VL。第八電晶體T8的第二端（即，汲極端）在第四節點N4上耦接第七電晶體T7的控制端（即，閘極端）。第九電晶體T9的控制端（即，閘極端）接收後級第一控制信號S1[n+1]。第九電晶體T9的第一端（即，源極端）耦接第四節點N4。第十電晶體T10的控制端（即，閘極端）以及第一端（即，源極端）耦接在一起，並耦接第九電晶體T9的第二端（即，汲極端）。第十電晶體T10的第二端（即，汲極端）接收資料信號VDATA。

接續上述的說明，第三電容器C3的第一端耦接第四節點N4。第三電容器C3的第二端耦接第五節點N5。第十一電晶體T11的控制端（即，閘極端）接收第二控制信號S2[n]。第十一電晶體T11的第一端（即，源極端）在第五節點N5上耦接第三電容器C3的第二端。第十一電晶體T11的第二端（即，汲極端）接收參考電壓VH。第十二電晶體T12的控制端（即，閘極端）接收調變信號VSWEEP。第十二電晶體T12的第一端（即，源極端）耦接第五節點N5。第十二電晶體T12的第二端（即，汲極端）接收參考電壓VL。

在本實施例中，第七電晶體T7與第十電晶體T10互相匹配。具體來說，第七電晶體T7與第十電晶體T10具有相同尺寸、臨界電壓值以及其他電晶體相關參數。

重置電路240可包括第十三電晶體T13。在本實施例中，第十三電晶體T13可例如是以PMOSFET來被實現。第十三電晶體T13的控制端（即，閘極端）接收後級第一控制信號S1[n+1]。第十三電晶體T13的第一端（即，源極端）接收參考電壓VREF。第十三電晶體T13的第二端（即，汲極端）耦接第一電晶體T1的第一端（即，源極端）、發光元件210的第一端（即，陰極端）以及第三電晶體T3的第一端（即，源極端）。

在一些實施例中，第一電晶體T1至第十三電晶體T13可例如是以N型金氧半場效電晶體（n-type Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET）來被實現。在一些實施例中的信號反向於本實施例中對應的信號。

圖2B是依據本發明一實施例所繪示的畫素電路的電路圖。請參考圖2B，畫素電路200B所包括的發光元件210、電流源220、開關230、重置電路240、第一驅動電路250以及第二驅動電路260可以參照畫素電路200A的相關說明並且加以類推，故在此不另重述。

相較於圖2A的實施例，調變電路261可包括第四電容器C4，並且第十二電晶體T12可由第四電容器C4來取代。第四電容器C4的第一端耦接第五節點N5。第四電容器C4的第二端接收調變信號VSWEEP。

圖3是依據本發明圖2A實施例所繪示的畫素電路的動作示意圖。圖4A至圖4E是依據本發明圖3實施例所繪示的畫素電路的動作示意圖。在圖3中，橫軸為畫素電路200A的操作時間，縱軸為電壓值。在一些實施例中，畫素電路200B的操作可以參照畫素電路200A的相關說明並且加以類推，故在此不另重述。

關於畫素電路200A在重置階段的期間P_RT內的操作細節，請同時參照圖3以及圖4A。在時間t1，在第一圖像框週期F1中，第一控制信號S1[n]以及第二控制信號S2[N]分別產生下降緣以由禁能電壓準位VGH被拉至致能電壓準位VGL，並且開始重置階段。在時間t2，結束重置階段。

在本實施例中，參考信號VDD可例如是第一高電壓源信號。參考信號VSS可例如是第一低電壓源信號或接地信號。參考信號VH可例如是第二高電壓源信號。參考信號VL可例如是第二低電壓源信號或接地信號。禁能電壓準位VGH可高於參考信號VDD及/或VH的電壓值，或者可例如是邏輯高準位。致能電壓準位VGL可低於參考信號VSS及/或VL的電壓值，或者可例如是邏輯低準位。參考信號VREF及VREF2可例如是具有不同電壓值的信號，並且前述的電壓值可在參考信號VDD、VGH及/或VH的電壓值與參考信號VSS、VGL及/或VL的電壓值間的範圍內。

詳細而言，在重置階段的期間P_RT內（即，時間t1至t2），後級第一控制信號S1[n+1]具有禁能電壓準位VGH而被禁能以關斷第十三電晶體T13、第四電晶體T4、第九電晶體T9以及第十電晶體T10。發光信號EM[n]具有禁能電壓準位VGH而被禁能以關斷第三電晶體T3。調變信號VSWEEP具有禁能電壓準位VSWEEP_H而被禁能以關斷第十二電晶體T12。第一控制信號S1[n]具有致能電壓準位VGL而被致能以導通第六電晶體T6以及第八電晶體T8，以使第一節點N1以及第四節點N4上的電壓分別被拉至參考電壓VL。第二控制信號S2[N]具有致能電壓準位VGL而被致能以導通第五電晶體T5以及第十一電晶體T11，以使第三節點N3上的電壓被拉至參考電壓VREF2，並使第五節點N5上的電壓被拉至參考電壓VH。由於第四節點N4上的電壓被拉至參考電壓VL，第七電晶體T7被導通，以使第二節點N2上的電壓被拉至參考電壓VREF，進而使第二電晶體T2被關斷。由於第一節點N1上的電壓被拉至參考電壓VL，第一電晶體T1被導通。在此期間P_RT內，第一節點N1至第五節點N5上的電壓分別被重置。

關於畫素電路200A在補償階段的期間P_CT內的操作細節，請同時參照圖3以及圖4B。在時間t2，第一控制信號S1[n]產生上升緣以由致能電壓準位VGL被拉至禁能電壓準位VGH，後級第一控制信號S1[n+1]產生下降緣，並且開始補償階段。在時間t3，結束補償階段。

在本實施例中，調變信號VSWEEP可具有三角脈波或其他斜波。禁能電壓準位VSWEEP_H可相同於禁能電壓準位VGH。致能電壓準位VSWEEP_L可相同於致能電壓準位VGL。在本實施例中，調變信號VSWEEP可例如是與其他畫素電路所共用的信號，以應用於同步式發光顯示面板。

詳細而言，在補償階段的期間P_CT內（即，時間t2至t3），後級第一控制信號S1[n+1]具有致能電壓準位VGL而被致能以導通第十三電晶體T13、第四電晶體T4、第九電晶體T9以及第十電晶體T10。此時，第四節點N4上的電壓可以被實現為下述公式（1）所示。公式（1）中的VN4為第四節點N4上的電壓，VTH_T10為第十電晶體T10的臨界電壓值。 公式（1）

應注意的是，由於第七電晶體T7與第十電晶體T10具有相同的臨界電壓值，因此第七電晶體T7的臨界電壓值（即，公式（1）中的VTH_T10）被補償至第四節點N4上，以確保在同一灰階下的發光時間一致而使發光亮度一致。

接續上述的說明，第四節點N4上的電壓使第七電晶體T7被關斷。第二節點N2上的電壓維持在參考電壓VREF以關斷第二電晶體T2。發光信號EM[n]具有禁能電壓準位VGH而被禁能以關斷第三電晶體T3。調變信號VSWEEP具有禁能電壓準位VSWEEP_H而被禁能以關斷第十二電晶體T12。第一控制信號S1[n]具有禁能電壓準位VGH而被禁能以關斷第六電晶體T6以及第八電晶體T8。第二控制信號S2[N]具有致能電壓準位VGL而被致能以導通第五電晶體T5以及第十一電晶體T11，以使第三節點N3上的電壓被拉至參考電壓VREF2，並使第五節點N5上的電壓被拉至參考電壓VH。第一電晶體T1被導通。此時，第一節點N1上的電壓可以被實現為下述公式（2）所示。公式（2）中的VN1為第一節點N1上的電壓，VTH_T2為第一電晶體T1的臨界電壓值。 公式（2）

應注意的是，在此期間P_CT內，第十三電晶體T13、第一電晶體T1、第四電晶體T4皆被導通而依序連接而形成二極體連接（diode connection）架構，使得第一電晶體T1的臨界電壓值被補償至第一節點N1上。因此，透過前述的連接架構能夠對自身（即，第一電晶體T1）進行補償以提升補償精準度。

關於畫素電路200A在發光階段的期間P_EM內的操作細節，請同時參照圖3以及圖4C、4D。在時間t3，後級第一控制信號S1[n+1]以及第二控制信號S2[N]分別產生上升緣，發光信號EM[n]產生下降緣，調變信號VSWEEP開始產生三角脈波以由禁能電壓準位VSWEEP_H線性地被拉至致能電壓準位VSWEEP_L，並且開始發光階段。在時間t4，結束發光階段。

在本實施例中，發光階段的期間P_EM可被分為第一期間（時間t3至t3-1）以及第二期間（時間t3-1至t4）。在時間t3-1，調變信號VSWEEP具有電壓準位VSWEEP_M以切換第七電晶體T7的導通狀態（例如是關斷切換至導通）。電壓準位VSWEEP_M在禁能電壓準位VSWEEP_H與致能電壓準位VSWEEP_L間的範圍內。

詳細而言，如圖3以及圖4C所示，在發光階段的期間P_EM的第一期間內（即，時間t3至t3-1），後級第一控制信號S1[n+1]具有禁能電壓準位VGH而被禁能以關斷第十三電晶體T13、第四電晶體T4、第九電晶體T9以及第十電晶體T10。第一控制信號S1[n]具有禁能電壓準位VGH而被禁能以關斷第六電晶體T6以及第八電晶體T8。發光信號EM[n]具有致能電壓準位VGL而被致能以導通第三電晶體T3。第二控制信號S2[N]具有禁能電壓準位VGH而被禁能以關斷第五電晶體T5以及第十一電晶體T11。此時，第三節點N3上的電壓被拉至參考電壓VDD與發光元件210的電壓差間的差值（即，電流電阻電壓降（IR Drop））。第三節點N3上的電壓變化量透過第一電容器C1被耦合至第一節點N1以導通第一電晶體T1並產生驅動電流。第一節點N1上的電壓可以被實現為下述公式（3）所示。公式（3）可參照公式（2）的相關說明，其中的VLED為發光元件210的電壓差。 公式（3）

應注意的是，在此期間P_EM的前期內，流經發光元件210的驅動電流隨著參考電壓VDD受到的IR Drop被補償至第三節點N3上，以減少驅動電流的誤差並提升亮度的均勻性。此時，發光元件210可操作於最高發光效率點，以節省功率消耗。此外，驅動電流具有固定大小的電流值，並且前述的電流值相關於參考電壓VREF以及VREF2間的差值。

接續上述的說明，調變信號VSWEEP具有部分的三角脈波以逐漸導通第十二電晶體T12。前述部分的三角脈波為禁能電壓準位VSWEEP_H至電壓準位VSWEEP_M間的線性波型，以使第五節點N5上的電壓逐漸下降。第五節點N5上的電壓變化量透過第三電容器C3被耦合至第四節點N4以關斷第七電晶體T7。發光信號EM[n]的電壓變化量透過第二電容器C2被耦合至第二節點N2以導通第二電晶體T2，以輸出驅動電流至發光元件210。

如圖3以及圖4D所示，在發光階段的期間P_EM的第二期間內（即，時間t3-1至t4），與前述的第一期間的差異為調變信號VSWEEP具有另一部分的三角脈波以完全導通第十二電晶體T12。前述另一部分的三角脈波為電壓準位VSWEEP_M至致能電壓準位VSWEEP_L間的線性波型，以使第五節點N5上的電壓更加逐漸下降。第五節點N5上的電壓變化量透過第三電容器C3被耦合至第四節點N4以導通第七電晶體T7。此時，第二節點N2上的電壓被拉至參考電壓VREF以關斷第二電晶體T2，以切斷輸出至發光元件210的驅動電流。

在本實施例中，調變信號VSWEEP能夠控制在發光階段的期間P_EM內何時導通第十二電晶體T12，以進一步控制何時切斷驅動電流。也就是說，調變信號VSWEEP能夠控制發光元件210的發光時間以準確地調整灰階值。

關於畫素電路200A在關斷階段的期間P_TF內的操作細節，請同時參照圖3以及圖4E。在時間t4，發光信號EM[n]以及調變信號VSWEEP分別產生上升緣，並且開始關斷階段。在時間t5，第一圖像框週期F1被切換至第二圖像框週期F2。在時間t6，在第二圖像框週期F2中，結束關斷階段。

詳細而言，在關斷階段的期間P_TF內（即，時間t4至t6），後級第一控制信號S1[n+1]具有禁能電壓準位VGH而被禁能以關斷第十三電晶體T13、第四電晶體T4、第九電晶體T9以及第十電晶體T10。發光信號EM[n]具有禁能電壓準位VGH而被禁能以關斷第三電晶體T3。調變信號VSWEEP具有禁能電壓準位VSWEEP_H而被禁能以關斷第十二電晶體T12。第一控制信號S1[n]具有禁能電壓準位VGH而被禁能以關斷第六電晶體T6以及第八電晶體T8。第二控制信號S2[N]具有禁能電壓準位VGH而被禁能以關斷第五電晶體T5以及第十一電晶體T11。此時，第四節點N4上的電壓維持在前一期間P_EM的電壓以導通第七電晶體T7。第二節點N2上的電壓維持在參考電壓VREF以關斷第二電晶體T2。

圖5是依據本發明另一實施例所繪示的畫素電路的電路圖。請參考圖5，畫素電路500所包括的發光元件510、電流源520、開關530、重置電路540、第一驅動電路550以及第二驅動電路560可以參照畫素電路100及200A的相關說明並且加以類推，故在此不另重述。

發光元件510的第一端（即，陰極端）耦接開關530。發光元件510的第二端（即，陽極端）接收參考電壓VDD。

電流源520可包括第一電晶體T1（即，驅動電晶體）。在本實施例中，第一電晶體T1可例如是以PMOSFET來被實現。第一電晶體T1的控制端（即，閘極端）在第一節點N1上耦接第一驅動電路550。第一電晶體T1的第一端（即，源極端）耦接第三節點N3。第一電晶體T1的第二端（即，汲極端）接收參考電壓VSS。

開關530可包括第二電晶體T2。在本實施例中，第二電晶體T2可例如是以PMOSFET來被實現。第二電晶體T2的控制端（即，閘極端）在第二節點N2上耦接第一驅動電路550以及第二驅動電路560。第二電晶體T2的第一端（即，源極端）耦接發光元件510的第一端（即，陰極端）。第二電晶體T2的第二端（即，汲極端）在第三節點N3上耦接第一電晶體T1的第一端（即，源極端）、第一驅動電路550以及重置電路540。

第一驅動電路550可包括第三電晶體T3至第五電晶體T5以及第一電容器C1至第二電容器C2。在本實施例中，第三電晶體T3可例如是以NMOSFET來被實現。第四電晶體T4以及第五電晶體T5可例如是以PMOSFET來被實現。第三電晶體T3的控制端（即，閘極端）接收發光信號EM[n]。第三電晶體T3的第一端（即，源極端）接收參考電壓VREF2。第三電晶體T3的第二端（即，汲極端）耦接第四節點N4。第四電晶體T4的控制端（即，閘極端）耦接第二節點N2。第四電晶體T4的第一端（即，源極端）在第四節點N4上耦接第三電晶體T3的第二端（即，汲極端）。第四電晶體T4的第二端（即，汲極端）耦接第一節點N1。

接續上述的說明，第五電晶體T5的控制端（即，閘極端）接收第一控制信號S1[n]。第五電晶體T5的第一端（即，源極端）耦接第一節點N1。第五電晶體T5的第二端（即，汲極端）接收參考電壓VREF。第一電容器C1的第一端以及第二電容器C2的第一端皆耦接第三節點N3。第一電容器C1的第二端耦接第四節點N4。第二電容器C2的第二端接收參考電壓VREF。

第二驅動電路560可包括第六電晶體T6至第十一電晶體T11以及第三電容器C3。在本實施例中，第六電晶體T6、第七電晶體T7、第八電晶體T8以及第十電晶體T10可例如是以NMOSFET來被實現。第九電晶體T9以及第十一電晶體T11可例如是以PMOSFET來被實現。第六電晶體T6的控制端（即，閘極端）耦接第五節點N5。第六電晶體T6的第一端（即，源極端）接收參考電壓VREF2。第六電晶體T6的第二端（即，汲極端）耦接第二節點N2。第七電晶體T7的控制端（即，閘極端）接收發光信號EM[n]。第七電晶體T7的第一端（即，源極端）耦接第二節點N2。第七電晶體T7的第二端（即，汲極端）接收參考電壓VREF3。第八電晶體T8的控制端（即，閘極端）接收發光信號EM[n]。第八電晶體T8的第一端（即，源極端）接收參考電壓VREF2。第八電晶體T8的第二端（即，汲極端）在第五節點N5上耦接第六電晶體T6的控制端（即，閘極端）。第九電晶體T9的控制端（即，閘極端）接收調變信號VSWEEP。第九電晶體T9的第一端（即，源極端）耦接第五節點N5。第九電晶體T9的第二端（即，汲極端）耦接第六節點N6。

接續上述的說明，第三電容器C3的第一端在第六節點N6上耦接第九電晶體T9的第二端（即，汲極端）。第三電容器C3的第二端接收參考電壓VREF2。第十電晶體T10的控制端（即，閘極端）接收發光信號EM[n]。第十電晶體T10的第一端（即，源極端）耦接第六節點N6。第十電晶體T10的第二端（即，汲極端）耦接第十一電晶體T11的第一端（即，源極端）。第十一電晶體T11的控制端（即，閘極端）接收資料信號VDATA。第十一電晶體T11的第二端（即，汲極端）接收後級第一控制信號S1[n+1]。

在本實施例中，第九電晶體T9與第十一電晶體T11互相匹配。具體來說，第九電晶體T9與第十一電晶體T11具有相同尺寸、臨界電壓值以及其他電晶體相關參數。

重置電路540可包括第十二電晶體T12以及第十三電晶體T13。在本實施例中，第十二電晶體T12以及第十三電晶體T13可例如是以PMOSFET來被實現。第十二電晶體T12的控制端（即，閘極端）接收第二控制信號S2[n]。第十二電晶體T12的第一端（即，源極端）耦接第三節點N3。第十二電晶體T12的第二端（即，汲極端）接收參考電壓VREF3。第十三電晶體T13的控制端（即，閘極端）接收第二控制信號S2[n]。第十三電晶體T13的第一端（即，源極端）耦接第一節點N1。第十三電晶體T13的第二端（即，汲極端）接收參考電壓VREF3。

在一些實施例中，這些電晶體T1至T13可例如是以另一種型態的金氧半場效電晶體來被實現，例如圖5所示的PMOSFET被替換為NMOSFET，且NMOSFET被替換為PMOSFET。在一些實施例中的信號反向於本實施例中對應的信號。

圖6是依據本發明圖5實施例所繪示的畫素電路的動作示意圖。圖7A至圖7F是依據本發明圖6實施例所繪示的畫素電路的動作示意圖。在圖6中，橫軸為畫素電路500的操作時間，縱軸為電壓值。

關於畫素電路500在重置階段的期間P_RT內的操作細節，請同時參照圖6以及圖7A。在時間t1，在第一圖像框週期F1中，第二控制信號S2[N]產生上升緣以由致能電壓準位VGL被拉至禁能電壓準位VG，並且開始重置階段。在時間t2，第一圖像框週期F1被切換至第二圖像框週期F2。在時間t3，結束重置階段。

詳細而言，在重置階段的期間P_RT內（即，時間t1至t3），第二控制信號S2[N]具有禁能電壓準位VGH而被禁能以關斷第十二電晶體T12以及第十三電晶體T13。發光信號EM[n]具有致能電壓準位VGH而被致能以導通第三電晶體T3、第七電晶體T7、第八電晶體T8以及第十電晶體T10，以使第四節點N4上的電壓被拉至參考電壓VREF2，第二節點N2上的電壓被拉至參考電壓VREF3，並且第五節點N5上的電壓被拉至參考電壓VREF2。由於第二節點N2上的電壓被拉至參考電壓VREF3，第二電晶體T2被關斷以避免發光元件510發光，並且第四電晶體T4被關斷。由於第五節點N5上的電壓被拉至參考電壓VREF2，第六電晶體T6被關斷。資料信號VDATA（未繪示於圖6）具有致能電壓準位VGL而被致能以導通第十一電晶體T11，以使第六節點N6上的電壓為電壓準位VGH與第十電晶體T10的臨界電壓值間的差值。調變信號VSWEEP具有禁能電壓準位VSWEEP_H而被禁能以關斷第九電晶體T9。第一控制信號S1[n]具有禁能電壓準位VGH而被禁能以關斷第五電晶體T5。此時，第一電晶體T1被關斷。

關於畫素電路500在補償階段的期間P_CT內的操作細節，請同時參照圖6以及圖7B。在時間t3，第一控制信號S1[n]產生下降緣以由禁能電壓準位VGH被拉至致能電壓準位VGL，並且開始補償階段。在時間t4，結束補償階段。

詳細而言，在補償階段的期間P_CT內（即，時間t3至t4），第二控制信號S2[N]具有禁能電壓準位VGH而被禁能以關斷第十二電晶體T12以及第十三電晶體T13。發光信號EM[n]具有致能電壓準位VGH而被致能以導通第三電晶體T3、第七電晶體T7、第八電晶體T8以及第十電晶體T10，以使第四節點N4上的電壓被拉至參考電壓VREF2，第二節點N2上的電壓被拉至參考電壓VREF3，並且第五節點N5上的電壓被拉至參考電壓VREF2。由於第二節點N2上的電壓被拉至參考電壓VREF3，第二電晶體T2以及第四電晶體T4被關斷。由於第五節點N5上的電壓被拉至參考電壓VREF2，第六電晶體T6被關斷。資料信號VDATA具有致能電壓準位VGL而被致能以導通第十一電晶體T11。調變信號VSWEEP具有禁能電壓準位VSWEEP_H而被禁能以關斷第九電晶體T9。第一控制信號S1[n]具有致能電壓準位VGL而被致能以導通第五電晶體T5，以使第一節點N1上的電壓被拉至參考電壓VREF。由於第一節點N1上的電壓被拉至參考電壓VREF，第一電晶體T1被導通而操作為源極隨耦器（Source follower）。此時，第三節點N3上的電壓可以被實現為下述公式（4）所示。公式（4）中的VN3為第三節點N3上的電壓，VTH_T1為第一電晶體T1的臨界電壓值。 公式（4）

應注意的是，透過第一電晶體T1操作為源極隨耦器，第一電晶體T1的臨界電壓值（即，公式（4）中的VTH_T1）被補償至第三節點N3上，以確保在同一灰階下的發光時間一致而使發光亮度一致。

關於畫素電路500在資料寫入階段的期間P_DT內的操作細節，請同時參照圖6以及圖7C。在時間t4，後級第一控制信號S1[n+1]產生下降緣，並且開始補償階段。在時間t5，結束資料寫入階段。

在資料寫入階段的期間P_DT內（即，時間t4至t5），畫素電路500的操作可以參照畫素電路500在重置階段的期間P_RT的操作。不同的是，第六節點N6上的電壓逐漸被放電至特定電壓值，並可以被實現為下述公式（5）所示。公式（5）中的VN6為第六節點N6上的電壓，VTH_T11為十一電晶體T11的臨界電壓值。 公式（5）

應注意的是，由於第九電晶體T9與第十一電晶體T11具有相同的臨界電壓值，因此第九電晶體T9的臨界電壓值（即，公式（5）中的VTH_T11）被補償至第六節點N6上，以提升補償精準度，並能夠精簡第二驅動電路560（即，PWM電路）的架構。

關於畫素電路500在發光階段的期間P_EM內的操作細節，請同時參照圖6以及圖7D、7E。在時間t5，第一控制信號S1[n]產生上升緣，發光信號EM[n]產生下降緣，調變信號VSWEEP開始產生三角脈波以由禁能電壓準位VSWEEP_H線性地被拉至致能電壓準位VSWEEP_L，並且開始發光階段。在時間t6，結束發光階段。

在本實施例中，發光階段的期間P_EM可被分為第一期間（時間t5至t5-1）以及第二期間（時間t5-1至t6）。在時間t5-1，調變信號VSWEEP具有電壓準位VSWEEP_M以切換第九電晶體T9的導通狀態（例如是導通切換至關斷）。

詳細而言，如圖6以及圖7D所示，在發光階段的期間P_EM的第一期間內（即，時間t5至t5-1），第二控制信號S2[N]具有禁能電壓準位VGH而被禁能以關斷第十二電晶體T12以及第十三電晶體T13。發光信號EM[n]具有禁能電壓準位VGL而被禁能以關斷第三電晶體T3、第七電晶體T7、第八電晶體T8以及第十電晶體T10。資料信號VDATA具有禁能電壓準位VGH而被禁能以關斷第十一電晶體T11。第一控制信號S1[n]具有禁能電壓準位VGH而被禁能以關斷第五電晶體T5。此時，第二電晶體T2以及第一電晶體T1被關斷。

接續上述的說明，調變信號VSWEEP具有部分的三角脈波以逐漸導通第九電晶體T9。前述部分的三角脈波為禁能電壓準位VSWEEP_H至電壓準位VSWEEP_M間的線性波型，以使第五節點N5上的電壓逐漸被拉至第六節點N6上的電壓。此時，第六電晶體T6被關斷。

如圖6以及圖7E所示，在發光階段的期間P_EM的第二期間內（即，時間t5-1至t6），與前述的第一期間的差異為調變信號VSWEEP具有另一部分的三角脈波以完全導通第九電晶體T9。前述另一部分的三角脈波為電壓準位VSWEEP_M至致能電壓準位VSWEEP_L間的線性波型，以使第五節點N5上的電壓被拉至第六節點N6上的電壓（即，公式（5）所示的電壓）。

應注意的是，當第九電晶體T9被完全導通時，第五節點N5與第六節點N6透過電荷分享（charge sharing）可快速導通第六電晶體T6。據此，被導通的第六電晶體T6能夠避免受到第六電晶體T6的臨界電壓值的影響而快速地操作於線性區，以使第二節點N2上的電壓被拉至參考電壓VREF2而達到快速抬升電壓的效果，以加快驅動發光元件510的時間。

由於第二節點N2上的電壓被拉至參考電壓VREF2，第二電晶體T2被導通，以使第三節點N3上的電壓為電壓準位VDD與發光元件510的電壓差間的差值。此外，第四電晶體T4被導通。第三節點N3上的電壓變化量透過第一電容器C1被耦合至第四節點N4以導通第七電晶體T7。此時，第一節點N1與第四節點N4具有相同電壓，以使第一電晶體T1被導通以輸出驅動電流至發光元件510。

應注意的是，透過第二節點N2上的電壓可以同時導通第二電晶體T2以及第四電晶體T4，並透過電容耦合現象來導通第一電晶體T1，能夠快速輸出驅動電流以驅動發光元件510。

此時，第一節點N1上電壓可以被實現為下述公式（6）所示。公式（6）中的VN1為第一節點N1上的電壓，VTH_T1為第一電晶體T1的臨界電壓值，VLED為發光元件510的電壓差。 公式（6）

在此期間P_EM的後期內，流經發光元件510的驅動電流隨著參考電壓VDD受到的IR Drop被補償至第一節點N1上，以減少驅動電流的誤差並提升亮度的均勻性。此時，發光元件510可操作於最高發光效率點，以節省功率消耗。此外，驅動電流具有固定大小的電流值，並且前述的電流值相關於參考電壓VREF以及VREF2間的差值。

在本實施例中，調變信號VSWEEP能夠控制在發光階段的期間P_EM內何時導通第六電晶體T6以透過第二節點N2上的電壓同時導通第二電晶體T2以及第四電晶體T4，以進一步控制何時輸出驅動電流。也就是說，調變信號VSWEEP能夠控制發光元件510的發光時間以準確地調整灰階值。

關於畫素電路500在關斷階段的期間P_TF內的操作細節，請同時參照圖6以及圖7F。在時間t6，第二控制信號S2[N] 產生下降緣，發光信號EM[n]以及調變信號VSWEEP分別產生上升緣，並且開始關斷階段。在時間t7，第二控制信號S2[N]產生上升緣，並且結束關斷階段。

詳細而言，在關斷階段的期間P_TF內（即，時間t6至t7），第二控制信號S2[N]具有致能電壓準位VGL而被致能以導通第十二電晶體T12以及第十三電晶體T13，以使第三節點N3上的電壓被拉至參考電壓VREF3，並且第一節點N1上的電壓被拉至參考電壓VREF3。由於第一節點N1上的電壓被拉至參考電壓VREF3，第一電晶體T1被關斷。發光信號EM[n]具有致能電壓準位VGH而被致能以導通第三電晶體T3、第七電晶體T7、第八電晶體T8以及第十電晶體T10，以使第四節點N4上的電壓被拉至參考電壓VREF2，第二節點N2上的電壓被拉至參考電壓VREF3，並且第五節點N5上的電壓被拉至參考電壓VREF2。由於第二節點N2上的電壓被拉至參考電壓VREF3，第二電晶體T2以及第四電晶體T4被關斷。由於第五節點N5上的電壓被拉至參考電壓VREF2，第六電晶體T6被關斷。資料信號VDATA具有致能電壓準位VGL而被致能以導通第十一電晶體T11。調變信號VSWEEP具有禁能電壓準位VSWEEP_H而被禁能以關斷第九電晶體T9。第一控制信號S1[n]具有禁能電壓準位VGL而被禁能以關斷第五電晶體T5。

圖8是依據本發明一實施例所繪示的顯示面板的方塊圖。請參考圖8，顯示面板80包括畫素陣列810以及控制電路820。控制電路820耦接畫素陣列810。控制電路820可提供多個參考電壓及控制信號至畫素陣列810。前述的電壓及信號可包括參考電壓VDD、VSS、VREF、VREF2及VREF3、調變信號VSWEEP及信號S1[n]、S1[n+1]、S2[n]、EM[n]及VDATA。

在本實施例中，畫素陣列810可包括以陣列排列的多個畫素電路800。各個畫素電路800可以參照畫素電路100的相關說明並且加以類推，故在此不另重述。

綜上所述，本發明實施例的畫素電路以及顯示面板可以透過PAM電路（即，第一驅動電路）以及PWM電路（即，第二驅動電路）分別控制驅動電流的大小與輸出時間，以準確地控制發光亮度，而能夠提高亮度的一致性並且降低操作時的消耗功率。在部分實施例中，透過PWM電路中相互匹配的電晶體進行補償能夠提升補償精準度以增加亮度的均勻性，並能夠精簡PWM電路的配置。在部分實施例中，透過對電流源（即，驅動電晶體）的臨界電壓值進行補償能夠提升補償精準度以增加亮度的均勻性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200A、200B、500、800:畫素電路 110、210、510:發光元件 120、220、520:電流源 130、230、530:開關 140、240、540:重置電路 150、250、550:第一驅動電路 160、260、560:第二驅動電路 261:調變電路 80:顯示面板 810:畫素陣列 820:控制電路 C1~C4:電容器 EM[n]:發光信號 F1~F2:圖像框週期 N1~N6:節點 P_RT、P_CT、P_EM、P_TF、P_DT:期間 S1[n]:第一控制信號 S1[n+1]:後級第一控制信號 S2[n]:第二控制信號 T1~T13:電晶體 t1~t7:時間 VDATA:資料信號 VDD、VSS、VREF~VREF3、VH、VL:參考電壓 VGH、VGL、VSWEEP_H、VSWEEP_M、VSWEEP_L:電壓準位 VSWEEP:調變信號

圖1是依據本發明一實施例所繪示的畫素電路的方塊圖。 圖2A是依據本發明一實施例所繪示的畫素電路的電路圖。 圖2B是依據本發明一實施例所繪示的畫素電路的電路圖。 圖3是依據本發明圖2A實施例所繪示的畫素電路的動作示意圖。 圖4A至圖4E是依據本發明圖3實施例所繪示的畫素電路的動作示意圖。 圖5是依據本發明另一實施例所繪示的畫素電路的電路圖。 圖6是依據本發明圖5實施例所繪示的畫素電路的動作示意圖。 圖7A至圖7F是依據本發明圖6實施例所繪示的畫素電路的動作示意圖。 圖8是依據本發明一實施例所繪示的顯示面板的方塊圖。

100:畫素電路

110:發光元件

120:電流源

130:開關

140:重置電路

150:第一驅動電路

160:第二驅動電路

VDD、VSS、VREF、VREF2:參考電壓

VSWEEP:調變信號

Claims (11)

1. 一種畫素電路，包括： 一發光元件； 一電流源以及一開關，串接在該發光元件與一第一參考電壓間； 一重置電路，與該電流源以及該開關串接在該發光元件與該第一參考電壓間； 一第一驅動電路，耦接該電流源以及該開關，用以基於一第二參考電壓以及一第三參考電壓來輸出一控制信號至該電流源，其中該電流源用以根據該控制信號產生一驅動電流；以及 一第二驅動電路，耦接該開關或者透過該第一驅動電路耦接該開關，用以根據一調變信號來控制該開關的導通與否， 其中該電流源包括： 一第一電晶體，具有控制端在一第一節點上耦接該第一驅動電路， 其中該開關包括： 一第二電晶體，具有控制端在一第二節點上耦接該第一驅動電路以及該第二驅動電路，該第二電晶體的第一端耦接該發光元件的第一端，該第二電晶體的第二端在一第三節點上耦接該第一電晶體的第一端、該第一驅動電路以及該重置電路， 其中該第一電晶體的第二端接收該第一參考電壓，並且該發光元件的第二端接收一第四參考電壓。
2. 如請求項1所述的畫素電路，其中該第一驅動電路包括： 一第三電晶體，具有控制端接收一發光信號，該第三電晶體的第一端接收該第三參考電壓； 一第四電晶體，具有控制端耦接該第二節點，該第四電晶體的第一端在一第四節點上耦接該第三電晶體的第二端，該第四電晶體的第二端耦接該第一節點； 一第五電晶體，具有控制端接收一第一控制信號，該第五電晶體的第一端耦接該第一節點，該第五電晶體的第二端接收該第二參考電壓； 一第一電容器，具有第一端耦接該第三節點，該第一電容器的第二端耦接該第四節點；以及 一第二電容器，具有第一端耦接該第三節點，該第二電容器的第二端接收該第二參考電壓。
3. 如請求項2所述的畫素電路，其中該第二驅動電路包括： 一第六電晶體，具有第一端接收該第三參考電壓，該第六電晶體的第二端耦接該第二節點； 一第七電晶體，具有控制端接收該發光信號，該第七電晶體的第一端耦接該第二節點，該第七電晶體的第二端接收一第七參考電壓； 一第八電晶體，具有控制端接收該發光信號，該第八電晶體的第一端接收該第三參考電壓，該第八電晶體的第二端在一第五節點上耦接該第六電晶體的控制端； 一第九電晶體，具有控制端接收該調變信號，該第九電晶體的第一端耦接該第五節點； 一第三電容器，具有第一端在一第六節點上該第九電晶體的第二端，該第三電容器的第二端接收該第三參考電壓； 一第十電晶體，具有控制端接收該發光信號，該第十電晶體的第一端耦接該第六節點；以及 一第十一電晶體，具有控制端接收一資料信號，該第十一電晶體的第一端耦接該第十電晶體的第二端，該第十一電晶體的第二端接收一後級第一控制信號。
4. 如請求項3所述的畫素電路，其中該第九電晶體與該第十一電晶體互相匹配。
5. 如請求項4所述的畫素電路，其中該重置電路包括： 一第十二電晶體，具有控制端接收一第二控制信號，該第十二電晶體的第一端耦接該第三節點，該第十二電晶體的第二端接收該第七參考電壓；以及 一第十三電晶體，具有控制端接收該第二控制信號，該第十三電晶體的第一端耦接該第一節點，該第十三電晶體的第二端接收該第七參考電壓。
6. 如請求項5所述的畫素電路，其中在一重置階段的期間內，該第二控制信號被禁能以關斷該第十二電晶體以及該第十三電晶體，該發光信號被致能以導通該第三電晶體、該第七電晶體、該第八電晶體以及該第十電晶體，該資料信號被致能以導通該第十一電晶體，該調變信號被禁能以關斷該第九電晶體，該第一控制信號被禁能以關斷該第五電晶體，該第四電晶體被關斷，該第六電晶體被關斷，該第二電晶體以及該第一電晶體被關斷。
7. 如請求項6所述的畫素電路，其中在一補償階段以及一資料寫入的期間內，該第二控制信號被禁能以關斷該第十二電晶體以及該第十三電晶體，該發光信號被致能以導通該第三電晶體、該第七電晶體、該第八電晶體以及該第十電晶體，該資料信號被致能以導通該第十一電晶體，該調變信號被禁能以關斷該第九電晶體，該第一控制信號被致能以導通該第五電晶體，該第四電晶體被關斷，該第六電晶體被關斷，該第二電晶體被關斷，並且該第一電晶體被導通。
8. 如請求項7所述的畫素電路，其中在一發光階段的第一期間內，該第二控制信號被禁能以關斷該第十二電晶體以及該第十三電晶體，該發光信號被禁能以關斷該第三電晶體、該第七電晶體、該第八電晶體以及該第十電晶體，該資料信號被禁能以關斷該第十一電晶體，該調變信號具有部分的三角脈波以逐漸導通該第九電晶體，該第一控制信號被禁能以關斷該第五電晶體，該第六電晶體被關斷，該第二電晶體以及該第一電晶體被關斷。
9. 如請求項8所述的畫素電路，其中在該發光階段的第二期間內，該第二控制信號被禁能以關斷該第十二電晶體以及該第十三電晶體，該發光信號被禁能以關斷該第三電晶體、該第七電晶體、該第八電晶體以及該第十電晶體，該資料信號被禁能以關斷該第十一電晶體，該調變信號具有部分的三角脈波以完全導通該第九電晶體，該第一控制信號被禁能以關斷該第五電晶體，該第六電晶體被導通，該第二電晶體以及該第一電晶體被導通以輸出該驅動電流至該發光元件。
10. 如請求項9所述的畫素電路，其中在一關斷階段的期間內，該第二控制信號被致能以導通該第十二電晶體以及該第十三電晶體，該發光信號被致能以導通該第三電晶體、該第七電晶體、該第八電晶體以及該第十電晶體，該資料信號被致能以導通該第十一電晶體，該調變信號被禁能以關斷該第九電晶體，該第一控制信號被禁能以關斷該第五電晶體，該第二電晶體以及該第一電晶體被關斷。
11. 一種顯示面板，包括： 一畫素陣列，包括多個如請求項1所述之畫素電路；以及 一控制電路，耦接該畫素陣列，用以提供該第一參考電壓、該第二參考電壓、該第三參考電壓以及該調變信號至該畫素陣列。

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