CN114241976A - 像素电路及显示面板 - Google Patents

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CN114241976A CN202111545710.9A CN202111545710A CN114241976A CN 114241976 A CN114241976 A CN 114241976A CN 202111545710 A CN202111545710 A CN 202111545710A CN 114241976 A CN114241976 A CN 114241976A
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Abstract

本申请公开了一种像素电路及显示面板，该像素电路包括驱动晶体管T2、脉幅驱动模块以及脉宽驱动模块，通过脉幅驱动模块于一帧中高灰阶显示时驱动驱动晶体管T2，可以于高灰阶显示时避免分频过多；以及脉宽驱动模块于一帧中低灰阶显示时驱动驱动晶体管T2，可以于低灰阶显示时提高发光效率且避免显示不均。

Description

像素电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。
背景技术
随着显示技术的迅速发展，显示驱动技术也成为开发的重点之一，其中，显示驱动技术常见的有两种：PAM(Pulse Amplitude Modulation，脉冲幅度调制)与PWM(PulseWidth Modulation，脉冲宽度调制)，具体如下：
如图1所示的PAM驱动技术通过控制电流(I)大小实现不同亮度(Lv)，其优点在于控制方式简单；缺点在于低灰阶即低电流时，发光器件的发光效率低，能耗较高，且小电流时发光器件的亮度均一性较差，容易出现麻点现象。
如图2所示的PWM驱动技术在保持发光电流不变的情况下，通过控制发光电流流经发光器件的时间即发光时间来实现不同亮度，例如，在第一子场1SBF至第八子场8SBF的过程中，每场的灰阶数从1依次递增至2、4、8、16、32、64以及128，对应地，发光时间也越来越长，控制发光时间的控制信号需要的分频数也在不断增加，其优点在于发光器件的发光效率较高，显示均一性也好，但由于需要通过分频方式(在同一帧中不同的子场需要配置不同的发光时间)来控制显示时间，显示的分辨率越高，灰阶数也需要越多，要求芯片(IC)输出的控制信号的频率也越高，如此将会导致该芯片也越难以支持这种驱动模式。
鉴于上述分析，有必要提出一种新的驱动技术，以改善低灰阶时发光效率较低和显示不均、以及高灰阶时需要进行较多分频。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
发明内容
本申请提供一种像素电路及显示面板，以缓解低灰阶显示时存在的发光效率低和显示不均，以及高灰阶显示时需要进行较多分频的技术问题。
第一方面，本申请提供一种像素电路，其包括驱动晶体管T2、脉幅驱动模块以及脉宽驱动模块，脉幅驱动模块与驱动晶体管T2的栅极电性连接，用于一帧中高灰阶显示时驱动驱动晶体管T2；脉宽驱动模块与驱动晶体管T2的栅极电性连接，用于一帧中低灰阶显示时驱动驱动晶体管T2。
在其中一些实施方式中，驱动晶体管T2的源极/漏极中的一个用于接入电源正信号，电源正信号处于第一电位时，脉幅驱动模块写入数据信号至驱动晶体管T2的栅极，且脉幅驱动模块初始化驱动晶体管T2的源极/漏极中的另一个电位。
在其中一些实施方式中，数据信号处于第三电位且电源正信号处于第一电位时，脉宽驱动模块写入数据信号；且脉宽驱动模块在像素电路的发光阶段中降低驱动晶体管T2的栅极电位。
在其中一些实施方式中，数据信号处于第四电位时，脉幅驱动模块写入数据信号至驱动晶体管T2的栅极；且电源正信号处于第二电位时，像素电路工作于发光阶段；其中，第一电位低于第二电位；第三电位低于第四电位。
在其中一些实施方式中，像素电路还包括一数据线，脉幅驱动模块包括晶体管T1，晶体管T1的源极/漏极中的一个与数据线电性连接，晶体管T1的栅极用于接入脉幅控制信号，晶体管T1的源极/漏极中的另一个与驱动晶体管T2的栅极电性连接。
在其中一些实施方式中，脉幅驱动模块还包括晶体管T3，晶体管T3的源极/漏极中的一个用于接入第一参考信号，晶体管T3的栅极用于接入脉幅控制信号，晶体管T3的源极/漏极中的另一个与驱动晶体管T2的源极/漏极中的另一个电性连接。
在其中一些实施方式中，脉宽驱动模块包括晶体管T5、晶体管T4以及电容C2，晶体管T5的源极/漏极中的一个与数据线电性连接，晶体管T5的栅极用于接入脉宽控制信号；晶体管T4的源极/漏极中的一个用于接入第二参考信号，晶体管T4的栅极与晶体管T5的源极/漏极中的另一个电性连接，晶体管T4的源极/漏极中的另一个与驱动晶体管T2的栅极电性连接；电容C2的一端与晶体管T4的栅极电性连接，电容C2的另一端用于接入三角波控制信号。
在其中一些实施方式中，像素电路还包括电容C1和发光器件D1，电容C1的一端与驱动晶体管T2的栅极电性连接，电容C1的另一端与驱动晶体管T2的源极/漏极中的另一个电性连接；发光器件D1的阳极与驱动晶体管T2的源极/漏极中的另一个电性连接，发光器件D1的阴极用于接入电源负信号。
在其中一些实施方式中，电源负信号的电位与第一参考信号的电位和/或第二参考信号的电位相同。
第二方面，本申请提供一种显示面板，其包括上述任一实施方式中的像素电路。
本申请提供的像素电路及显示面板，通过脉幅驱动模块于一帧中高灰阶显示时驱动驱动晶体管T2，可以于高灰阶显示时避免分频过多；以及脉宽驱动模块于一帧中低灰阶显示时驱动驱动晶体管T2，可以于低灰阶显示时提高发光效率且避免显示不均。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为传统PAM驱动方式下电流与亮度的关系示意图。
图2为传统PWM驱动方式下灰阶数与分频数的关系示意图。
图3为本申请实施例提供的像素电路的结构示意图。
图4为图3中所示像素电路的时序示意图。
图5为本申请实施例提供的P点电位VP与Q点电位VQ的关系示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
有鉴于上述提及的低灰阶显示时存在的发光效率低和显示不均，以及高灰阶显示时需要进行较多分频的技术问题，本实施例提供了一种像素电路，请参阅图3至图5，如图3所示，该像素电路包括驱动晶体管T2、脉幅驱动模块10以及脉宽驱动模块20，脉幅驱动模块10与驱动晶体管T2的栅极电性连接，用于一帧中高灰阶显示时驱动驱动晶体管T2；脉宽驱动模块20与驱动晶体管T2的栅极电性连接，用于一帧中低灰阶显示时驱动驱动晶体管T2。
可以理解的是，本实施例提供的像素电路，通过脉幅驱动模块10于一帧中高灰阶显示时驱动驱动晶体管T2，可以于高灰阶显示时避免分频过多；以及脉宽驱动模块20于一帧中低灰阶显示时驱动驱动晶体管T2，可以于低灰阶显示时提高发光效率且避免显示不均。
在其中一个实施例中，像素电路还包括一数据线DL，脉幅驱动模块10包括晶体管T1，晶体管T1的源极/漏极中的一个与数据线DL电性连接，晶体管T1的栅极用于接入脉幅控制信号SPAM，晶体管T1的源极/漏极中的另一个与驱动晶体管T2的栅极电性连接。
可以理解的是，在本实施例中，脉幅控制信号SPAM可以实时选通数据线DL中传输的数据信号Data至驱动晶体管T2的栅极，以在一帧中高灰阶显示时驱动驱动晶体管T2，可以于高灰阶显示时避免分频过多。
在其中一个实施例中，脉幅驱动模块10还包括晶体管T3，晶体管T3的源极/漏极中的一个用于接入第一参考信号Vref2，晶体管T3的栅极用于接入脉幅控制信号SPAM，晶体管T3的源极/漏极中的另一个与驱动晶体管T2的源极/漏极中的一个电性连接。
可以理解的是，在本实施例中，脉幅控制信号SPAM可以控制晶体管T3将驱动晶体管T2的源极/漏极中的一个的电位初始化至第一参考信号Vref2的电位，以提高每帧中发光亮度的精确性。其中，晶体管T1的沟道类型可以与晶体管T3的沟道类型一致，如此两者可以在同一信号的控制下同步导通或者关断，可以节省信号线或者信号的数量，简化像素电路的构造，提高开口率。
在其中一个实施例中，脉宽驱动模块20包括晶体管T5、晶体管T4以及电容C2，晶体管T5的源极/漏极中的一个与数据线DL电性连接，晶体管T5的栅极用于接入脉宽控制信号SPWM；晶体管T4的源极/漏极中的一个用于接入第二参考信号Vref1，晶体管T4的栅极与晶体管T5的源极/漏极中的另一个电性连接，晶体管T4的源极/漏极中的另一个与驱动晶体管T2的栅极电性连接；电容C2的一端与晶体管T4的栅极电性连接，电容C2的另一端用于接入三角波控制信号Sweep。
可以理解的是，在本实施例中，脉宽控制信号SPWM可以控制晶体管T5适时选通，以钳位节点P的电位至数据信号Data的第三电位，并在发光阶段中的低灰阶显示时，随着三角波控制信号Sweep的电压升高，晶体管T4打开，可以将节点Q的电位拉低至第二参考信号Vref1的电位，以关断驱动晶体管T2，可以提高低灰阶显示时的发光效率且避免显示不均。
在其中一个实施例中，像素电路还包括电容C1和发光器件D1，电容C1的一端与驱动晶体管T2的栅极电性连接，电容C1的另一端与驱动晶体管T2的源极电性连接；发光器件D1的阳极与驱动晶体管T2的源极电性连接，发光器件D1的阴极用于接入电源负信号VSS。
其中，发光器件D1可以为迷你发光二极管、微发光二极管以及有机发光二极管中的任一个。
在其中一个实施例中，驱动晶体管T2的漏极用于接入电源正信号VDD。
如图3和图4所示，上述像素电路于一帧中的工作过程可以包括写入阶段S10和发光阶段S20。
写入阶段S10：该写入阶段S10可以包括第一阶段S11和第二阶段S12。
其中，第一阶段S11：脉宽控制信号SPWM跳变为高电位，导通或者打开晶体管T5，通过数据信号Data于P点写入一个初始电位；接着，脉宽控制信号SPWM由高电位跳变为低电位，关断或者关闭晶体管T5，此后，晶体管T1、驱动晶体管T2、晶体管T3、晶体管T4以及晶体管T5均处于关断状态，发光器件D1亦无电流通过。
第二阶段S12：脉幅控制信号SPAM跳变为高电位，导通晶体管T1、晶体管T3，可以写入数据信号Data至Q点，以及写入第一参考信号Vref2至S点；随后，脉幅控制信号SPAM由高电位跳变为低电位，关断晶体管T1、晶体管T3，驱动晶体管T2在Q点与S点之间的压差VQS的作用下打开，此时，电源正信号VDD为低电位，所以，发光器件D1仍处于不发光状态。
发光阶段S20：该发光阶段S20可以包括第三阶段和第四阶段。
其中，第三阶段：电源正信号VDD由低电位跳变为高电位，发光器件D1开始发光；在此阶段中，可通过Q点与S点之间的压差VQS控制流经驱动晶体管T2的电流大小，从而控制发光器件D1的亮度，此为PAM驱动。
第四阶段，三角波控制信号Sweep的电压逐步提高，通过电容C2的耦合作用抬高P点电压，当升高到一定程度时打开晶体管T4，Q点电位被下拉至第二参考信号Vref1的电位，驱动晶体管T2关闭，发光器件D1不再发光；在此阶段中，通过P点的上述初始电位的大小可控制发光器件D1的发光时间，此为PWM驱动。
其中，电源正信号VDD具有第一电位和第二电位，第一电位低于第二电位，第一电位可以为零电位。
数据信号Data具有第三电位、第四电位以及第五电位，第三电位低于第四电位，第五电位位于第三电位与第四电位之间，且第五电位可以但不限于为零电位。其中，在第一阶段S11中，数据信号Data具有第三电位；在第二阶段S12中，数据信号Data具有第四电位；在发光阶段S20中，数据信号Data具有第五电位。
其中，第一参考信号Vref2、第二参考信号Vref1以及电源负信号VSS中的至少一个可以但不限于为零电位。也就是说，电源负信号VSS的电位与第一参考信号Vref2的电位和/或第二参考信号Vref1的电位相同；或者，第一参考信号Vref2、第二参考信号Vref1以及电源负信号VSS这三者可以共用同一传输线，如此可以减少像素电路所需的输入信号线的数量，有利于提高像素密度。
电源正信号VDD处于第一电位时，脉幅驱动模块10写入数据信号Data至驱动晶体管T2的栅极，且脉幅驱动模块10同时初始化驱动晶体管T2的源极电位。
数据信号Data处于第三电位且电源正信号VDD处于第一电位时，脉宽驱动模块20写入数据信号Data；且脉宽驱动模块20用于在像素电路的发光阶段中降低驱动晶体管T2的栅极电位。
数据信号Data处于第四电位时，脉幅驱动模块10写入数据信号Data至驱动晶体管T2的栅极；且电源正信号VDD于第一电位跳变至第二电位时，像素电路工作于发光阶段。
需要进行说明的是，在上述实施例中，晶体管T1、驱动晶体管T2、晶体管T3、晶体管T4以及晶体管T5采用的均为N沟道型薄膜晶体管，因此，上述各信号的波形如图4所示。在另一实施例中，基于本申请的发明构思，晶体管T1、驱动晶体管T2、晶体管T3、晶体管T4以及晶体管T5也可以均采用P沟道型薄膜晶体管，如此，上述对应信号的波形需要作出对应调整即可。同理，在另一实施例中，基于本申请的发明构思，晶体管T1、驱动晶体管T2、晶体管T3、晶体管T4以及晶体管T5也可以以COMS架构进行配置，即这些晶体管中可以既采用P沟道型薄膜晶体管，又采用P沟道型薄膜晶体管。同理，上述对应信号的波形也需要随之作出调整。
如图5所示的仿真波形，P点写入越来越高的初始电位VP时，随着三角波控制信号Sweep的电位上升，P点电位以相同速度上升，由于初始电位VP越来越高，P点电位上升至能够打开晶体管T4的时间也越来越短，从而对Q点电位VQ进行下拉的时间也越来越早，进而发光器件D1的发光时间也越来越短，如此可以更好地实现PWM驱动方式的功能；由于在该像素电路的工作过程中，已经用不到非常高频之讯号，因此，也不需要对应IC进行配置对应的高频讯号，减轻了对应IC的带载压力。
在其中一个实施例中，本实施例提供一种显示面板，其包括上述任一实施例中的像素电路。
可以理解的是，本实施例提供的显示面板，通过脉幅驱动模块10于一帧中高灰阶显示时驱动驱动晶体管T2，可以于高灰阶显示时避免分频过多；以及脉宽驱动模块20于一帧中低灰阶显示时驱动驱动晶体管T2，可以于低灰阶显示时提高发光效率且避免显示不均。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种像素电路，其特征在于，包括：
驱动晶体管T2；
脉幅驱动模块，与所述驱动晶体管T2的栅极电性连接，用于一帧中高灰阶显示时驱动所述驱动晶体管T2；以及
脉宽驱动模块，与所述驱动晶体管T2的栅极电性连接，用于所述一帧中低灰阶显示时驱动所述驱动晶体管T2。
2.根据权利要求1所述的像素电路，其特征在于，所述驱动晶体管T2的源极/漏极中的一个用于接入电源正信号，所述电源正信号处于第一电位时，所述脉幅驱动模块写入数据信号至所述驱动晶体管T2的栅极，且所述脉幅驱动模块初始化所述驱动晶体管T2的源极/漏极中的另一个电位。
3.根据权利要求2所述的像素电路，其特征在于，所述数据信号处于第三电位且所述电源正信号处于所述第一电位时，所述脉宽驱动模块写入所述数据信号，且所述脉宽驱动模块在所述像素电路的发光阶段中降低所述驱动晶体管T2的栅极电位。
4.根据权利要求3所述的像素电路，其特征在于，所述数据信号处于第四电位时，所述脉幅驱动模块写入所述数据信号至所述驱动晶体管T2的栅极；且所述电源正信号处于第二电位时，所述像素电路工作于所述发光阶段；
其中，所述第一电位低于所述第二电位；所述第三电位低于所述第四电位。
5.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括一数据线，所述脉幅驱动模块包括晶体管T1，所述晶体管T1的源极/漏极中的一个与所述数据线电性连接，所述晶体管T1的栅极用于接入脉幅控制信号，所述晶体管T1的源极/漏极中的另一个与所述驱动晶体管T2的栅极电性连接。
6.根据权利要求5所述的像素电路，其特征在于，所述脉幅驱动模块还包括晶体管T3，所述晶体管T3的源极/漏极中的一个用于接入第一参考信号，所述晶体管T3的栅极用于接入所述脉幅控制信号，所述晶体管T3的源极/漏极中的另一个与所述驱动晶体管T2的源极/漏极中的另一个电性连接。
7.根据权利要求6所述的像素电路，其特征在于，所述脉宽驱动模块包括：
晶体管T5，所述晶体管T5的源极/漏极中的一个与所述数据线电性连接，所述晶体管T5的栅极用于接入脉宽控制信号；
晶体管T4，所述晶体管T4的源极/漏极中的一个用于接入第二参考信号，所述晶体管T4的栅极与所述晶体管T5的源极/漏极中的另一个电性连接，所述晶体管T4的源极/漏极中的另一个与所述驱动晶体管T2的栅极电性连接；以及
电容C2，所述电容C2的一端与所述晶体管T4的栅极电性连接，所述电容C2的另一端用于接入三角波控制信号。
8.根据权利要求7所述的像素电路，其特征在于，所述像素电路还包括：
电容C1，所述电容C1的一端与所述驱动晶体管T2的栅极电性连接，所述电容C1的另一端与所述驱动晶体管T2的源极/漏极中的另一个电性连接；和
发光器件D1，所述发光器件D1的阳极与所述驱动晶体管T2的源极/漏极中的另一个电性连接，所述发光器件D1的阴极用于接入电源负信号。
9.根据权利要求8所述的像素电路，其特征在于，所述电源负信号的电位与所述第一参考信号的电位和/或所述第二参考信号的电位相同。
10.一种显示面板，其特征在于，包括如权利要求1至9任一项所述的像素电路。
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