CN116543810A - 用于初始化电阻式存储装置的方法和装置 - Google Patents

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Abstract

本发明公开用于初始化电阻式存储装置的方法和装置。该方法中，在电阻式随机存取存储单元的金属氧化物材料上施加第一电压以形成初始细丝，第一电压在限流成形操作中施加在金属氧化物材料上；以及执行多个循环以调节初始细丝，每个循环包括：执行一系列第一操作，以在金属氧化物材料上施加具有第一极性的第二电压，第一操作是使用前设置操作；执行一系列第二操作，以在金属氧化物材料上施加具有第二极性的第三电压，第二操作是使用前重置操作；验证第一或第二操作中的至少一个；以及当第一或第二操作中的至少一种失败时，执行附加循环以调节初始细丝，限流成形操作、使用前设置操作和使用前重置操作在电阻式随机存取存储单元的第一次使用之前执行。

Description

用于初始化电阻式存储装置的方法和装置
本申请是申请号为201780058313.4，申请日为2017年8月22日，发明名称为″用于初始化电阻式存储装置的技术″的专利申请的分案申请。
背景技术
非易失性存储器是即使在断电之后也可存储信息的一种类型的存储装置。非易失性存储(NVM)装置可以是只读存储器或随机存取存储器(RAM)，并且可使用各种技术。非易失性RAM的一个类别是电阻式RAM，包括诸如细丝电阻式随机存取存储(RRAM或ReRAM)单元、界面RRAM单元、磁阻式RAM(MRAM)单元、相变存储(PCM)单元(例如，包括锗、锑和碲的合金的硫属化合物)、忆阻器存储元件和可编程金属化单元(例如，导电桥接RAM(CBRAM)单元)的技术。用于双极型操作和单极型操作两者的包含金属氧化物电解质装置的RRAM单元由于操作时间短和低功率性能而是用于嵌入式应用和独立应用的有前途的非易失性存储装置。然而，RRAM单元可在存储阵列中表现出大的电阻变化，诸如从千位(Kbit)至千兆位(Gbit)(或者甚至兆兆位(Tbit))。所述电阻变化可导致RRAM单元的低阻态(LRS)和高阻态(HRS)的宽电阻分布。所述电阻变化还可导致用于多级单元状态(MLC)的中间状态的宽电阻分布。所述宽电阻分布可使存储阵列设计和使用困难。
发明内容
根据本发明的第一方面，公开一种用于初始化电阻式存储装置的方法，所述方法包括：在一电阻式随机存取存储单元的一金属氧化物材料上施加第一电压以形成一初始细丝，其中，所述第一电压在限流成形操作中施加在所述金属氧化物材料上；以及执行多个循环以调节所述初始细丝，其中所述多个循环中的每一个包括：执行一系列多个第一操作，以在所述金属氧化物材料上施加具有第一极性的第二电压，其中所述第一操作是使用前设置操作；执行一系列多个第二操作，以在所述金属氧化物材料上施加具有第二极性的第三电压，其中所述第二操作是使用前重置操作；验证所述第一操作或所述第二操作中的至少一个；以及当所述第一操作或所述第二操作中的所述至少一个失败时，执行至少一个附加循环以调节所述初始细丝，其中所述限流成形操作、所述使用前设置操作和所述使用前重置操作在所述电阻式随机存取存储单元的第一次使用之前执行。
根据本发明的第二方面，公开一种装置，其包括：并行初始化电路；以及一电阻式随机存取存储单元，联接到所述并行初始化电路，所述电阻式随机存取存储单元包括一金属氧化物材料，其中所述并行初始化电路用于执行：在所述电阻式随机存取存储单元的所述金属氧化物材料上施加第一电压以形成具有第一电流的初始细丝，其中，所述第一电压在限流成形操作中施加在所述金属氧化物材料上；并且执行多个细丝强化循环以强化所述初始细丝的细丝特性，从而获得具有比所述初始细丝更强的细丝特性的细丝，其中所述多个细丝强化循环中的每一个包括：一系列多个第一操作，用于在所述金属氧化物材料上施加具有第一极性的第二电压，其中所述第一操作是使用前设置操作；以及一系列多个第二操作，用于在所述金属氧化物材料上施加具有第二极性的第三电压，其中所述第二操作是使用前重置操作，其中当将所述第一电压施加到所述金属氧化物材料时穿过所述金属氧化物材料的所述第一电流被限制为小于当将所述第二电压施加到所述金属氧化物材料时穿过所述金属氧化物材料的所述第二电流限值；验证所述第一操作或所述第二操作中的至少一个；以及当所述第一操作或所述第二操作中的所述至少一个失败时，执行至少一个附加循环以调节所述初始细丝，其中所述限流成形操作、所述使用前设置操作和所述使用前重置操作在所述电阻式随机存取存储单元的第一次使用之前执行。
附图说明
在所附附图中通过实例的方式而并非通过限制的方式说明了本发明内容。
图1是根据一个实施方式的示出不同制造和操作阶段下的RRAM单元的框图。
图2是根据一种实现方式的示出具有常规细丝特性的存储阵列的宽电阻分布的曲线图。
图3是根据一个实施方式的使用限流FORM操作和多个细丝强化循环来初始化非易失性存储装置的方法。
图4是根据一个实施方式的示出具有更强细丝特性的存储阵列的更窄电阻分布的曲线图。
图5是根据一个实施方式的示出非易失性存储装置的并行成形测试模式的电路图。
图6是根据另一实施方式的使用限流FORM操作和多个细丝强化循环来初始化非易失性存储装置的方法。
图7是根据另一实施方式的使用限流FORM操作和多个细丝强化循环来初始化非易失性存储装置的方法。
图8是根据另一实施方式的使用限流FORM操作和多个细丝强化循环来初始化非易失性存储装置的方法。
具体实施方式
本文中实施方式描述用FORM算法来初始化非易失性存储单元来强化所述非易失性存储单元的细丝的细丝特性的技术。如上文所述，RRAM单元表现出大的电阻变化，从而导致阵列的所述非易失性存储单元的LRS和HRS的宽电阻分布。本文所述的实施方式可使所述电阻分布变窄。特别地，本文所述的实施方式控制HRS、LRS、IMS或它们的任何组合的电阻分布的尾位分布。虽然本文中相对于RRAM单元来描述各种实施方式，但其他实施方式也可与例如CBRAM单元、可编程金属化单元等不同细丝RAM技术一起使用。类似地，所示实施方式可用于包括例如界面RRAM单元、MRAM单元、PCM单元或其他可编程金属化单元的其他可变电阻单元中。而且，虽然本文中所述的各种实施方式针对非易失性存储装置中的RRAM，但在其他实施方式中，本文中所述的技术可用于不需要数据保留(诸如在非易失性存储装置中)的存储装置。
图1是根据一个实施方式的示出不同制造和操作阶段下的RRAM单元的框图。所述RRAM单元为由任何数目的材料制成的离散非易失性可重写电阻式存储单元。在所描绘的实施方式中，所述RRAM单元被制造为初始单元100，所述初始单元包含设置在顶部电极104与底部电极106之间的氧化层102中的变阻材料。所述变阻材料可以是介电材料以及具有不同电阻状态的其他材料，诸如像二氧化铪(HfO2)或氧化钛(TiOx)的各种金属氧化物。在一个实施方式中，氧化层102包含单一氧化物。在另一实施方式中，氧化层102包含多种氧化物。而且，应注意，虽然在图1中示出单一氧化层，但在其他实施方式中，可使用多层氧化层。顶部电极104可包括导电材料，例如，金属、含金属组合物、导电掺杂的半导体材料等。顶部电极106也可包含导电材料。在所描绘的实施方式中，底部电极106可包含氮化钛(TiN)。可替代地，可使用其他导电材料或阻挡金属。
通常在制造测试期间，在初始单元100制造出后，则对初始单元100执行成形操作(本文中也称作FORM操作)，从而在FORM操作之后生成单元108。在成形操作期间，在氧化层102中的变阻材料上施加电压，以形成初始细丝109。在对FORM操作后的单元108的随后使用期间，可在重置操作(本文中也称作RESET操作)中在氧化层102上施加另一电压，以使细丝断裂，如RESET操作之后的单元110的断裂细丝111所示。RESET操作之后的单元110处于HRS。在对FORM操作后的单元108的随后使用期间，可在设置操作(本文中也称作SET操作)中在氧化层102上施加另一电压，以使细丝重新成形，如SET操作之后的单元112的重新成形的细丝113所示。SET操作之后的单元112处于LRS。应注意，虽然图1所示的初始细丝109示出为特定细丝间隙位置处的单个细丝，但在其他实施方式中，所述细丝间隙可出现在开关层的任何位置处，并且在氧化层102中可形成多个细丝。
FORM操作可生成氧化层，所述氧化层通常是绝缘体，被制作为通过施加电压之后成形的细丝(传导路径)进行传导。常规地，使用足够高的电压来形成初始细丝。如本文所述，本文所述的实施方式的FORM操作可采用相比常规FORM操作更低的电压或更小的电流。应注意，本文所述的实施方式是相对于将电压施加在氧化层上来描述的。在其他实施方式中，可采用不同的FORM条件，诸如电压限制或电流限制。细丝109可由空位或金属缺陷迁移来形成。在氧化层102包含HfO2的一个实施方式中，FORM操作在氧化层102中产生氧被移除的键合位置的称为氧空位的缺陷。所述氧空位可在电场下进行充电并被驱动。氧离子和氧空位以类似于其他半导体技术中的电子和空穴的概念的方式进行操作，但介电膜中的氧空位的移动的物理机制不同于半导体装置中的电子/空穴的物理机制。在细丝109成形后，细丝则可进行重置(断裂，从而产生高电阻)或设置(重新成形，从而产生更低电阻)。应注意，可在FORM操作和SET操作中形成多个细丝(或传导路径)。
常规地，基于细丝的RRAM单元(例如基于HfO2的RRAM单元)需要成形操作来初步形成细丝。执行此成形操作来实现使用RRAM单元来存储数据。此成形操作只需要进行一次，并且通常将在制造测试时进行。常规地，与正常写入操作相比，此成形操作是缓慢的。例如，常规FORM操作可以是每地址数百微秒(μs)。因为与正常写入操作相比，成形操作是缓慢的，所以所涉及的测试时间对这些RRAM技术的可行性是一个问题。而且，本文所述的是并行测试模式的技术，所述并行测试模式可显著地减少总体成形时间，从而在制造测试期间产生更快的成形操作。
而且，使用常规FORM操作所形成的细丝并不均匀，并且可具有不期望地大的电阻变化。特别地，电阻分布由装置的操作方法控制。将电压施加到RRAM单元以通过在顶部电极与底部电极之间的介质中形成弱导电细丝来激活存储装置。在成形期间的细丝并不均匀，并且可具有不期望地大的电阻变化。如上文所述，电阻变化导致LRS和HRS的宽电阻分布，诸如图2所示。
图2是根据一种实现方式的示出具有常规细丝特性的存储阵列的宽电阻分布的曲线图200。曲线图200示出具有常规细丝特性的存储阵列的累积百分比相对于任意单位(A.U)的电阻。使用常规FORM操作，所述阵列的所有单元使用SET操作来进行设置，并对所得单元进行测试以确定它们的电阻。如图所示，当电阻在1与1.7电阻(A.U)之间时，在LRS下测得的存储单元累积百分比为100％。从该位置开始，累积百分比以所谓的LRS尾位分布202逐渐减小。而且，所述阵列的单元使用RESET操作来重置，并且对所得单元进行测试以确定它们的电阻。如图所示，超过4.5电阻(A.U)，测得的累积百分比处于HRS。在HRS下，累积百分比也以所谓的HRS尾位分布204逐渐减小。如图2所示，HRS和LRS的尾位分布可能是有问题的，并且对于将RRAM制造用于可靠用途，需要更好的电阻分布。电阻变化还可能影响多级单元的IMS状态的电阻分布。
具有所提出FORM算法的本文所述的实施方式提供对HRS、LRS、IMS或它们的任何组合的电阻分布的尾位分布的控制。可使用所提出FORM算法来控制电阻分布。在一些实施方式中，将电压施加到RRAM单元以通过在顶部电极与底部电极之间的介质(例如，氧化层)中形成弱导电细丝来激活存储装置。初始，在成形期间的细丝可能并不均匀，并且可具有大电阻变化。在初始成形操作后，可进行一系列用于增强导电细丝(例如，SET操作)的操作以及使细丝破裂(RESET操作)的操作，以使细丝成型并强化，从而生成HRS、LRS和IMS的更窄的电阻分布。所述一系列操作可以是若干SET操作之后进行若干RESET操作。SET和RESET可以均匀或不均匀的频率进行操作。SET操作和RESET操作的数目可从1次至任何数目次(例如，1000次或甚至更多)之间变化。在存储装置经受此一系列操作之后，存储装置通常可类似于常规RRAM单元进行操作，但存储阵列中的尾位分布会变得更佳以得到改进的位成品率或者诸如保留时间或持久性的改进的装置特性。
图3和图6至图8示出FORM操作的多个实施方式，包括限流FORM操作(也称作部分FORM操作)和多个细丝强化循环以强化初始细丝的细丝特性以获得具有比初始细丝强的细丝特性。所述细丝强化循环还可称作细丝调节或细丝成形循环。
图3是根据一个实施方式的使用限流FORM操作302(初始部分FORM操作)和多个细丝强化循环303来初始化非易失性存储装置的方法300。方法300以限流FORM操作302开始。限流部分FORM操作302可包括在非易失性存储单元的变阻材料上施加第一电压以形成具有第一限流(例如，小于50微安(μA))的初始细丝，诸如图1所示的初始细丝109。方法300还包括多个细丝强化循环303。细丝强化循环303中的每一个包括第一操作304以在变阻材料上施加具有第一极性的第二电压，以及第二操作306以在介电变阻材料上施加具有第二极性的第三电压，所述第二极性不同于所述第一极性。在另一实施方式中，所述第二电压和所述第三电压还具有不同的大小。当在初始限流FORM操作302中将第一电压施加到变阻材料时，流经变阻材料的第一电流被限制为小于将第二电压施加到变阻材料时流经变阻材料的第二电流限值(例如，大于50μA)。在所描绘的实施方式中，第一操作304在第二操作306之前执行。在其他实施方式中，所述次序可改变，使得第二操作306在第一操作304之前执行。在一些实施方式中，可执行一系列第一操作304，接着是一系列第二操作306，反之亦然。在方法300的FORM操作的一些情况下，细丝强化循环303的第一操作304和第二操作306分别是使用前SET操作和使用前RESET操作。使用前SET操作可类似于存储单元的实际使用期间所用的SET操作，诸如在RESET操作之后的单元112中所示的。例如，使用前SET操作可使用相比SET操作在实际使用期间所用的类似或更小的电流。使用前RESET操作可类似于存储单元的实际使用期间所用的RESET操作，并且可使用相比RESET操作在实际使用期间所用的类似或更小的电流，诸如在RESET操作之后的单元110中所示的。然而，在其他情况下，细丝强化循环303中的一个的第一操作304和第二操作306不一定需要实际地对细丝进行设置或重置。在其他情况下，常规SET操作和RESET操作可用于第一操作304和第二操作306。在其他实施方式中，使用前SET操作可使用与存储单元的实际使用期间SET操作所用的完全相同的电压(电流或其他特性)。在一个实施方式中，方法300的执行生成具有图1所示的初始细丝109的单元108。使用方法300形成初始细丝109后，则可在使用期间执行随后的RESET操作和SET操作，从而分别生成RESET操作之后的单元110并生成SET操作之后的单元112，如图1所示。
如图3进一步所示，方法300包括验证操作308以验证HRS和LRS的单元电阻。如果验证操作失败，则可以一个或多个附加细丝强化循环303重复循环。而且，在其中使用SET操作、使用前SET操作、RESET操作和使用前RESET操作的一些情况下，这些操作可通过验证操作308来验证。可替代地，验证操作308是可选的。
在一些实施方式中，SET操作用于设置或制作细丝，而RESET操作使细丝断裂或破裂。本文所述的实施方式并不限于多个细丝强化循环303中的多个SET操作和RESET操作，但可包括施加具有相反极性(相反电场)的电压以强化和弱化部分FORM操作302中所形成的细丝的第一操作304和第二操作306。更具体地，第一操作304增加、增强或以其他方式强化部分FORM操作302中所形成的初始细丝的导电性，无论是否认为细丝将被设置。类似地，第二操作306降低、减小、减弱或以其他方式弱化部分FORM操作302中所形成的初始细丝的导电性，无论是否认为细丝将被重置(或者断裂)。第一操作和第二操作(或者具体地，在一些情况下成形细丝或使细丝断裂)的重复循环建立了更强的细丝特性。更强的细丝特性改进了电阻分布，如下文关于图4所示并所述。
在一些情况下，第一操作304和第二操作306是制造测试的一部分。在此类情况下，第一操作304可视为使用前SET操作，所述使用前SET操作可使用与SET操作在存储单元的使用期间所用的类似的电流或更小的电流，并且第二操作306可视为使用前RESET操作，所述使用前RESET操作可使用RESET操作在存储单元的使用期间所用的类似的电流或更小的电流。在其他情况下，第一操作304和第二操作306是在正常操作期间存储单元可用于存储信息之前存储单元的第一次使用(例如，在存储阵列的第一次启动时)的一部分。在其他实施方式中，方法300中所提出的FORM操作中的一些或全部可由BIST电路来执行。
出于对比，在图2中示出常规FORM操作的电阻分布，并且在图4中示出上文关于图3的方法300所提出的FORM操作的电阻分布。在所提出FORM操作中的一系列操作下，存储阵列的尾位得以良好控制，如图4所示。特别地，曲线图400示出具有常规细丝特性的存储阵列的累积百分比相对于任意单位(A.U)的电阻。使用方法300所提出的FORM操作，所述阵列的所有单元使用SET操作来设置，并且对所得单元进行测试以确定它们的电阻。如图所示，当电阻在1与1.5电阻(A.U)之间时，在LRS下测得的存储单元累积百分比为100％。从该位置开始，累积百分比以所谓的LRS尾位分布402逐渐减小。LRS尾位分布402远比图2的LRS尾分布202更紧密(或更窄)。而且，HRS尾位分布404远比图2的HRS尾分布204更紧密(或更窄)。如图4所示，HRS和LRS的尾位分布可由于因方法300中所提出的FORM操作的更强的细丝特性而更紧密。强细丝特性产生更少的电阻变化，如图4的曲线图400所示。
应注意，曲线图200和400中所示的数据是来自1个晶体管-1个电阻器(1T1R)存储阵列结构。所提出FORM操作可改进1个选择器-1个电阻器(1S1R)和1TnR/1SnR存储阵列的尾位分布。类似地，如本文中实施方式中所述，FORM操作的操作可应用于其他细丝电阻单元。应注意，所提出FORM操作可在制造测试期间由控制器控制或者由内置自测试电路(BIST)控制。所述BIST电路可集成到与一个或多个存储单元相同的集成电路芯片中。可替代地，所述BIST电路可集成到具有带有存储单元的多个集成电路的存储器子系统中。在一些实施方式中，可在FORM操作循环期间使用读取操作。可替代地，在所述循环期间不需要读取操作。类似地，单元电阻可在特定数目的循环之后或在每个循环期间进行验证。每个循环中的验证操作可增加测试时间，但在特定数目的循环之后的验证操作可以最小的附加测试时间来验证单元电阻。可替代地，在FORM操作的循环期间可不需要验证操作。
在用于初始化非易失性存储装置的方法的另一实施方式中，在非易失性存储单元的变阻材料上施加第一电压以形成初始细丝。然后，在用于使初始细丝断裂或重新成形的第一循环中，在变阻材料上施加具有第一极性的第二电压并且在变阻材料上施加具有第二极性的第三电压。所述第二电压可在绝对量值上大于所述第一电压。类似地，所述第三电压可在绝对量值上大于所述第一电压。在其他实施方式中，所述第二电压可在绝对量值上小于所述第一电压。而且，在其他实施方式中，在第二电压的施加期间，电流限值改变(例如，电流限值比在第一电压的施加期间高)。在第一循环之后，使用一个或多个附加循环来使初始细丝断裂或重新成形。重复循环强化了细丝的细丝特性。在一个实施方式中，施加第二电压以将变阻材料置于LRS，并且施加第三电压以将变阻材料置于HRS。在另一实施方式中，作为SET操作(或使用前SET操作)的一部分，施加第二电压，以将变阻材料设置于LRS，并且作为RESET操作(或使用前RESET操作)的一部分，施加第三电压，以将变阻材料设置于HRS。在另一实施方式中，可验证SET操作、RESET操作或两者。在另一实施方式中，当SET操作或RESET操作中的至少一个失败时，执行用于使初始细丝断裂或重新成形的至少一个附加循环。
如本文所述，第一电压的施加和其中施加第二电压和第三电压的多个循环可以是制造测试期间FORM操作的一部分。所述技术可用于在特定功能循环之后使一个或多个细丝成型，以实现更佳分布，从而延长单元寿命。可替代地，可在非易失性存储单元的第一次实际使用时或之前执行FORM操作。第一电压的施加还可视为限流FORM操作或初始部分FORM操作的一部分。限流FORM操作可使穿过变阻材料的电流小于50微安(50μA)。FORM操作的重复循环的其他操作可使电流在等于限流FORM操作至高达用于存储单元的SET操作和RESET操作的典型电流之间，诸如在50μA与100μA之间。而且，如本文所述，非易失性存储单元是RRAM单元，并且变阻材料可以是介电材料，诸如二氧化铪(HfO2)。可替代地，非易失性存储单元可以是其他基于细丝的电阻式存储技术(例如，CBRAM、可编程金属化单元等)，并且变阻材料可以是其中可形成一个或多个细丝或其他传导路径的其他类型的固态材料。
在另一实施方式中，非易失性存储装置包括多个位线和多个字线。非易失性存储单元可联接到位线和字线。在一个实施方式中，在所提出FORM操作期间，位线可与一个或多个附加位线一起激活。在另一实施方式中，在正常阵列访问期间，附加位线在正常读或写操作所激活的位线之外。可替代地，在所提出FORM操作期间，字线可与一个或多个附加字线一起激活。这也称作并行成形测试模式。在另一实施方式中，附加字线连接到同一位线上的单元。下文关于图5描述用于并行成形测试模式的电路的一个实施方式。
在初始化丝状RRAM单元的方法的另一实施方式中，致使第一电流流经丝状RRAM单元的氧化层以形成具有第一组细丝特性的初始细丝。在第一循环中在氧化层上施加具有第一极性的第一电场并且在所述第一循环中在氧化层上施加具有第二极性的第二电场。在第一循环之后，重复此过程，从而在一个或多个附加循环中施加具有第一极性的第一电场并且施加具有第二极性的第二电场，以形成丝状RRAM单元的具有大于第一组细丝特性的第二组细丝特性的细丝。换句话说，第一循环和一个或多个附加循环将初始细丝强化为具有第二组细丝特性。细丝特性可包括数据保留特性、持久性特性、用于随后SET操作和RESET操作的时延特性、传导间隙距离、保留、循环后保留、电阻分布(包括LRS尾位分布和HRS尾位分布)等。将形成初始细丝时流经氧化层的第一电流限制为小于在氧化层上施加第一电场时流经氧化层的第二电流限值。
在另一实施方式中，可使第一电流并行流经RRAM装置的多个丝状RRAM单元。丝状RRAM单元的第二组特性可减小HRS或LRS中的至少一者的电阻变化。减小的电阻变化导致更佳的电阻分布。特别地，RRAM装置可具有更佳HRS尾位分布、更佳LRS尾位分布、更佳IMS尾位分布或它们的任何组合。
图5是根据一个实施方式的示出非易失性存储装置500的并行成形测试模式的电路图。非易失性存储装置500包括具有多个RRAM单元的RRAM存储阵列502。每个RRAM单元是1T/1R。非易失性存储装置500可包括并行初始化电路501中的一些或全部。非易失性存储装置500还包括行解码器/驱动器504和列解码器/BL-SL MUX 506。行解码器/驱动器504接收包括行地址(ROWADD)的控制信号并解码，并且基于所解码行地址激活单元行中的一个。行解码器/驱动器504还可称作字线解码器。列解码器/BL-SL MUX 506接收包括列地址(COLADD)的控制信号并解码，并且基于所解码列地址激活单元列中的一个。列解码器/BL-SL MUX 506还接收位线信号(VBL)以控制联接到RRAM单元的位线和源线的复用器。列解码器/BL-SL MUX 506可被分成包括列解码器和位线(BL)和源线(SL)复用器的多个电路。
如图5所示，非易失性存储装置500还包括字线限流电路508以在FROM操作以及RRAM存储阵列502的使用期间的随后SET操作期间限制电流。RRAM可设计为在FORM操作和SET操作期间使用限流电路以控制细丝成形并且形成如本文所述的更佳电阻分布。应注意，WL限流电路508可限制字线和源线两者的电流。所描绘实施方式示出一种限流技术。在其他实施方式中，可使用其他限流技术和对应电路。
在一个实施方式中，这些限流技术与并行初始化电路501的附加电路组合以使多个字线和/或多个位线能够同时形成，其中每个RRAM单元被限制为同一值。在图5所描绘的实施方式中，可将附加电路添加到行解码器/驱动器504和列解码器/BL-SL MUX 506。例如，将逻辑门添加到行解码器/驱动器504，并且将逻辑门添加到列解码器/BL-SL MUX 506以允许响应于第一控制信号(ROWGRP信号)并行激活多个字线和/或响应于第二控制信号(COLGRP信号)并行激活多个位线。并行形成的单元的最大数目可仅受每个单元形成时所接收电流量。FORM算法所提出的实施方式针对初始成形操作(部分FORM操作)使用极低的限流，从而准许并行激活大量的行、列或两者。在一些情况下，整个芯片可由于低电流而针对初始成形操作激活。在一些实施方式中，电流限值可使用一个或多个配置寄存器、一个或多个熔断器等来编程(例如，IFORM、ISET)。并行激活的字线、位线或两者的数目也是可编程的。在其他实施方式中，限流电路可仅限制字线的电流。在其他实施方式中，限流电路可仅限制源线的电流。FORM操作的低电流使测试模式能够并行形成许多单元，从而减少总体成形时间。此减少的总体成形时间可在FORM操作是制造测试的一部分时产生更短的测试时间。
而且，如图5所示，非易失性存储装置500可由控制器510控制。控制器510可以是如本文所述的在制造测试期间执行FORM算法以形成RRAM存储阵列502的RRAM单元的装置或系统的一部分。在一个实施方式中，控制器510在非易失性存储装置500外部并且在外部初始化和/或控制用于RRAM存储阵列502的RRAM单元的并行初始化的电路，这作为FORM算法的一部分，如本文所述，包括关于下文所述的方法600、700和800。在一个实施方式中，控制器510是集成在非易失性存储装置500的同一集成电路芯片上的BIST电路的一部分。并行初始化电路511可被称为包括控制器510和附加电路以控制RRAM存储阵列502的RRAM单元的初始化的操作，作为FORM算法的一部分。并行初始化电路可诸如在被实现为内部BIST电路时由控制器510在外部或由控制器510在内部启动。BIST电路可包括执行FORM算法的逻辑。BIST电路可包括逻辑以控制并行初始化电路501的附加电路，以便准许如本文所述的RRAM存储阵列502的多个RRAM单元的并行初始化。
在一个实施方式中，控制器510执行FORM算法以：在限流FORM操作中，在非易失性存储单元的变阻材料上施加第一电压以形成具有第一电流的初始细丝；并且执行多个细丝强化循环以强化初始细丝的细丝特性，以便在非易失性存储单元中获得具有比初始细丝强的细丝特性的细丝。细丝强化循环中的每一个可包括第一操作以在变阻材料上施加具有第一极性的第二电压，以及第二操作以在变阻材料上施加具有第二极性的第三电压。当将第一电压施加到变阻材料时流经变阻材料的第一电流小于当将第二电压施加到变阻材料时流经变阻材料的第二电流。在一些实施方式中，第一电流小于50μA。如本文所述，第一操作可以是使用前SET操作并且第二操作可以是使用前RESET操作。FORM算法的限流FORM操作、使用前SET操作和使用前RESET操作可在易失性存储单元用于存储信息的第一次使用之前执行。
在另一实施方式中，作为FORM算法的一部分，在变阻材料上施加第一电压的同时，控制器510并行激活多个位线。在另一实施方式中，作为FORM算法的一部分，在变阻材料上施加第一电压的同时，控制器510并行激活多个字线。类似地，控制器510可在施加第一电压的同时以及在执行重复循环的第一操作和第二操作的同时并行激活多个位线并且并行激活多个字线。在另一实施方式中，附加字线连接到同一位线上的单元。作为FORM算法的一部分，控制器510可验证第一操作或第二操作中的至少一者，并且在第一操作或第二操作中的至少一者失败时执行至少一个附加细丝强化循环。
图6是根据另一实施方式的使用限流FORM操作和多个细丝强化循环来初始化非易失性存储装置的方法600。方法600执行FORM算法，以执行限流FORM操作(框602)开始。框602处的限流FORM操作可被视为初始部分FORM，因为细丝在受限电流下迅速形成并且细丝一形成(诸如图1所示的初始细丝109)则关断电流。也可称为，框602处所形成的初始细丝具有第一组细丝特性。针对存储阵列的所有地址重复执行框602。可替代地，可针对所有并行地址执行此操作。在所有地址或平行地址完成后，则方法600的FORM算法执行多个细丝强化循环，包括使用前SET操作(框604)，紧跟着使用前RESET操作(框606)。框604和606可重复N次，其中N是正整数。在一些情况下，N可以是预先确定的数。在其他情况下，N是可编程的。在重复框604和606N次之后，方法600的FORM算法执行验证操作(框608)以验证来自框604和606的使用前SET操作和使用前RESET操作的多个循环的SET或RESET。如果在框608处验证操作失败，则方法600的FORM算法返回到执行框604和606的一个或多个附加循环，直到验证操作不失败为止。假设在框608处验证操作成功，则方法600的FORM算法针对所有地址重复此过程，从而返回到框604以针对下一地址执行框604、606处的使用前SET操作和使用前RESET操作。在所有地址完成后，则方法600结束。在一个实施方式中，方法600的执行生成具有图1所示的初始细丝109的单元108。在使用方法600形成初始细丝109后，则可在使用期间执行随后的RESET操作和SET操作，从而分别生成RESET操作之后的单元110并生成SET操作之后的单元112，如图1所示。
应注意，框604处的使用前SET操作和框606处的使用前RESET操作可使用相比常规SET操作和常规RESET操作中所用的类似或更小的电流。框604处的使用前SET操作和框606处的使用前RESET操作可能不需要如常规SET操作和RESET操作的情况下所进行的实际地设定或重设细丝。更重要的是，使用前SET操作和使用前RESET操作施加具有相反极性的电场来强化框602处所形成的初始细丝。使用前SET操作和使用前RESET操作的重复循环将细丝强化为具有优于第一组细丝特性的第二组细丝特性。所述第二组细丝特性也优于使用如本文中所述的常规FORM操作所形成的细丝。
图7是根据另一实施方式的使用限流FORM操作和多个细丝强化循环来初始化非易失性存储装置的方法700。方法700执行FORM算法，以执行限流FORM操作(框702)开始。框702处的限流FORM操作可被视为初始部分FORM，因为细丝在受限电流下迅速形成并且细丝一形成则关断电流。也可称为，框602处所形成的初始细丝具有第一组细丝特性。在一些实施方式中，针对存储阵列的所有地址重复执行框702。可替代地，可针对所有并行地址执行此操作。在所有地址或平行地址完成后，方法700的FORM算法则执行多个细丝强化循环，包括使用前SET操作(框704)，紧跟着使用前RESET操作(框706)。可针对所有地址重复框704和706。在针对所有地址重复框604和606之后，方法700的FORM算法执行验证操作(框708)以验证来自框704和706的使用前SET操作和使用前RESET操作的SET或RESET。如果在框708处验证操作失败，则方法返回到执行框704和706的操作，直到验证操作不失败为止。假设在框708处验证操作成功，则方法700重复此过程N次，其中N是正整数。在一些情况下，N可以是预先确定的数。在其他情况下，N是可编程的。特别地，针对N个循环中的每一个，方法700返回到框704。在上述过程重复了N次后，则方法700结束。在一个实施方式中，方法700的执行生成具有图1所示的初始细丝109的单元108。在通过方法700形成初始细丝109后，则可在使用期间执行随后的RESET操作和SET操作，从而分别生成RESET操作之后的单元110并生成SET操作之后的单元112，如图1所示。
图8是根据另一实施方式的使用限流FORM操作和多个细丝强化循环来初始化非易失性存储装置的方法800。方法800执行FORM算法，以进入FORM模式(框802)开始。FORM算法初始化对一组平行字线和一组平行位线的选择，并且初始化行和列地址寄存器(框804)。方法800的FORM算法执行限流FORM操作(框806)。框806处的限流FORM操作可被视为初始部分FORM，因为细丝在受限电流下迅速形成并且细丝一形成则关断电流。也可称为，框806处所形成的初始细丝具有第一组细丝特性。在框808处，递增地址，并且针对存储阵列的所有地址，重复框806。在所有地址完成后，方法800的FORM算法则初始化行和列地址寄存器(框810)。然后，方法800的FORM算法执行多个细丝强化循环。一个循环包括使用前SET操作(框812)和使用前RESET操作(框814)。在框812和框814之后，FORM算法在框816处递增地址并且在下一循环返回到框812。框812、814和816可重复N次，其中N是正整数(可编程或预先确定)。方法800的FORM算法初始化行和列地址寄存器(框818)。然后，方法800的FORM算法执行验证操作(框820)以验证来自框812和框814的使用前SET操作和使用前RESET操作的SET或RESET。在框822处，FORM算法确定验证操作是否通过。如果验证操作不通过，则FORM算法可重复循环，将地址指示为欠佳，执行修复操作(例如，将失败位的地址重新映射到冗余存储单元)或它们的任何组合。如果相应地址的验证操作得到验证，则FORM算法返回到框818以针对存储阵列的所有地址重复所述过程。例如，当在框822处验证操作通过时在返回到框820之前，可递增地址。在针对所有地址重复了所述过程后，则方法800结束。在另一实施方式中，在框812和814之后，执行验证操作。在一个实施方式中，方法800的执行生成具有图1所示的初始细丝109的单元108。在使用方法800形成初始细丝109后，则可在使用期间执行随后的RESET操作和SET操作，从而分别生成RESET操作之后的单元110并生成SET操作之后的单元112，如图1所示。
在上文描述中，陈述了众多细节。然而，受益于本发明的本领域普通技术人员将容易理解，本发明实施方式可在脱离这些具体细节的情况下实践。在一些情况中，为了避免使本说明书晦涩难懂，以框图形式而不是以细节示出众所周知的结构和装置。
词语“实例”或“示例性”在本文中用于意指充当实例、情况或说明。本文描述为“实例”或“示例性”的任何方面或设计不一定视为相比其他方面或设计是优选或有利的。相反，词语“实例”或“示例性”的使用意图以具体方式呈现概念。如本发明中所用，术语“或”意图意指包含“或”而非排它性“或”。也就是说，除非另外指明或者从上下文所清楚，否则“X包括A或B”意图意指任何自然的包括性排列。也就是说，如果X包括A；X包括B；或者X包括A和B两者，则“X包括A或B”在任一前述情况下都得到满足。此外，除非另外指明或者从上下文所清楚是针对单数形式，否则在本发明和所附权利要求中所用的冠词“一个”大体上视为意指“一个或多个”。再者，术语“实施方式”或“一个实施方式”或者“实现方式”或“一个实现方式”的使用并不意图意指同一实施方式或实现方式，除非如此描述。
上文描述陈述众多具体细节(诸如具体系统、组件、方法等的实例)，以便提供对若干实施方式的良好理解。然而，本领域的技术人员将容易理解，在没有这些特定细节的情况下也可实践至少一些实施方式。在其他情况下，不详细描述或以单个框图格式来呈现众所周知的组件或方法，以便避免不必要地使本发明实施方式晦涩难懂。因此，所陈述的具体细节仅是示例性的。特定实施可与这些示例性细节不同，并且仍预期在本发明实施方式的范围内。
上文描述包括具体术语和附图标记以提供对本发明实施方式的透彻理解。在一些情况下，术语和标记可暗指实践本发明实施方式非必需的具体细节。例如，在替代实施方式中，位、信号路径宽度、信号传导或操作频率、组件电路或装置等的任何具体数目可不同于上文所述的那些。而且，电路元件或电路区块之间示出或描述为多导体信号链路的互连可替代地是单导体信号链路，并且单导体信号链路可替代地是多导体信号链路。示出或描述为单端的信号或信号传导路径也可以是差分的，反之亦然。类似地，在替代实施方式中，描述或描绘为具有高态有效电平或低态有效电平的信号可具有相反逻辑电平。集成电路装置内的组件电路可使用金属氧化物半导体(MOS)技术、双极型技术或其中可实现逻辑电路和模拟电路的任何其他技术来实现。关于术语，当信号被驱动到低或高逻辑状态(或被充电到高逻辑状态或被放电到低逻辑状态)时，信号被称为“断言”，以指示特定条件。相反地，信号可被称为“解除断言”以指示信号被驱动到不同于断言状态(包括高或低逻辑状态，或可在信号驱动电路转换到高阻抗条件(诸如开汲极或开集极条件)时出现的浮动状态)的状态。当信号驱动电路断言联接在信号驱动电路与信号接收电路之间的信号线上的信号时，信号驱动电路可被称为将信号“输出”到信号接收电路。信号线可在信号在信号线上被断言时被称为“激活”，而在信号被解除断言时被称为“去激活”。另外，附接到信号名称的前缀符号“/”指示信号是低态有效信号(即，所断言状态是逻辑低状态)。也使用信号名称上方的线(例如，)来指示低态有效信号。术语“联接”在本文中用于表达直接连接以及通过一个或多个干预电路或结构的连接。集成电路装置“编程”可包括例如但不限于响应于主机指令将控制值载入装置内的寄存器或其他存储电路中并因此控制装置的操作方面、通过单次编程操作(例如，在装置生产期间在配置电路内吹制熔断器)来确立装置配置或控制装置的操作方面，和/或将一个或多个选定引脚或装置的其他接触结构连接到基准电压线(也称作捆扎)以确立装置的特定装置配置或操作方面。术语“示例性”用于表达实例，而不是优选或要求。虽然已参考本发明具体细节描述了本发明实施方式，但容易理解的是，在不脱离本发明的更广泛的精神和范围的情况下，可对这些实施方式做出各种修改和变化。例如，本发明实施方式中的任一者的特征或方面可至少在可实践的情况下结合本发明实施方式中的任何其他者或替代其对应特征或方面。因此，本说明书和附图应被视为具有说明性意义而非限制性意义。
应理解，上文描述意图是说明性的而非限制性的。在阅读和理解上文描述后，许多其他实施方式对本领域技术人员将容易理解。因此，本发明实施方式的范围应参考随附权利要求以及此类权利要求书享有权利的等同物的全部范围来确定。
虽然已参考本发明具体细节描述了本发明实施方式，但容易理解的是，在不脱离本发明的更广泛的精神和范围的情况下，可对这些实施方式做出各种修改和变化。例如，本发明实施方式中的任一者的特征或方面可至少在可实践的情况下结合本发明实施方式中的任何其他者或替代其对应特征或方面。因此，本说明书和附图应被视为具有说明性意义而非限制性意义。

Claims (11)

1.一种用于初始化电阻式存储装置的方法，其特征在于，所述方法包括：
在一电阻式随机存取存储单元的一金属氧化物材料上施加第一电压以形成一初始细丝，其中，所述第一电压在限流成形操作中施加在所述金属氧化物材料上；以及
执行多个循环以调节所述初始细丝，其中所述多个循环中的每一个包括：
执行一系列多个第一操作，以在所述金属氧化物材料上施加具有第一极性的第二电压，其中所述第一操作是使用前设置操作；
执行一系列多个第二操作，以在所述金属氧化物材料上施加具有第二极性的第三电压，其中所述第二操作是使用前重置操作；
验证所述第一操作或所述第二操作中的至少一个；以及
当所述第一操作或所述第二操作中的所述至少一个失败时，执行至少一个附加循环以调节所述初始细丝，其中所述限流成形操作、所述使用前设置操作和所述使用前重置操作在所述电阻式随机存取存储单元的第一次使用之前执行。
2.如权利要求1所述的方法，其特征在于，所述金属氧化物材料是二氧化铪或氧化钛中的至少一种。
3.如权利要求1所述的方法，其特征在于，所述电阻式存储装置包括多个位线，所述电阻式随机存取存储单元联接到所述多个位线中的一个位线，其中所述方法还包括在施加所述第一电压期间激活所述多个位线中的所述一个位线和一个或多个附加位线。
4.如权利要求1所述的方法，其特征在于，所述电阻式存储装置包括多个字线，所述电阻式随机存取存储单元联接到所述多个字线中的一个字线，其中所述方法还包括在施加所述第一电压期间激活所述多个字线中的所述一个字线和一个或多个附加字线。
5.如权利要求4所述的方法，其特征在于，所述电阻式存储装置包括多个位线，所述电阻式随机存取存储单元联接到所述多个位线中的一个位线，所述一个或多个附加字线连接至位于与所述电阻式随机存取存储单元相连的所述一个位线上的电阻式随机存取存储单元。
6.一种装置，其特征在于，包括：
并行初始化电路；以及
一电阻式随机存取存储单元，联接到所述并行初始化电路，所述电阻式随机存取存储单元包括一金属氧化物材料，其中所述并行初始化电路用于执行：
在所述电阻式随机存取存储单元的所述金属氧化物材料上施加第一电压以形成具有第一电流的初始细丝，其中，所述第一电压在限流成形操作中施加在所述金属氧化物材料上；并且
执行多个细丝强化循环以强化所述初始细丝的细丝特性，从而获得具有比所述初始细丝更强的细丝特性的细丝，其中所述多个细丝强化循环中的每一个包括：
一系列多个第一操作，用于在所述金属氧化物材料上施加具有第一极性的第二电压，其中所述第一操作是使用前设置操作；以及
一系列多个第二操作，用于在所述金属氧化物材料上施加具有第二极性的第三电压，其中所述第二操作是使用前重置操作，
其中当将所述第一电压施加到所述金属氧化物材料时穿过所述金属氧化物材料的所述第一电流被限制为小于当将所述第二电压施加到所述金属氧化物材料时穿过所述金属氧化物材料的所述第二电流限值；验证所述第一操作或所述第二操作中的至少一个；以及当所述第一操作或所述第二操作中的所述至少一个失败时，执行至少一个附加循环以调节所述初始细丝，其中所述限流成形操作、所述使用前设置操作和所述使用前重置操作在所述电阻式随机存取存储单元的第一次使用之前执行。
7.如权利要求6所述的装置，其特征在于，所述金属氧化物材料是二氧化铪或氧化钛中的至少一种。
8.如权利要求6所述的装置，其特征在于，还包括多个位线，其中所述电阻式随机存取存储单元经由所述并行初始化电路联接到所述多个位线中的一个位线，其中，所述并行初始化电路在所述金属氧化物材料上施加所述第一电压的期间激活所述多个位线中的所述一个位线和一个或多个附加位线。
9.如权利要求6所述的装置，其特征在于，还包括多个字线，其中所述电阻式随机存取存储单元经由所述并行初始化电路联接到所述多个字线中的一个字线，其中，所述并行初始化电路在所述金属氧化物材料上施加所述第一电压的期间激活所述多个字线中的所述一个字线和一个或多个附加字线。
10.如权利要求9所述的装置，其特征在于，所述并行初始化电路用于进一步验证所述第一操作或所述第二操作中的至少一种，并且在所述第一操作或所述第二操作中的所述至少一种失败时执行至少一个附加细丝强化循环。
11.如权利要求6所述的装置，其特征在于，所述并行初始化电路包括与所述电阻式随机存取存储单元位于相同的集成电路芯片上的内置自测试电路。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116782666A (zh) * 2016-11-14 2023-09-19 合肥睿科微电子有限公司 形成非易失性存储结构的方法
US11289650B2 (en) * 2019-03-04 2022-03-29 International Business Machines Corporation Stacked access device and resistive memory
US10811092B1 (en) * 2019-08-16 2020-10-20 Winbond Electronics Corp. RRAM with plurality of 1TnR structures
CN110797063B (zh) * 2019-09-17 2021-05-25 华中科技大学 忆阻器存储芯片及其操作方法
CN111091858B (zh) * 2019-12-31 2021-11-09 清华大学 阻变存储阵列的操作方法
TWI740467B (zh) * 2020-04-23 2021-09-21 華邦電子股份有限公司 電阻式記憶裝置及其寫入電壓的調整方法
CN113628652B (zh) * 2020-05-08 2024-01-23 华邦电子股份有限公司 电阻式存储装置及其写入电压的调整方法
TWI739471B (zh) * 2020-06-11 2021-09-11 華邦電子股份有限公司 電阻式記憶體裝置以及其可靠度提升方法
TWI804879B (zh) * 2021-05-31 2023-06-11 華邦電子股份有限公司 記憶體儲存裝置及其操作方法
US20230046138A1 (en) * 2021-08-12 2023-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Reconfigurable in-memory physically unclonable function
TWI803108B (zh) * 2021-12-22 2023-05-21 旺宏電子股份有限公司 三態內容可定址記憶體及其操作方法
US11972799B2 (en) 2022-03-01 2024-04-30 Winbond Electronics Corp. Filament forming method for resistive memory unit
TWI812094B (zh) * 2022-03-22 2023-08-11 華邦電子股份有限公司 電阻式記憶體單元的阻絲成型方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6651202B1 (en) * 1999-01-26 2003-11-18 Lsi Logic Corporation Built-in self repair circuitry utilizing permanent record of defects
US7313775B2 (en) * 2005-04-06 2007-12-25 Lsi Corporation Integrated circuit with relocatable processor hardmac
US7474561B2 (en) 2006-10-10 2009-01-06 Sandisk Corporation Variable program voltage increment values in non-volatile memory program operations
JP2009141225A (ja) * 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
US8551809B2 (en) * 2008-05-01 2013-10-08 Intermolecular, Inc. Reduction of forming voltage in semiconductor devices
US7826248B2 (en) * 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
CN102047422B (zh) * 2009-03-25 2013-04-24 松下电器产业株式会社 电阻变化元件的驱动方法以及非易失性存储装置
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
JP2011146111A (ja) * 2010-01-18 2011-07-28 Toshiba Corp 不揮発性記憶装置及びその製造方法
CN102301425B (zh) * 2010-02-02 2013-10-30 松下电器产业株式会社 电阻变化元件的驱动方法、初始处理方法、以及非易失性存储装置
JP5121864B2 (ja) * 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
US8274812B2 (en) 2010-06-14 2012-09-25 Crossbar, Inc. Write and erase scheme for resistive memory device
CN102667947B (zh) * 2010-09-28 2014-07-23 松下电器产业株式会社 电阻变化型非易失性存储元件的形成方法
JP2012174766A (ja) * 2011-02-18 2012-09-10 Toshiba Corp 不揮発性抵抗変化素子
JP5222380B2 (ja) * 2011-05-24 2013-06-26 シャープ株式会社 可変抵抗素子のフォーミング処理方法および不揮発性半導体記憶装置
WO2013046217A2 (en) * 2011-06-13 2013-04-04 Indian Institute Of Technology Bombay Selector device for bipolar rram
US8817524B2 (en) * 2011-07-29 2014-08-26 Intermolecular, Inc. Resistive random access memory cells having metal alloy current limiting layers
US9025396B1 (en) * 2012-02-08 2015-05-05 Adesto Technologies Corporation Pre-conditioning circuits and methods for programmable impedance elements in memory devices
JP5602175B2 (ja) * 2012-03-26 2014-10-08 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
US9111610B2 (en) * 2012-04-20 2015-08-18 Panasonic Intellectual Property Management Co., Ltd. Method of driving nonvolatile memory element and nonvolatile memory device
US8971089B2 (en) * 2012-06-27 2015-03-03 Intel Corporation Low power phase change memory cell
FR3002071B1 (fr) * 2013-02-08 2016-06-24 Commissariat Energie Atomique Methode de programmation d'une memoire resistive non volatile
US9007810B2 (en) * 2013-02-28 2015-04-14 Sandisk 3D Llc ReRAM forming with reset and iload compensation
TWI488347B (zh) * 2014-04-08 2015-06-11 Winbond Electronics Corp 記憶體元件的形成方法
US20160148681A1 (en) * 2014-11-20 2016-05-26 Infineon Technologies Ag Parallel forming of memory cells
US10755779B2 (en) * 2017-09-11 2020-08-25 Silicon Storage Technology, Inc. Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof

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